UG0644 DDR AXI Arbiter
Información do produto
O DDR AXI Arbiter é un compoñente de hardware que proporciona a
Interface mestra AXI de 64 bits para os controladores de chip DDR-SDRAM.
Utilízase habitualmente en aplicacións de vídeo para almacenar en búfer e
procesamento de datos de píxeles de vídeo. O manual de usuario do produto proporciona
información detallada e instrucións sobre a implementación do hardware,
simulación e utilización de recursos.
Implementación de hardware
O DDR AXI Arbiter está deseñado para interactuar coa DDR-SDRAM
controladores en chip. Ofrece unha interface mestra AXI de 64 bits
que permite o procesamento rápido de datos de píxeles de vídeo. O usuario do produto
o manual proporciona unha descrición detallada do deseño do DDR AXI
Arbiter e a súa implementación de hardware.
Simulación
O manual de usuario do produto proporciona instrucións sobre a simulación
DDR AXI Arbiter usando as ferramentas MSS SmartDesign e Testbench. Estes
ferramentas que permiten ao usuario validar a corrección do deseño e
garantir o bo funcionamento do compoñente hardware.
Utilización de recursos
O DDR AXI Arbiter utiliza recursos do sistema como a lóxica
celas, bloques de memoria e recursos de enrutamento. O usuario do produto
manual proporciona un informe detallado de utilización de recursos que
describe os requisitos de recursos do árbitro DDR AXI. Isto
pódese utilizar a información para garantir que o compoñente de hardware pode
implementarse dentro dos recursos dispoñibles do sistema.
Instrucións de uso do produto
As seguintes instrucións proporcionan orientación sobre como usar o
Árbitro DDR AXI:
Paso 1: Implementación de hardware
Implementar o compoñente de hardware DDR AXI Arbiter na interface
cos controladores DDR-SDRAM no chip. Sigue o deseño
descrición proporcionada no manual de usuario do produto para garantir a correcta
implementación do compoñente hardware.
Paso 2: Simulación
Simula o deseño de DDR AXI Arbiter usando MSS SmartDesign e
Ferramentas de banco de probas. Siga as instrucións proporcionadas no produto
manual de usuario para validar a corrección do deseño e garantir
correcto funcionamento do compoñente hardware.
Paso 3: Utilización dos recursos
Review o informe de utilización de recursos proporcionado no produto
manual de usuario para determinar los requisitos de recursos del DDR AXI
Árbitro. Asegúrese de que se pode implementar o compoñente de hardware
dentro dos recursos dispoñibles do sistema.
Seguindo estas instrucións, podes usar eficazmente o DDR
Compoñente de hardware AXI Arbiter para almacenamento en búfer de datos de píxeles de vídeo e
procesamento en aplicacións de vídeo.
Guía de usuario UG0644
Árbitro DDR AXI
febreiro 2018
Árbitro DDR AXI
Contidos
1 Historial de revisións ……………………………………………………………………………………………………………….. 1
1.1 Revisión 5.0 ………………………………………………………………………………………………………………………. 1 1.2 Revisión 4.0 ………………………………………………………………………………………………………………………. 1 1.3 Revisión 3.0 ………………………………………………………………………………………………………………………. 1 1.4 Revisión 2.0 ………………………………………………………………………………………………………………………. 1 1.5 Revisión 1.0 ………………………………………………………………………………………………………………………. 1
2 Introdución ………………………………………………………………………………………………………………………….. 2 3 Hardware Implementación…………………………………………………………………………………………… 3
3.1 Descrición do deseño …………………………………………………………………………………………………………… 3 3.2 Entradas e saídas ………………………………………………………………………………………………………………………….. 5 3.3 Parámetros de configuración ……… ………………………………………………………………………………………. 13 3.4 Diagramas de temporización ……………………………………………………………………………………………………………. 14 3.5 Banco de probas ………………………………………………………………………………………………………………………….. 16
3.5.1 Simulación de MSS SmartDesign ………………………………………………………………………………………………. 25 3.5.2 Simulación do banco de probas ……………………………………………………………………………………………………………. 30 3.6 Utilización dos recursos …………………………………………………………………………………………………………….. 31
UG0644 Guía de usuario Revisión 5.0
Árbitro DDR AXI
1
Historial de revisións
O historial de revisións describe os cambios que se implementaron no documento. Os cambios están listados por revisión, comezando pola publicación máis recente.
1.1
Revisión 5.0
Na revisión 5.0 deste documento, a sección Utilización de recursos e o Informe de utilización de recursos
foron actualizados. Para obter máis información, consulte Utilización de recursos (consulte a páxina 31).
1.2
Revisión 4.0
O seguinte é un resumo dos cambios na revisión 4.0 deste documento.
Engadíronse os parámetros de configuración do banco de probas na táboa. Para obter máis información, consulte Parámetros de configuración (consulte a páxina 16). Engadiuse información para simular o núcleo usando o banco de probas. Para obter máis información, consulte Testbench (consulte a páxina 16). Actualizáronse os valores de Utilización de recursos para DDR AXI Arbiter na táboa. Para obter máis información, consulte Utilización de recursos (consulte a páxina 31).
1.3
Revisión 3.0
O seguinte é un resumo dos cambios na revisión 3.0 deste documento.
Engadida información de 8 bits para as canles de escritura 1 e 2. Para obter máis información, consulte a Descrición do deseño (consulte a páxina 3). Sección Testbench actualizada. Para obter máis información, consulte Testbench (consulte a páxina 16).
1.4
Revisión 2.0
Na revisión 2.0 deste documento actualizáronse as figuras e táboas do apartado Testbench.
Para obter máis información, consulte Testbench (consulte a páxina 16).
1.5
Revisión 1.0
A revisión 1.0 foi a primeira publicación deste documento
UG0644 Guía de usuario Revisión 5.0
1
Árbitro DDR AXI
2
Introdución
As lembranzas son parte integrante de calquera aplicación típica de vídeo e gráficos. Utilízanse para almacenar datos de píxeles de vídeo. Un buffering común example son búfers de cadros de visualización nos que se almacenan na memoria os datos completos de píxeles de vídeo dun cadro.
A DRAM síncrona (SDRAM) de taxa de datos dual (DDR) é unha das memorias que se usan habitualmente nas aplicacións de vídeo para almacenar en búfer. A SDRAM utilízase pola súa velocidade que é necesaria para un procesamento rápido en sistemas de vídeo.
A seguinte figura mostra un example dun diagrama a nivel de sistema de interface de memoria DDR-SDRAM coa aplicación de vídeo.
Figura 1 · Interface de memoria DDR-SDRAM
En Microsemi SmartFusion®2 System-on-Chip (SoC), hai dous controladores DDR en chip con interface extensible avanzada de 64 bits (AXI) e interfaces escravos de bus avanzado de alto rendemento (AHB) de 32 bits para o campo programable. tecido de matriz de portas (FPGA). Requírese unha interface mestra AXI ou AHB para ler e escribir a memoria DDR-SDRAM conectada aos controladores DDR no chip.
UG0644 Guía de usuario Revisión 5.0
2
Árbitro DDR AXI
3
Implementación de hardware
3.1
Descrición do deseño
O DDR AXI Arbiter proporciona unha interface mestra AXI de 64 bits para os controladores DDR-SDRAM en chip de
Dispositivos SmartFusion2. O DDR AXI Arbiter ten catro canles de lectura e dúas canles de escritura cara ao
lóxica de usuario. O bloque arbitra entre as catro canles de lectura para proporcionar acceso á lectura AXI
canal de forma round-robin. Sempre que a solicitude de lectura do mestre da canle 1 de lectura sexa alta, o AXI
se lle asigna a canle de lectura. A canle de lectura 1 ten un ancho de datos de saída fixo de 24 bits. Ler canles 2, 3,
e 4 pódense configurar como ancho de saída de datos de 8 bits, 24 bits ou 32 bits. Isto é seleccionado por global
parámetro de configuración.
O bloque tamén arbitra entre as dúas canles de escritura para proporcionar acceso á canle de escritura AXI de forma round-robin. Ambas as canles de escritura teñen a mesma prioridade. As canles de escritura 1 e 2 pódense configurar como ancho de datos de entrada de 8 bits, 24 bits ou 32 bits.
UG0644 Guía de usuario Revisión 5.0
3
Árbitro DDR AXI
A seguinte figura mostra o diagrama de pin-out de nivel superior do DDR AXI Arbiter. Figura 2 · Diagrama de bloques de nivel superior do bloque Arbiter DDR AXI
UG0644 Guía de usuario Revisión 5.0
4
Árbitro DDR AXI
A seguinte figura mostra o diagrama de bloques de nivel superior dun sistema co bloque DDR AXI Arbiter portado no dispositivo SmartFusion2. Figura 3 · Diagrama de bloques a nivel de sistema de DDR AXI Arbiter no dispositivo SmartFusion2
3.2
Entradas e Saídas
A seguinte táboa enumera os portos de entrada e saída do DDR AXI Arbiter.
Táboa 1 · Portos de entrada e saída do DDR AXI Arbiter
Nome do sinal RESET_N_I
Entrada de dirección
Anchura
SYS_CLOCK_I BUFF_READ_CLOCK_I
Entrada Entrada
rd_req_1_i rd_ack_o
Saída de entrada
rd_done_1_o start_read_addr_1_i
Entrada de saída
bytes_para_ler_1_i
Entrada
video_rdata_1_o
Saída
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL1_AXI_BUFF_ AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH1):0]Descrición
Sinal de reinicio asíncrono baixo activo para o deseño
Reloxo do sistema
O reloxo de lectura do búfer interno da canle de escritura debe ser o dobre da frecuencia SYS_CLOCK_I
Ler solicitude do mestre 1
Confirmación do árbitro para ler a solicitude do mestre 1
Ler a finalización do Master 1
Enderezo DDR desde onde se debe iniciar a lectura para a canle de lectura 1
Bytes que se lerán na canle de lectura 1
Saída de datos de vídeo da canle de lectura 1
UG0644 Guía de usuario Revisión 5.0
5
Árbitro DDR AXI
Nome do sinal rdata_valid_1_o rd_req_2_i rd_ack_2_o
rd_done_2_o start_read_addr_2_i
bytes_para_ler_2_i
video_rdata_2_o
rdata_valid_2_o rd_req_3_i rd_ack_3_o
rd_done_3_o start_read_addr_3_i
bytes_para_ler_3_i
video_rdata_3_o
rdata_valid_3_o rd_req_4_i rd_ack_4_o
rd_done_4_o start_read_addr_4_i
bytes_para_ler_4_i
video_rdata_4_o
rdata_valid_4_o wr_req_1_i wr_ack_1_o
wr_done_1_o start_write_addr_1_i
bytes_para_escribir_1_i
video_wdata_1_i
wdata_valid_1_i wr_req_2_i
Dirección Saída Entrada Saída
Entrada de saída
Entrada
Saída
Saída Entrada Saída
Entrada de saída
Entrada
Saída
Saída Entrada Saída
Entrada de saída
Entrada
Saída
Saída Entrada Saída
Entrada de saída
Entrada
Entrada
Entrada Entrada
Anchura
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL2_VIDEO_DATA_WIDTH1):0] [(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL_CHANNEL3___BUFF_3____1] NEL0_VIDEO_DATA_WIDTH3 ):1] [(g_AXI_AWIDTH-0):1] [(g_RD_CHANNEL0_AXI_BUFF_AWIDTH + 4) – 3 : 1] [(g_RD_CHANNEL0_VIDEO_DATA_WIDTH4):1] [(g_AXI_AWIDTH-0):1] [(g_WR_AXI_AWIDTH-0): 1] [(g_WR_AWIDTH_CHANNEL : 3_1_0) ] [(g_WR_CHANNEL1_VIDEO_DATA_WIDTH1):0]
Descrición Lectura de datos válidos desde a canle de lectura 1 Solicitude de lectura do mestre 2 Recoñecemento do árbitro para a solicitude de lectura do mestre 2 Finalización da lectura ao enderezo DDR do mestre 2 desde onde debe iniciarse a lectura para a canle de lectura 2 Bytes para ler desde a canle de lectura 2 Datos de vídeo saída da canle de lectura 2 Datos de lectura válidos da canle de lectura 2 Solicitude de lectura do mestre 3 Recoñecemento do árbitro para a solicitude de lectura do mestre 3 Finalización da lectura ao enderezo DDR do mestre 3 desde onde debe iniciarse a lectura para que a canle de lectura 3 se lean desde a lectura. canle 3 Saída de datos de vídeo da canle de lectura 3 Datos de lectura válidos da canle de lectura 3 Solicitude de lectura do mestre 4 Recoñecemento do árbitro para a solicitude de lectura do mestre 4 Finalización da lectura ao enderezo DDR do mestre 4 desde onde se debe iniciar a lectura para que se poidan ler a canle 4 bytes ler desde a canle de lectura 4 Saída de datos de vídeo da canle de lectura 4 Ler datos válidos desde a canle de lectura 4 Solicitude de escritura do mestre 1 Confirmación do árbitro para a solicitude de escritura do mestre 1 Finalización da escritura no enderezo DDR do mestre 1 ao que debe ocorrer a escritura desde a canle de escritura 1 Bytes que se escribirán desde a canle de escritura 1. Entrada de datos de vídeo para a canle de escritura 1
Escribir datos válidos para escribir a canle 1 Solicitude de escritura do mestre 1
UG0644 Guía de usuario Revisión 5.0
6
Árbitro DDR AXI
Nome do sinal wr_ack_2_o
Dirección de saída
wr_done_2_o start_write_addr_2_i
Entrada de saída
bytes_para_escribir_2_i
Entrada
video_wdata_2_i
Entrada
wdata_valid_2_i AXI I/F signs Read Address Channel m_arid_o
Saída de entrada
m_araddr_o
Saída
m_arlen_o
Saída
m_arsize_o m_arburst_o
Saída Saída
m_arlock_o
Saída
m_arcache_o
Saída
m_arprot_o
Saída
Anchura
[(g_AXI_AWIDTH-1):0] [(g_WR_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_WR_CHANNEL2_VIDEO_DATA_WIDTH1):0]
Descrición Confirmación do árbitro para a solicitude de escritura do mestre 2 Finalización da escritura no enderezo DDR do mestre 2 no que se debe escribir desde a canle de escritura 2 Bytes que se escribirán desde a canle de escritura 2 Datos de vídeo Entrada para a canle de escritura 2
Escribir datos válidos para escribir a canle 2
Ler o ID do enderezo. Identificación tag para o grupo de sinais de enderezos de lectura.
Ler enderezo. Proporciona o enderezo inicial dunha transacción de ráfaga de lectura. Só se proporciona o enderezo de inicio da ráfaga.
Lonxitude da explosión. Proporciona o número exacto de transferencias nunha ráfaga. Esta información determina o número de transferencias de datos asociadas ao enderezo
Tamaño da explosión. Tamaño de cada transferencia na ráfaga
Tipo de explosión. Xunto coa información do tamaño, detalla como se calcula o enderezo de cada transferencia dentro da ráfaga.
Corrixido en 2'b01 à ráfaga de enderezos incremental
Tipo de bloqueo. Ofrece información adicional sobre as características atómicas da transferencia.
Fixado en 2'b00 ao acceso normal
Tipo de caché. Ofrece información adicional sobre as características caché da transferencia.
Fixado en 4'b0000 à Non almacenable en caché e non almacenable en búfer
Tipo de protección. Proporciona información da unidade de protección para a transacción.
Fixado en 3'b000 ao acceso a datos normal e seguro
UG0644 Guía de usuario Revisión 5.0
7
Árbitro DDR AXI
Nome do sinal m_arvalid_o
Dirección de saída
Anchura
m_destinado_i
Entrada
Canle de lectura de datos
m_rid_i
Entrada
[3:0]m_rdata_i m_rresp_i
m_rlast_i m_rvalid_i
Entrada Entrada
[(g_AXI_DWIDTH-1):0] [1:0]Entrada Entrada
m_rready_o
Saída
Canle de enderezo de escritura
m_awid_o
Saída
m_awaddr_o
Saída
[3:0] [(g_AXI_AWIDTH-1):0]UG0644 Guía de usuario Revisión 5.0
Descrición Enderezo de lectura válido.
Cando é ALTO, o enderezo de lectura e a información de control son válidos e permanecen altos ata que o sinal de confirmación do enderezo, m_arready, sexa alto.
`1′ = Enderezo e información de control válida
`0′ = Enderezo e información de control non válidos. Ler o enderezo listo. O escravo está preparado para aceptar un enderezo e os sinais de control asociados:
1 = escravo listo
0 = o escravo non está preparado.
Ler ID tag. ID tag do grupo de sinais de datos lidos. O valor m_rid é xerado polo Slave e debe coincidir co valor m_arid da transacción de lectura á que responde. Ler datos. Ler resposta.
O estado da transferencia de lectura. As respostas permitidas son OKAY, EXOKAY, SLVERR e DECERR. Ler o último.
Última transferencia nunha ráfaga de lectura. Lectura válida. Os datos de lectura necesarios están dispoñibles e a transferencia de lectura pode completarse:
1 = ler datos dispoñibles
0 = datos de lectura non dispoñibles. Ler listo. O mestre pode aceptar os datos lidos e a información de resposta:
1= mestre listo
0 = o mestre non está preparado.
Escribe o ID do enderezo. Identificación tag para o grupo de sinais de enderezo de escritura. Escribe o enderezo. Proporciona o enderezo da primeira transferencia nunha transacción de ráfaga de escritura. Os sinais de control asociados utilízanse para determinar os enderezos das transferencias restantes na ráfaga.
8
Árbitro DDR AXI
Nome do sinal m_awlen_o
Dirección de saída
Ancho [3:0]
m_awsize_o
Saída
[2:0]m_awburst_o
Saída
[1:0]m_awlock_o
Saída
[1:0]m_awcache_o
Saída
[3:0]m_awprot_o
Saída
[2:0]m_awvalid_o
Saída
Descrición
Lonxitude da explosión. Proporciona o número exacto de transferencias nunha ráfaga. Esta información determina o número de transferencias de datos asociadas ao enderezo.
Tamaño da explosión. Tamaño de cada transferencia na ráfaga. As luces estroboscópicas de carril de bytes indican exactamente cales carriles de bytes hai que actualizar.
Fixado en 3'b011 a 8 bytes por transferencia de datos ou transferencia de 64 bits
Tipo de explosión. Xunto coa información do tamaño, detalla como se calcula o enderezo de cada transferencia dentro da ráfaga.
Corrixido en 2'b01 à ráfaga de enderezos incremental
Tipo de bloqueo. Ofrece información adicional sobre as características atómicas da transferencia.
Fixado en 2'b00 ao acceso normal
Tipo de caché. Indica os atributos búfer, caché, escritura, reescritura e asignación da transacción.
Fixado en 4'b0000 à Non almacenable en caché e non almacenable en búfer
Tipo de protección. Indica o nivel de protección normal, privilexiado ou seguro da transacción e se a transacción é un acceso a datos ou un acceso a instrucións.
Fixado en 3'b000 ao acceso a datos normal e seguro
Escribe o enderezo válido. Indica ese enderezo de escritura e control válidos
información está dispoñible:
1 = enderezo e información de control dispoñible
0 = enderezo e información de control non dispoñible. O enderezo e a información de control permanecen estables ata que o sinal de confirmación do enderezo, m_awready, pasa a ALTO.
UG0644 Guía de usuario Revisión 5.0
9
Árbitro DDR AXI
Nome do sinal m_awready_i
Entrada de dirección
Anchura
Canle de datos de escritura
m_wid_o
Saída
[3:0]m_wdata_o m_wstrb_o
Saída Saída
[(g_AXI_DWIDTH-1):0]parámetro AXI_DWDITH[7:0]
m_wlast_o m_wvalid_o
Saída Saída
m_wready_i
Entrada
Escribir sinais da canle de resposta
m_bid_i
Entrada
[3:0]m_bresp_i m_bvalid_i
Entrada
[1:0]Entrada
m_bready_o
Saída
Descrición Preparado para escribir o enderezo. Indica que o escravo está preparado para aceptar un enderezo e os sinais de control asociados:
1 = escravo listo
0 = o escravo non está preparado.
Escribir ID tag. ID tag da transferencia de datos de escritura. O valor m_wid debe coincidir co valor m_awid da transacción de escritura. Escribir datos
Escribe luces estroboscópicas. Este sinal indica que carriles de bytes actualizar na memoria. Hai un estrobo de escritura por cada oito bits do bus de datos de escritura Write last. Última transferencia nunha ráfaga de escritura. Escritura válida. Hai dispoñibles datos de escritura válidos e luces estroboscópicas:
1 = datos de escritura e luz estroboscópica dispoñibles
0 = datos de escritura e luz estroboscópica non dispoñibles. Escribe listo. O escravo pode aceptar os datos de escritura: 1 = escravo listo
0 = o escravo non está preparado.
ID de resposta. A identificación tag da resposta escrita. O valor m_bid debe coincidir co valor m_awid da transacción de escritura á que responde o escravo. Escribe resposta. Estado da transacción de escritura. As respostas permitidas son OKAY, EXOKAY, SLVERR e DECERR. Escribir resposta válida. Hai unha resposta de escritura válida dispoñible:
1 = resposta escrita dispoñible
0 = resposta de escritura non dispoñible. Resposta lista. O mestre pode aceptar a información da resposta.
1 = mestre listo
0 = o mestre non está preparado.
A seguinte figura mostra o diagrama de bloques interno do árbitro DDR AXI.
UG0644 Guía de usuario Revisión 5.0
10
Árbitro DDR AXI
A seguinte figura mostra o diagrama de bloques interno do árbitro DDR AXI. Figura 4 · Diagrama de bloques interno do Arbiter DDR AXI
Cada canle de lectura activase cando recibe un sinal de entrada alto na entrada read_req_(x)_i. Entón iso
UG0644 Guía de usuario Revisión 5.0
11
Árbitro DDR AXI
Cada canle de lectura activase cando recibe un sinal de entrada alto na entrada read_req_(x)_i. Entón é sampa dirección AXI inicial e os bytes para ler as entradas que se introducen desde o mestre externo. A canle recoñece o mestre externo alternando read_ack_(x)_o. A canle procesa as entradas e xera as transaccións AXI necesarias para ler os datos de DDR-SDRAM. Os datos lidos en formato AXI de 64 bits gárdanse nun búfer interno. Despois de ler os datos necesarios e almacenalos no búfer interno, o módulo de desempaquetado está habilitado. O módulo un-packer desempaqueta cada palabra de 64 bits na lonxitude de bit de datos de saída necesaria para esa canle en particular, por exemplo.ampse a canle está configurada como un ancho de datos de saída de 32 bits, cada palabra de 64 bits envíase como dúas palabras de datos de saída de 32 bits. Para a canle 1, que é unha canle de 24 bits, o descomprimidor desempaqueta cada palabra de 64 bits en datos de saída de 24 bits. Como 64 non é múltiplo de 24, o descomprimidor para a canle de lectura 1 combina un grupo de tres palabras de 64 bits para xerar oito palabras de datos de 24 bits. Isto impón unha restrición á canle de lectura 1 de que os bytes de datos solicitados polo mestre externo deben ser divisibles por 8. As canles de lectura 2, 3 e 4 pódense configurar como ancho de datos de 8 bits, 24 bits e 32 bits, o que é determinado polo parámetro de configuración global g_RD_CHANNEL(X) _VIDEO_DATA_WIDTH. Se están configurados como de 24 bits, a restrición mencionada anteriormente será aplicable tamén a cada un deles. Pero se están configurados como de 8 bits ou de 32 bits, non existe ningunha restrición xa que 64 é múltiplo de 32 e 8. Nestes casos, cada palabra de 64 bits descompasa en dúas palabras de datos de 32 bits ou en oito 8 bits. palabras de datos de bits.
Read Channel 1 desempaqueta palabras de datos de 64 bits lidas desde DDR-SDRAM a palabras de datos de saída de 24 bits en lotes de 48 palabras de 64 bits, é dicir, sempre que 48 palabras de 64 bits están dispoñibles no búfer interno da canle de lectura 1. o descomprimidor comeza a desempaquetalos para dar datos de saída de 24 bits. Se os bytes de datos solicitados para ler son inferiores a 48 palabras de 64 bits, o desempaquetado só se activa despois de ler os datos completos da DDR-SDRAM. Nos tres canles de lectura restantes, o desempaquetado comeza a enviar datos de lectura só despois de que se le o número completo de bytes solicitados da DDR-SDRAM.
Cando se configura unha canle de lectura para un ancho de saída de 24 bits, o enderezo de lectura inicial debe estar aliñado co límite de 24 bytes. Isto é necesario para satisfacer a restrición de que o descomprimidor desempaquete un grupo de tres palabras de 64 bits para producir oito palabras de saída de 24 bits.
Todas as canles de lectura xeran a saída de lectura feita ao mestre externo despois de que os bytes solicitados sexan enviados ao mestre externo.
No caso de canles de escritura, o mestre externo ten que introducir os datos necesarios para a canle en particular. A canle de escritura toma os datos de entrada e empaquetaos en palabras de 64 bits e gárdaos no almacenamento interno. Despois de almacenar os datos necesarios, o mestre externo ten que proporcionar a solicitude de escritura xunto co enderezo de inicio e os bytes para escribir. No sampAo longo destas entradas, a canle de escritura recoñece o mestre externo. Despois diso, a canle xera as transaccións de escritura AXI para escribir os datos almacenados en DDR-SDRAM. Todas as canles de escritura xeran a saída de escritura realizada ao mestre externo unha vez que os bytes solicitados se escriben en DDR-SDRAM. Despois de recibir unha solicitude de escritura a calquera canle de escritura, non se deben escribir novos datos na canle de escritura ata que se indique a finalización da transacción actual mediante a afirmación de wr_done_(x)_o
As canles de escritura 1 e 2 pódense configurar como ancho de datos de 8 bits, 24 bits e 32 bits, que se determina polo parámetro de configuración global g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH. Se están configurados como de 24 bits, os bytes que se escribirán deben ser múltiplos de oito xa que o empaquetador interno empaqueta oito palabras de datos de 24 bits para xerar tres palabras de datos de 64 bits. Pero se están configurados como 8 bits ou 32 bits, non hai tal restrición.
Para unha canle de 32 bits, hai que ler como mínimo dúas palabras de 32 bits. Para unha canle de 8 bits, é necesario ler palabras mínimas de 8 bits, porque o módulo de árbitro non proporciona recheo. En todas as canles de lectura e escritura, a profundidade dos búfers internos é múltiplo do ancho horizontal da pantalla. A profundidade do buffer interno calcúlase do seguinte xeito:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION* g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH * g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE)/g_AXI_DWIDTH
Onde, X = número de canle
O ancho do búfer interno está determinado polo ancho do bus de datos AXI, é dicir, o parámetro de configuración
UG0644 Guía de usuario Revisión 5.0
12
Árbitro DDR AXI
O ancho do búfer interno está determinado polo ancho do bus de datos AXI, é dicir, o parámetro de configuración g_AXI_DWIDTH.
As transaccións de lectura e escritura de AXI realízanse segundo as especificacións ARM AMBA AXI. O tamaño da transacción para cada transferencia de datos está fixado en 64 bits. O bloque xera transaccións AXI cunha duración de ráfaga fixa de 16 beats. O bloque tamén verifica se algunha ráfaga única cruza o límite de enderezos AXI de 4 KByte. Se unha única ráfaga cruza o límite de 4 KByte, a ráfaga divídese en 2 ráfagas no límite de 4 KByte.
3.3
Parámetros de configuración
A seguinte táboa enumera os parámetros de configuración utilizados na implementación de hardware do DDR AXI Arbiter. Estes son parámetros xenéricos e pódense variar en función dos requisitos da aplicación.
Táboa 2 · Parámetros de configuración
Nome g_AXI_AWIDTH g_AXI_DWIDTH g_RD_CHANNEL1_AXI_BUFF_AWIDTH
g_RD_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL3_AXI_BUFF_AWIDTH
g_RD_CHANNEL4_AXI_BUFF_AWIDTH
g_WR_CHANNEL1_AXI_BUFF_AWIDTH
g_WR_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL1_HORIZONTAL_RESOLUTION g_RD_CHANNEL2_HORIZONTAL_RESOLUTION g_RD_CHANNEL3_HORIZONTAL_RESOLUTION g_RD_CHANNEL4_HORIZONTAL_RESOLUTION g_WR_CHANNEL1_HORIZONTAL_RESOLUTION g_WR_CHANNEL_CHANNEL_HORIZONTAL_2_RESOLUTION g_WR_CHANNEL_1_HORIZONTAL_RESOLUTION IDTH g_RD_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL3_VIDEO_DATA_WIDTH g_RD_CHANNEL4_VIDEO_DATA_WIDTH g_WR_CHANNEL1_VIDEO_DATA_WIDTH g_WR_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL_TORFFER_LINE1_SAGE
Descrición
Ancho do bus de direccións AXI
Ancho do bus de datos AXI
Ancho do bus de enderezos para o búfer interno da canle 1 de lectura, que almacena os datos de lectura de AXI.
Ancho do bus de enderezos para o búfer interno da canle 2 de lectura, que almacena os datos de lectura de AXI.
Ancho do bus de enderezos para o búfer interno da canle 3 de lectura, que almacena os datos de lectura de AXI.
Ancho do bus de enderezos para o búfer interno da canle 4 de lectura, que almacena os datos de lectura de AXI.
Ancho do bus de enderezos para o búfer interno da canle 1 de escritura, que almacena os datos de escritura AXI.
Ancho do bus de enderezos para o búfer interno da canle 2 de escritura, que almacena os datos de escritura AXI.
Resolución horizontal de visualización de vídeo para ler o canal 1
Resolución horizontal de visualización de vídeo para ler o canal 2
Resolución horizontal de visualización de vídeo para ler o canal 3
Resolución horizontal de visualización de vídeo para ler o canal 4
Resolución horizontal de visualización de vídeo para escribir o canal 1
Resolución horizontal de visualización de vídeo para escribir o canal 2
Ler o ancho de bits de saída de vídeo da canle 1
Ler o ancho de bits de saída de vídeo da canle 2
Ler o ancho de bits de saída de vídeo da canle 3
Ler o ancho de bits de saída de vídeo da canle 4
Ancho de bit de entrada de vídeo da canle 1 de escritura.
Ancho de bit de entrada de vídeo da canle 2 de escritura.
Profundidade do búfer interno para a canle 1 de lectura en termos de número de liñas horizontais de visualización. A profundidade do búfer é g_RD_CHANNEL1_HORIZONTAL_RESOLUTION * g_RD_CHANNEL1_VIDEO_DATA_WIDTH * g_RD_CHANNEL1_BUFFER_LINE_STORAGE)/g_AXI_DWIDTH
UG0644 Guía de usuario Revisión 5.0
13
Árbitro DDR AXI
3.4
Nome g_RD_CHANNEL2_BUFFER_LINE_STORAGE g_RD_CHANNEL3_BUFFER_LINE_STORAGE g_RD_CHANNEL4_BUFFER_LINE_STORAGE g_WR_CHANNEL1_BUFFER_LINE_STORAGE g_WR_CHANNEL2_BUFFER_LINE_STORAGE
Descrición
Profundidade do búfer interno para a canle 2 de lectura en termos de número de liñas horizontais de visualización. A profundidade do búfer é g_RD_CHANNEL2_HORIZONTAL_RESOLUTION * g_RD_CHANNEL2_VIDEO_DATA_WIDTH * g_RD_CHANNEL2_BUFFER_LINE_STORAGE)/g_AXI_DWIDTH
Profundidade do búfer interno para a canle 3 de lectura en termos de número de liñas horizontais de visualización. A profundidade do búfer é g_RD_CHANNEL3_HORIZONTAL_RESOLUTION * g_RD_CHANNEL3_VIDEO_DATA_WIDTH * g_RD_CHANNEL3_BUFFER_LINE_STORAGE)/g_AXI_DWIDTH
Profundidade do búfer interno para a canle 4 de lectura en termos de número de liñas horizontais de visualización. A profundidade do búfer é g_RD_CHANNEL4_HORIZONTAL_RESOLUTION * g_RD_CHANNEL4_VIDEO_DATA_WIDTH * g_RD_CHANNEL4_BUFFER_LINE_STORAGE)/g_AXI_DWIDTH
Profundidade do búfer interno para escribir a canle 1 en canto ao número de liñas horizontais de visualización. A profundidade do búfer é g_WR_CHANNEL1_HORIZONTAL_RESOLUTION * g_WR_CHANNEL1_VIDEO_DATA_WIDTH * g_WR_CHANNEL1_BUFFER_LINE_STORAGE)/g_AXI_DWIDTH
Profundidade do búfer interno para escribir a canle 2 en canto ao número de liñas horizontais de visualización. A profundidade do búfer é g_WR_CHANNEL2_HORIZONTAL_RESOLUTION * g_WR_CHANNEL2_VIDEO_DATA_WIDTH * g_WR_CHANNEL2_BUFFER_LINE_STORAGE)/g_AXI_DWIDTH
Diagramas de temporización
A seguinte figura mostra a conexión das entradas de solicitude de lectura e escritura, o enderezo de memoria inicial, os bytes para ler ou escribir entradas do mestre externo, o recoñecemento de lectura ou escritura e as saídas de finalización de lectura ou escritura dadas polo árbitro.
Figura 5 · Diagrama de temporización dos sinais utilizados na escritura/lectura a través da interface AXI
UG0644 Guía de usuario Revisión 5.0
14
Árbitro DDR AXI
A seguinte figura mostra a conexión entre a entrada de datos de escritura do mestre externo xunto coa entrada de datos válida para ambas canles de escritura. Figura 6 · Diagrama de tempo para escribir no almacenamento interno
A seguinte figura mostra a conexión entre a saída de datos de lectura cara ao mestre externo xunto coa saída de datos válida para todas as canles de lectura 2, 3 e 4. Figura 7 · Diagrama de temporización para os datos recibidos mediante DDR AXI Arbiter para as canles de lectura 2, 3 , e 4
A seguinte figura mostra a conexión entre a saída de datos de lectura para a canle de lectura 1 cando g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION é maior que 128 (neste caso = 256). Figura 8 · Diagrama de temporización para os datos recibidos a través da canle de lectura 1 de DDR AXI Arbiter (maior de 128 bytes)
UG0644 Guía de usuario Revisión 5.0
15
Árbitro DDR AXI
A seguinte figura mostra a conexión entre a saída de datos de lectura para a canle de lectura 1 cando g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION é menor ou igual a 128 (neste caso = 64). Figura 9 · Diagrama de temporización para os datos recibidos a través da canle de lectura 1 de DDR AXI Arbiter (menor ou igual a 128 bytes)
3.5
Banco de probas
Ofrécese un banco de probas para comprobar a funcionalidade do núcleo DDR Arbiter. A seguinte táboa enumera os parámetros que se poden configurar segundo a aplicación.
Táboa 3 · Parámetros de configuración do banco de probas
Nome IMAGE_1_FILE_NAME IMAXE_2_FILE_NAME g_DATA_WIDTH WIDTH HEIGHT
Entrada de descrición file nome da imaxe que se escribirá pola entrada da canle de escritura 1 file nome da imaxe que se escribirá mediante a canle de escritura 2 Ancho de datos de vídeo da canle de lectura ou escritura Resolución horizontal da imaxe que se escribirá e liría polas canles de escritura e lectura Resolución vertical da imaxe que se escribirá e liría pola escritura e a lectura. canles
UG0644 Guía de usuario Revisión 5.0
16
Árbitro DDR AXI
Os seguintes pasos describen como se usa o banco de probas para simular o núcleo a través de Libero SoC. 1. Na xanela Fluxo de deseño, faga clic co botón dereito en Crear SmartDesign e prema en Executar para crear un SmartDesign.
Figura 10 · Crear SmartDesign
2. Introduza o nome do novo deseño como video_dma no cadro de diálogo Crear novo deseño intelixente e prema en Aceptar. Créase un SmartDesign e móstrase un lenzo á dereita do panel Fluxo de deseño.
Figura 11 · Nomear SmartDesign
3. Na xanela Catálogo, expanda Solucións-Vídeo e arrastre e solte SF2 DDR Memory Arbiter no lenzo de SmartDesign.
UG0644 Guía de usuario Revisión 5.0
17
Árbitro DDR AXI
Figura 12 · Árbitro de memoria DDR no catálogo de SoC Libero
Móstrase o DDR Memory Arbiter Core, como se mostra na seguinte figura. Fai dobre clic no núcleo para configurar o árbitro se é necesario.
UG0644 Guía de usuario Revisión 5.0
18
Árbitro DDR AXI
Figura 13 · Núcleo Arbiter de memoria DDR en SmartDesign Canvas
4. Seleccione todos os portos do núcleo e prema co botón dereito e, a continuación, faga clic en Promover ao nivel superior, como se mostra no
UG0644 Guía de usuario Revisión 5.0
19
Árbitro DDR AXI
4. Seleccione todos os portos do núcleo e prema co botón dereito e, a continuación, faga clic en Promover ao nivel superior, como se mostra na seguinte figura. Figura 14 · Ascenso á opción de nivel superior
Asegúrate de promover todos os portos ao nivel superior antes de facer clic na icona de xerar compoñente na barra de ferramentas.
5. Fai clic na icona Xerar compoñente na barra de ferramentas de SmartDesign, como se mostra na seguinte figura.
UG0644 Guía de usuario Revisión 5.0
20
Árbitro DDR AXI
5. Fai clic na icona Xerar compoñente na barra de ferramentas de SmartDesign, como se mostra na seguinte figura. Xérase o compoñente SmartDesign. Figura 15 · Xerar compoñente
6. Navega ata View > Windows > Files. O Filemóstrase o cadro de diálogo s. 7. Fai clic co botón dereito no cartafol de simulación e fai clic en Importar Files, como se mostra na seguinte figura.
Figura 16 · Importación File
8. Para importar o estímulo da imaxe file, navegue e importe un dos seguintes files e fai clic en Abrir.
UG0644 Guía de usuario Revisión 5.0
21
Árbitro DDR AXI
8. Para importar o estímulo da imaxe file, navegue e importe un dos seguintes files e fai clic en Abrir. a. A sampo RGB_in.txt file prodúcese co banco de probas no seguinte camiño:
..Compoñente do nome do proxecto MicrosemiSolutionCore ddr_memory_arbiter 2.0.0Stimulus
Para importar o sample imaxe de entrada do banco de probas, navegue ata o sampImaxe de entrada do testbench file, e prema en Abrir, como se mostra na seguinte figura. Figura 17 · Imaxe de entrada File Selección
b. Para importar unha imaxe diferente, busque o cartafol que contén a imaxe desexada filee fai clic en Abrir. O estímulo da imaxe importada file aparece no directorio de simulación, como se mostra na seguinte figura. Figura 18 · Imaxe de entrada File no directorio de simulación
9. Importa o ddr BFM files. Dous files que equivalen a
UG0644 Guía de usuario Revisión 5.0
e
22
Árbitro DDR AXI
9. Importa o ddr BFM files. Dous files que son equivalentes a DDR BFM — ddr3.v e ddr3_parameters.v ofrécense co banco de probas no seguinte camiño: ..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus. Fai clic co botón dereito no cartafol de estímulo e selecciona Importar Files e, a continuación, seleccione o BFM mencionado anteriormente files. O DDR BFM importado files están listados baixo estímulo, como se mostra na seguinte figura. Figura 19 · Importado File
10. Navega ata File > Importar > Outros. A Importación Filemóstrase o cadro de diálogo s. Figura 20 · Import Testbench File
11. Importa o banco de probas e o compoñente MSS files (top_tb.cxf, mss_top_sb_MSS.cxf, mss_top.cxf e mss
..Compoñente de nome_proxectoMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Estímulo
UG0644 Guía de usuario Revisión 5.0
23
11.
Árbitro DDR AXI
Figura 21 · Importar Testbench e compoñente MSS Files
Figura 22 · top_tb Creado
UG0644 Guía de usuario Revisión 5.0
24
Árbitro DDR AXI
3.5.1
Simulando MSS SmartDesign
As seguintes instrucións describen como simular MSS SmartDesign:
1. Faga clic na pestana Xerarquía de deseño e seleccione Compoñente na lista despregable mostrar. Móstrase o MSS SmartDesign importado.
2. Fai clic co botón dereito do rato en mss_top en Traballo e fai clic en Abrir compoñente, como se mostra na seguinte figura. Móstrase o compoñente mss_top_sb_0.
Figura 23 · Compoñente aberto
3. Fai clic co botón dereito do rato no compoñente mss_top_sb_0 e fai clic en Configurar, como se mostra na seguinte figura.
UG0644 Guía de usuario Revisión 5.0
25
Árbitro DDR AXI
3. Fai clic co botón dereito do rato no compoñente mss_top_sb_0 e fai clic en Configurar, como se mostra na seguinte figura. Figura 24 · Configurar Compoñente
Móstrase a xanela Configuración de MSS, como se mostra na seguinte figura. Figura 25 · Xanela de configuración de MSS
4. Fai clic en Seguinte en todas as pestanas de configuración, como se mostra na seguinte imaxe.
UG0644 Guía de usuario Revisión 5.0
26
Árbitro DDR AXI
4. Fai clic en Seguinte en todas as pestanas de configuración, como se mostra na seguinte imaxe. Figura 26 · Fichas de configuración
O MSS está configurado despois de configurar a pestana Interrupcións. A seguinte figura mostra a progresión da configuración MSS. Figura 27 · Ventá de configuración de MSS despois da configuración
5. Fai clic en Seguinte despois de completar a configuración. Móstrase a xanela Mapa de memoria, como se mostra na seguinte figura.
Figura 28 · Mapa da memoria
6. Faga clic en Finalizar.
7. Faga clic en Xerar compoñente na barra de ferramentas de SmartDesign para xerar o MSS, como se mostra no
UG0644 Guía de usuario Revisión 5.0
27
Árbitro DDR AXI
7. Faga clic en Xerar compoñente na barra de ferramentas de SmartDesign para xerar o MSS, como se mostra na seguinte figura. Figura 29 · Xerar compoñente
8. Na xanela Xerarquía de deseño, faga clic co botón dereito do rato en mss_top en Traballo e faga clic en Establecer como raíz, como se mostra na seguinte figura. Figura 30 · Establecer MSS como raíz
9. Na xanela Fluxo de deseño, expanda Verificar deseño previamente sintetizado en Crear deseño, prema co botón dereito
UG0644 Guía de usuario Revisión 5.0
28
Árbitro DDR AXI
9. Na xanela Fluxo de deseño, expanda Verificar deseño previamente sintetizado en Crear deseño, prema co botón dereito do rato en Simular e prema en Abrir interactivamente. Simula o MSS. Figura 31 · Simular o Deseño Pre-sintetizado
10. Faga clic en Non se se mostra unha mensaxe de alerta para asociar o estímulo de Testbench con MSS. 11. Pecha a xanela Modelsim despois de completar a simulación.
Figura 32 · Ventá de simulación
UG0644 Guía de usuario Revisión 5.0
29
Árbitro DDR AXI
3.5.2
Simulación de banco de probas
As seguintes instrucións describen como simular o banco de probas:
1. Seleccione o banco de probas de SmartDesign top_tb e prema en Xerar compoñente na barra de ferramentas de SmartDesign para xerar o banco de probas, como se mostra na seguinte figura.
Figura 33 · Xeración dun compoñente
2. Na xanela de xerarquía de estímulos, fai clic co botón dereito do rato en top_tb (top_tb.v) testbench file e fai clic en Establecer como estímulo activo. O estímulo actívase para o banco de probas top_tb file.
3. Na xanela Xerarquía de estímulos, faga clic co botón dereito en top_tb (
UG0644 Guía de usuario Revisión 5.0
) banco de probas file e fai clic en Abrir
30
Árbitro DDR AXI
3. Na xanela de xerarquía de estímulos, fai clic co botón dereito do rato en top_tb (top_tb.v) testbench file e fai clic en Abrir interactivamente desde Simular deseño previo ao sintetizador. Isto simula o núcleo dun cadro. Figura 34 · Simulación do deseño de presíntese
4. Se a simulación se interrompe debido ao límite de tempo de execución no DO file, use o comando run -all para completar a simulación. Despois de completar a simulación, navegue ata View > Files > simulación para view a imaxe de saída do banco de probas file no cartafol de simulación.
A saída da simulación, o equivalente en texto dun fotograma da imaxe, gárdase no texto Read_out_rd_ch(x).txt file dependendo da canle de lectura utilizada. Isto pódese converter nunha imaxe e compararse coa imaxe orixinal.
3.6
Utilización de recursos
O bloque DDR Arbiter está implementado nun FPGA M2S150T SmartFusion®2 System-on-Chip (SoC) no
FC1152) e PolarFire FPGA (paquete MPF300TS_ES – 1FCG1152E).
Táboa 4 · Utilización de recursos para DDR AXI Arbiter
DFF de recursos LUT de 4 entradas MACC RAM1Kx18
Uso 2992 4493 0 20
(Para:
g_RD_CHANNEL(X)_RESOLUCIÓN_HORIZONTAL = 1280
g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_WR_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_AXI_WIDTH = 64
g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH = 24
RAM 64x18
g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH = 32) 0
UG0644 Guía de usuario Revisión 5.0
31
Árbitro DDR AXI
Microsemi Corporate Headquarters One Enterprise, Aliso Viejo, CA 92656 USA Dentro dos EUA: +1 800-713-4113 Fóra dos EUA: +1 949-380-6100 Fax: +1 949-215-4996 Correo electrónico: sales.support@microsemi.com www.microsemi.com
© 2018 Microsemi Corporation. Todos os dereitos reservados. Microsemi e o logotipo de Microsemi son marcas comerciais de Microsemi Corporation. Todas as outras marcas comerciais e marcas de servizo son propiedade dos seus respectivos propietarios.
Microsemi non fai ningunha garantía, representación ou garantía sobre a información contida aquí ou a idoneidade dos seus produtos e servizos para ningún propósito particular, nin Microsemi asume ningunha responsabilidade derivada da aplicación ou uso de calquera produto ou circuíto. Os produtos que se venden a continuación e calquera outro produto vendido por Microsemi foron sometidos a probas limitadas e non deben usarse xunto con equipos ou aplicacións de misión crítica. Crese que todas as especificacións de rendemento son fiables, pero non se verifican, e o comprador debe realizar e completar todas as probas de rendemento e outras probas dos produtos, só e xunto con calquera produto final ou instalado en calquera. O comprador non dependerá de ningún dato e especificacións de rendemento ou parámetros proporcionados por Microsemi. É responsabilidade do comprador determinar de forma independente a idoneidade de calquera produto e probalo e verificalo. A información proporcionada por Microsemi a continuación ofrécese "tal e como está, onde está" e con todos os fallos, e todo o risco asociado a dita información correspóndelle enteiramente ao comprador. Microsemi non concede, de forma explícita ou implícita, a ningunha parte ningún dereito de patente, licenza ou calquera outro dereito de PI, xa sexa con respecto a dita información en si ou a calquera cousa descrita por dita información. A información proporcionada neste documento é propiedade de Microsemi, e Microsemi resérvase o dereito de facer calquera cambio na información deste documento ou en calquera produto e servizo en calquera momento sen previo aviso.
Microsemi Corporation (Nasdaq: MSCC) ofrece unha carteira completa de solucións de sistemas e semicondutores para a industria aeroespacial e de defensa, comunicacións, centros de datos e mercados industriais. Os produtos inclúen circuítos integrados de sinais mixtos analóxicos de alto rendemento e endurecidos pola radiación, FPGA, SoC e ASIC; produtos de xestión de enerxía; dispositivos de temporización e sincronización e solucións horarias precisas, establecendo o estándar mundial para o tempo; dispositivos de procesamento de voz; solucións de RF; compoñentes discretos; solucións de almacenamento e comunicación empresarial; tecnoloxías de seguridade e escalable anti-tamper produtos; solucións Ethernet; Circuitos integrados de alimentación por Ethernet e intervalos medios; así como capacidades e servizos de deseño personalizado. Microsemi ten a súa sede en Aliso Viejo, California, e ten aproximadamente 4,800 empregados en todo o mundo. Máis información en www.microsemi.com.
50200644
UG0644 Guía de usuario Revisión 5.0
32
Documentos/Recursos
 |
Microchip UG0644 DDR AXI Arbiter [pdfGuía do usuario UG0644 DDR AXI Arbiter, UG0644, DDR AXI Arbiter, AXI Arbiter |
