راهنمای کاربر هسته های IP حسابی Intel FPGA

مطالب پنهان کردن

1 هسته های IP حسابی عدد صحیح FPGA

2 اسناد / منابع

2.1 مراجع

3 پست های مرتبط

هسته های IP حسابی عدد صحیح FPGA

View Fullscreen

راهنمای کاربر هسته های IP حسابی عدد صحیح Intel FPGA
به روز شده برای Intel® Quartus® Prime Design Suite: 20.3

نسخه آنلاین ارسال بازخورد

UG-01063

شناسه: 683490 نسخه: 2020.10.05

مطالب
مطالب
1. هسته های IP حسابی عدد صحیح FPGA Intel……………………………………………………………………………………………………………………………………………………
2. LPM_COUNTER (Counter) IP Core……………………………………………………………………………….. 7 2.1. ویژگی‌ها………………………………………………………………………………………………………………………………………………………………………………………………………7 2.2. نمونه اولیه Verilog HDL………………………………………………………………………………………………………………………………………………………………….. 8 2.3. اعلان مؤلفه VHDL………………………………………………………………………………………………………………………………………………………………………….8 2.4. اعلامیه VHDL LIBRARY_USE…………………………………………………………………………………………………………………………………………………………………………………………………………………………… پورت ها………………………………………………………………………………………………..9 2.5. پارامترها………………………………………………………………………………………… 9
3. LPM_DIVIDE (تقسیم کننده) Intel FPGA Core IP……………………………………………………………………………………………………………….. 12 3.1. امکانات………………………………………………………………………………………………. 12 3.2. نمونه اولیه Verilog HDL…………………………………………………………………………… 12 3.3. بیانیه مؤلفه VHDL…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………….. 13 3.4. بیانیه VHDL LIBRARY_USE………………………………………………………………… 13 3.5. Ports…………………………………………………………………………………………………… 13 3.6. پارامترها…………………………………………………………………………………………… 14
4. LPM_MULT (ضریب کننده) IP Core…………………………………………………………………………… 16 4.1. امکانات………………………………………………………………………………………………. 16 4.2. نمونه اولیه Verilog HDL…………………………………………………………………………… 17 4.3. بیانیه مؤلفه VHDL………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………….. 17 4.4. بیانیه VHDL LIBRARY_USE………………………………………………………………… 17 4.5. سیگنال ها …………………………………………………………………………………………………………………………… 18 4.6. پارامترهای Stratix V، Arria V، Cyclone V، و Intel Cyclone 10 LP Devices……………… 18 4.6.1. برگه عمومی………………………………………………………………………………18 4.6.2. برگه عمومی 2……………………………………………………………………………… 19 4.6.3. برگه لوله گذاری…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… 19 4.7. پارامترهای دستگاه‌های Intel Stratix 10، Intel Arria 10 و Intel Cyclone 10 GX………….. 20 4.7.1. برگه عمومی…………………………………………………………………………………………………………………………………………………………………………………………………20 4.7.2. General 2 Tab ………………………………………………………………………………………………… 20 4.7.3. لوله کشی……………………………………………………………………………………………………………………………………………
5. LPM_ADD_SUB (جمع کننده/تفریق کننده)…………………………………………………………………………………………… 22 5.1. امکانات………………………………………………………………………………………………. 22 5.2. نمونه اولیه Verilog HDL……………………………………………………………………………… 23 5.3. اعلان مؤلفه VHDL…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………….. 23 5.4. بیانیه VHDL LIBRARY_USE………………………………………………………………… 23 5.5. پورت ها…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… 23 5.6. پارامترها…………………………………………………………………………………………… 24
6. LPM_COMPARE (مقایسه‌کننده)…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… 26 6.1. امکانات………………………………………………………………………………………………. 26 6.2. نمونه اولیه Verilog HDL…………………………………………………………………………… 27 6.3. اعلام مؤلفه VHDL………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………….. 27 6.4. بیانیه VHDL LIBRARY_USE………………………………………………………………… 27 6.5. درگاه ها………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… 27 6.6. پارامترها……………………………………………………………………………………………………………………………………………………………………………… 28

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 2

ارسال بازخورد

مطالب

7. ALTECC (کد تصحیح خطا: رمزگذار/رمزگشا) IP Core………………………………………… ۳۰
7.1. ویژگی های رمزگذار ALTECC………………………………………………………………………..31 7.2. نمونه اولیه Verilog HDL (ALTECC_ENCODER)………………………………………………………. 32 7.3. نمونه اولیه Verilog HDL (ALTECC_DECODER)……………………………………………………………. 32 7.4. اعلان مؤلفه VHDL (ALTECC_ENCODER)…………………………………………………33 7.5. اعلان مؤلفه VHDL (ALTECC_DECODER)…………………………………………………33 7.6. بیانیه VHDL LIBRARY_USE………………………………………………………………… 33 7.7. پورت های رمزگذار……………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… 33 7.8. پورت‌های رمزگشا……………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………34 7.9. پارامترهای رمزگذار……………………………………………………………………………… 34 7.10. پارامترهای رمزگشا…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… 35
8. Intel FPGA Multiply Adder IP Core………………………………………………………………………. 36
8.1. امکانات………………………………………………………………………………………………. 37 8.1.1. پیش جمع کننده……………………………………………………………………………….. 38 8.1.2. ثبت تأخیر سیستولیک……………………………………………………………………………………………………………………………………………………….. 40 8.1.3. پیش بارگذاری ثابت………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… 43 8.1.4. انباشته دوگانه………………………………………………………………………………………………………………………………………………………………………………………
8.2. نمونه اولیه Verilog HDL………………………………………………………………………… 44 8.3. بیانیه مؤلفه VHDL…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………….. 44 8.4. بیانیه VHDL LIBRARY_USE………………………………………………………………… 44 8.5. سیگنال ها…………………………………………………………………………………………………………………………………………………………………………………………………………………………………… 44 8.6. پارامترها………………………………………………………………………………………………… 47
8.6.1. برگه عمومی………………………………………………………………………………47 8.6.2. برگه حالت‌های اضافی…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………….. 47 8.6.3. برگه ضریب ها…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………….. 49 8.6.4. برگه Preadder………………………………………………………………………… 51 8.6.5. برگه انباشته………………………………………………………………………….. 53 8.6.6. زبانه سیستولیک/زنجیره ای……………………………………………………………………… 55 8.6.7. زبانه لوله گذاری…………………………………………………………………………………………………………………………………
9. ALTMEMMULT (ضریب ثابت مبتنی بر حافظه) هسته IP……………………… 57
9.1. امکانات………………………………………………………………………………………………. 57 9.2. نمونه اولیه Verilog HDL…………………………………………………………………………… 58 9.3. اعلان مؤلفه VHDL………………………………………………………………………….. 58 9.4. درگاه ها……………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… 59 9.5. پارامترها…………………………………………………………………………………………… 59
10. ALTMULT_ACCUM (Multiply-Acumulate) IP Core……………………………………………………………………………………………
10.1. ویژگی ها…………………………………………………………………………………………………………….. 62 10.2. نمونه اولیه Verilog HDL…………………………………………………………………………..62 10.3. اعلان مؤلفه VHDL……………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… VHDL LIBRARY_USE اعلامیه……………………………………………………………………63 10.4. بنادر…………………………………………………………………………………………………………………………………………… 63 10.5. مولفه های…………………………………………………………………………………………. 63
11. ALTMULT_ADD (Multiply-Adder) IP Core………………………………………………………………..69
11.1. ویژگی ها………………………………………………………………………………………………………….. 71 11.2. نمونه اولیه Verilog HDL………………………………………………………………………..72 11.3. اعلان مؤلفه VHDL…………………………………………………………………… 72 11.4. VHDL LIBRARY_USE اعلامیه……………………………………………………………………………………

ارسال بازخورد

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 3

مطالب
11.5. بنادر…………………………………………………………………………………………………………………………………………… 72 11.6. مولفه های…………………………………………………………………………………………. 73
12. هسته IP ALTMULT_COMPLEX (ضرب مختلط)……………………………………………………………………………………………………………………………………………………………………………………… ضرب مختلط………………………………………………………………………………. 86 12.1. نمایندگی متعارف…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… نمایندگی متعارف………………………………………………………………………. 86 12.2. ویژگی ها………………………………………………………………………………………………………………….. 87 12.3. نمونه اولیه Verilog HDL………………………………………………………………………..87 12.4. بیانیه مؤلفه VHDL………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… VHDL LIBRARY_USE اعلامیه………………………………………………………………88 12.5. سیگنال ها……………………………………………………………………………………………………………………………………… 88 12.6. مولفه های…………………………………………………………………………………………. 89
13. ALTSQRT (ریشه مربع صحیح) IP Core………………………………………………………………92 13.1. ویژگی ها………………………………………………………………………………………….. 92 13.2. نمونه اولیه Verilog HDL………………………………………………………………………..92 13.3. اعلان مؤلفه VHDL…………………………………………………………………… 93 13.4. VHDL LIBRARY_USE اعلامیه……………………………………………………………93 13.5. بنادر…………………………………………………………………………………………………………………………………………… 93 13.6. مولفه های…………………………………………………………………………………………. 94
14. PARALLEL_ADD (Parallel Adder) IP Core………………………………………………………………………….. 95 14.1. ویژگی………………………………………………………………………………………….95 14.2. نمونه اولیه Verilog HDL……………………………………………………………………..95 14.3. اعلان مؤلفه VHDL…………………………………………………………………… 96 14.4. VHDL LIBRARY_USE اعلامیه…………………………………………………………96 14.5. بنادر…………………………………………………………………………………………………………………………………………… 96 14.6. مولفه های…………………………………………………………………………………………. 97
15. راهنمای کاربر هسته های IP حسابی عدد صحیح آرشیو اسناد……………………………………… 98
16. راهنمای کاربر تاریخچه ویرایش سند برای هسته های IP حسابی عدد صحیح Intel FPGA…. 99

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 4

ارسال بازخورد

683490 | 2020.10.05 ارسال بازخورد

1. هسته های IP حسابی عدد صحیح FPGA اینتل

می توانید از هسته های IP عدد صحیح Intel® FPGA برای انجام عملیات ریاضی در طراحی خود استفاده کنید.

این توابع نسبت به کدنویسی توابع خود، سنتز منطق و پیاده سازی دستگاه کارآمدتری را ارائه می دهند. شما می توانید هسته های IP را برای مطابقت با نیازهای طراحی خود سفارشی کنید.

هسته های IP حسابی عدد صحیح اینتل به دو دسته زیر تقسیم می شوند: · کتابخانه ماژول های پارامتری (LPM) هسته های IP · هسته های IP اختصاصی اینتل (ALT)

جدول زیر هسته های IP حسابی اعداد صحیح را فهرست می کند.

جدول 1.

لیست هسته های IP

هسته های IP

هسته های IP LPM

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
هسته های IP اختصاصی اینتل (ALT) ALTECC

عملکرد بیش ازview ضریب تقسیم شمارنده
مقایسه کننده جمع کننده یا تفریق کننده
رمزگذار / رمزگشا ECC

دستگاه پشتیبانی شده
Arria® II GX، Arria II GZ، Arria V، Intel Arria 10، Cyclone® IV E، Cyclone IV GX، Cyclone V، Intel Cyclone 10 LP،
Intel Cyclone 10 GX، MAX® II، MAX V، MAX 10، Stratix® IV، Stratix V
Arria II GX، Arria II GZ، Arria V، Intel Arria 10، Cyclone IV E، Cyclone IV GX،
Cyclone V، Intel Cyclone 10 LP، Intel Cyclone 10 GX، MAX II، MAX V، MAX 10، Stratix IV، Stratix V، Intel Stratix 10
Arria II GX، Arria II GZ، Arria V، Intel Arria 10، Cyclone IV E، Cyclone IV GX،
Cyclone V، Intel Cyclone 10 LP، Intel Cyclone 10 GX، MAX II، MAX V، MAX 10، Stratix IV، Stratix V، Intel Stratix 10
Arria II GX، Arria II GZ، Arria V، Cyclone IV E، Cyclone IV GX، Cyclone V، Intel Cyclone 10 LP، MAX 10، MAX
II، MAX V، Stratix IV، Stratix V
Arria II GX، Arria II GZ، Arria V، Cyclone IV E، Cyclone IV GX، Cyclone V، Intel Cyclone 10 LP، MAX 10، MAX
II، MAX V، Stratix IV، Stratix V
Arria II GX، Arria II GZ، Arria V، Intel Arria 10، Cyclone IV E، Cyclone IV GX،
Cyclone V، Intel Cyclone 10 LP، Intel Cyclone 10 GX، MAX II، MAX V، MAX
10، Stratix IV، Stratix V ادامه یافت…

شرکت اینتل تمامی حقوق محفوظ است. اینتل، آرم اینتل و سایر علائم اینتل علائم تجاری شرکت اینتل یا شرکت های تابعه آن هستند. اینتل عملکرد FPGA و محصولات نیمه هادی خود را با مشخصات فعلی مطابق با ضمانت استاندارد اینتل تضمین می کند، اما این حق را برای خود محفوظ می دارد که در هر زمان بدون اطلاع قبلی، در هر محصول و خدماتی تغییراتی ایجاد کند. اینتل هیچ مسئولیت یا مسئولیتی را که ناشی از کاربرد یا استفاده از هر گونه اطلاعات، محصول یا خدماتی است که در اینجا توضیح داده شده است، بر عهده نمی گیرد، مگر اینکه صراحتاً به صورت کتبی توسط اینتل موافقت شده باشد. به مشتریان اینتل توصیه می شود قبل از تکیه بر اطلاعات منتشر شده و قبل از سفارش محصولات یا خدمات، آخرین نسخه مشخصات دستگاه را دریافت کنند. *اسامی و برندهای دیگر ممکن است به عنوان دارایی دیگران ادعا شود.

ISO 9001:2015 ثبت شده است

1. Intel FPGA Integer Arithmetic Cores 683490 | 2020.10.05

هسته های IP Intel FPGA Multiply Adder یا ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
PARALLEL_ADD

عملکرد بیش ازview ضرب-جمع کننده
ضریب ثابت مبتنی بر حافظه
Multiplier-Acumulator Multiplier-Adder
چند برابر کننده مختلط
عدد صحیح ریشه مربع
جمع کننده موازی

دستگاه پشتیبانی شده
Arria V، Stratix V، Cyclone V، Intel Stratix 10، Intel Arria 10، Intel Cyclone
10 GX
Arria II GX، Arria II GZ، Arria V، Intel Arria 10 (Intel Quartus® Prime Standard Edition)، Cyclone IV E، Cyclone IV GX، Cyclone V، Intel
Cyclone 10 LP, MAX II, MAX V, MAX 10, Stratix IV, Stratix V
Arria II GX، Arria II GZ، Cyclone IV E، Cyclone IV GX، Intel Cyclone 10 LP، MAX 10، MAX II، MAX V، Stratix IV
Arria II GX، Arria II GZ، Cyclone IV E، Cyclone IV GX، Intel Cyclone 10 LP، MAX 10، MAX II، MAX V، Stratix IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 GX، Intel Cyclone 10 LP، MAX 10، Stratix V، Intel Stratix 10
Arria II GX، Arria II GZ، Arria V، Intel Arria 10، Cyclone IV E، Cyclone IV GX،
Cyclone V، Intel Cyclone 10 LP، Intel Cyclone 10 GX، MAX II، MAX V، MAX
10, Stratix IV, Stratix V
Arria II GX، Arria II GZ، Arria V، Intel Arria 10، Cyclone IV E، Cyclone IV GX،
Cyclone V، Intel Cyclone 10 LP، Intel Cyclone 10 GX، MAX II، MAX V، MAX
10, Stratix IV, Stratix V

اطلاعات مرتبط
· یادداشت های انتشار FPGA های اینتل و دستگاه های قابل برنامه ریزی
· مقدمه ای بر Intel FPGA IP Cores اطلاعات بیشتری در مورد Intel FPGA IP Cores ارائه می دهد.
· راهنمای کاربر Cores IP Floating-Point اطلاعات بیشتری در مورد هسته های IP Floating-Point اینتل FPGA ارائه می دهد.
· مقدمه ای بر هسته های IP اینتل FPGA اطلاعات کلی در مورد تمام هسته های IP اینتل FPGA از جمله پارامترسازی، تولید، ارتقاء و شبیه سازی هسته های IP ارائه می دهد.
· ایجاد IP مستقل از نسخه و اسکریپت های شبیه سازی Qsys اسکریپت های شبیه سازی ایجاد کنید که برای ارتقاء نرم افزار یا نسخه IP نیازی به به روز رسانی دستی ندارند.
· رهنمودهای بهترین شیوه های مدیریت پروژه برای مدیریت کارآمد و قابل حمل بودن پروژه و IP شما files.
· راهنمای کاربر هسته های حسابی IP بایگانی های اسناد در صفحه 98 فهرستی از راهنماهای کاربر را برای نسخه های قبلی هسته های IP حسابی صحیح ارائه می دهد.

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 6

ارسال بازخورد

683490 | 2020.10.05 ارسال بازخورد

2. LPM_COUNTER (Counter) IP Core

شکل 1.

هسته IP LPM_COUNTER یک شمارنده باینری است که شمارنده های بالا، شمارنده های پایین و شمارنده های بالا یا پایین را با خروجی های حداکثر 256 بیت ایجاد می کند.

شکل زیر پورت های هسته IP LPM_COUNTER را نشان می دهد.

LPM_COUNTER پورت

LPM_COUNTER

ssclr sload داده sset[]

q[]

بالا پایین

کوت

دارایی aclr aload

clk_en cnt_en cin
inst

2.1. ویژگی ها
هسته IP LPM_COUNTER ویژگی های زیر را ارائه می دهد: · شمارنده های بالا، پایین و بالا/پایین تولید می کند · انواع شمارنده های زیر را ایجاد می کند:
- دودویی ساده - افزایش شمارنده از صفر یا کاهش از 255 شروع می شود
- مدول - شمارنده افزایش یا کاهش از مقدار مدول مشخص شده توسط کاربر و تکرار می شود
· پشتیبانی از پورت های ورودی روشن، بارگذاری و تنظیم همزمان اختیاری · پشتیبانی از پورت های ورودی ناهمزمان روشن، بارگذاری و تنظیم اختیاری · پشتیبانی از پورت های ورودی فعال تعداد اختیاری و فعال کردن ساعت · پشتیبانی از پورت های حمل و نقل اختیاری و حمل و نقل

ISO 9001:2015 ثبت شده است

2. LPM_COUNTER (Counter) IP Core
683490 | 2020.10.05
2.2. نمونه اولیه Verilog HDL
نمونه اولیه Verilog HDL زیر در Verilog Design قرار دارد File (.v) lpm.v در دایرکتوری edasynthesis.
ماژول lpm_counter (q, data, clock, cin, cout, clk_en, cnt_en, updown, aset, aclr, aload, sset, sclr, sload, eq ); پارامتر lpm_type = "lpm_counter"; پارامتر lpm_width = 1; پارامتر lpm_modulus = 0; پارامتر lpm_direction = "UNUSED"; پارامتر lpm_value = "UNUSED"; پارامتر lpm_svalue = "UNUSED"; پارامتر lpm_pvalue = "UNUSED"; پارامتر lpm_port_updown = "PORT_CONNECTIVITY"; پارامتر lpm_hint = "UNUSED"; خروجی [lpm_width-1:0] q; خروجی خروجی; خروجی [15:0] معادله; ورودی cin; ورودی [lpm_width-1:0] داده؛ ساعت ورودی، clk_en، cnt_en، updown. ورودی aset, aclr, aload; ورودی sset, sclr, sload; ماژول پایانی
2.3. اعلامیه مؤلفه VHDL
اعلان مؤلفه VHDL در طراحی VHDL قرار دارد File (.vhd) LPM_PACK.vhd در دایرکتوری librariesvhdllpm.
جزء LPM_COUNTER عمومی (LPM_WIDTH: طبیعی؛ LPM_MODULUS: طبیعی:= 0؛ LPM_DIRECTION: رشته := «UNUSED»؛ LPM_AVALUE: رشته := «UNUSED»؛ LPM_SVALUE: رشته := «UNUSPORT_UPY»DOW; ؛ LPM_PVALUE : string := “UNUSED”؛ LPM_TYPE: string := L_COUNTER؛ LPM_HINT : string := “UNUSED”); پورت (DATA : در std_logic_vector(LPM_WIDTH-1 تا 0):= (OTHERS =>
'0')؛ CLOCK : در std_logic ; CLK_EN : در std_logic := '1'; CNT_EN : در std_logic := '1'; UPDOWN : در std_logic := '1'; SLOAD : در std_logic := '0'; SSET : در std_logic := '0'; SCLR : در std_logic := '0'; ALOAD : در std_logic := '0'; ASET : در std_logic := '0'; ACLR : در std_logic := '0'; CIN : در std_logic := '1'; COUT : out std_logic := '0'; Q : out std_logic_vector (LPM_WIDTH-1 تا 0)؛ EQ : out std_logic_vector(15 downto 0));
جزء پایانی؛

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 8

ارسال بازخورد

2. LPM_COUNTER (Counter) IP Core 683490 | 2020.10.05

2.4. اعلامیه VHDL LIBRARY_USE
اگر از اعلان مؤلفه VHDL استفاده می کنید، اعلان VHDL LIBRARY-USE مورد نیاز نیست.
LIBRARY lpm; استفاده از lpm.lpm_components.all;

2.5. پورت ها

در جداول زیر پورت های ورودی و خروجی برای هسته IP LPM_COUNTER فهرست شده است.

جدول 2.

LPM_COUNTER پورت های ورودی

نام بندر

مورد نیاز

توضیحات

داده ها[]

خیر

ورودی داده های موازی به شمارنده. اندازه پورت ورودی به مقدار پارامتر LPM_WIDTH بستگی دارد.

ساعت

بله

ورودی ساعت با لبه مثبت.

clk_en

خیر

ورودی ساعت را فعال می کند تا تمام فعالیت های همزمان را فعال کند. در صورت حذف، مقدار پیش فرض 1 است.

cnt_en

خیر

تعداد ورودی را فعال می‌کند تا در صورت کم بودن تعداد بدون تأثیر بر sload، sset یا sclr غیرفعال شود. در صورت حذف، مقدار پیش فرض 1 است.

بالا پایین

خیر

جهت شمارش را کنترل می کند. هنگامی که بالا (1) اعلام می شود، جهت شمارش به سمت بالا است، و هنگامی که ادعا می شود پایین (0)، جهت شمارش پایین است. اگر از پارامتر LPM_DIRECTION استفاده شود، پورت updown نمی تواند متصل شود. اگر از LPM_DIRECTION استفاده نمی شود، درگاه رو به پایین اختیاری است. اگر حذف شود، مقدار پیش فرض افزایش می یابد (1).

cin

خیر

حمل در بیت کم مرتبه. برای شمارنده های بالا، رفتار ورودی cin است

با رفتار ورودی cnt_en یکسان است. در صورت حذف، مقدار پیش فرض 1 است

(VCC).

aclr

خیر

ورودی واضح ناهمزمان اگر هم از aset و هم aclr استفاده و اظهار شود، aclr دارایی را لغو می کند. در صورت حذف، مقدار پیش فرض 0 است (غیرفعال).

دارایی

خیر

ورودی مجموعه ناهمزمان خروجی‌های q[] را به‌عنوان تمام 1ها یا مقدار مشخص‌شده توسط پارامتر LPM_AVALUE مشخص می‌کند. اگر هر دو پورت aset و aclr استفاده و مشخص شوند، مقدار پورت aclr بر مقدار پورت aset غلبه می کند. اگر حذف شود، مقدار پیش فرض 0 است، غیرفعال است.

بار

خیر

ورودی بار ناهمزمان که به طور ناهمزمان شمارنده را با مقدار ورودی داده بارگیری می کند. هنگامی که از پورت بارگیری استفاده می شود، پورت داده[] باید متصل باشد. اگر حذف شود، مقدار پیش‌فرض 0 است، غیرفعال می‌شود.

sclr

خیر

ورودی شفاف همزمان که شمارنده را در لبه ساعت فعال بعدی پاک می کند. اگر هر دو پورت sset و sclr استفاده و مشخص شوند، مقدار پورت sclr بر مقدار پورت sset لغو می شود. اگر حذف شود، مقدار پیش فرض 0 است، غیرفعال است.

ست

خیر

ورودی مجموعه همزمان که شمارنده را در لبه ساعت فعال بعدی تنظیم می کند. مقدار خروجی های q را به عنوان همه 1 ها یا مقدار مشخص شده توسط پارامتر LPM_SVALUE مشخص می کند. اگر هر دو پورت sset و sclr استفاده و تایید شده باشند،
مقدار پورت sclr مقدار پورت sset را نادیده می گیرد. اگر حذف شود، مقدار پیش فرض 0 است (غیرفعال).

فشار دادن

خیر

ورودی بار سنکرون که شمارنده را با داده[] در لبه ساعت فعال بعدی بارگیری می کند. هنگامی که از پورت sload استفاده می شود، پورت داده[] باید متصل باشد. اگر حذف شود، مقدار پیش فرض 0 است (غیرفعال).

ارسال بازخورد

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 9

2. LPM_COUNTER (Counter) IP Core 683490 | 2020.10.05

جدول 3.

LPM_COUNTER پورت های خروجی

نام بندر

مورد نیاز

توضیحات

q[]

خیر

خروجی داده از شمارنده اندازه پورت خروجی به این بستگی دارد

مقدار پارامتر LPM_WIDTH. یا q[] یا حداقل یکی از پورت‌های eq[15..0]

باید متصل باشد

معادله [15..0]

خیر

خروجی رمزگشایی شمارنده پورت eq[15..0] در ویرایشگر پارامتر قابل دسترسی نیست زیرا این پارامتر فقط از AHDL پشتیبانی می کند.
پورت q[] یا پورت eq[] باید متصل باشد. حداکثر پورت های c eq را می توان استفاده کرد (0 <= c <= 15). فقط 16 مقدار کمترین تعداد رمزگشایی می شوند. هنگامی که مقدار شمارش c باشد، خروجی eqc بالا (1) اعلام می شود. برای مثالample، وقتی شمارش 0 است، معادله 0 = 1، زمانی که شمارش 1 است، معادله 1 = 1، و زمانی که شمارش 15 است، معادله 15 = 1. خروجی رمزگشایی شده برای مقادیر شمارش 16 یا بیشتر نیاز به رمزگشایی خارجی دارد. خروجی‌های eq[15..0] با خروجی q[] ناهمزمان هستند.

کوت

خیر

پورت بیت MSB شمارنده را انجام دهید. می توان از آن برای اتصال به شمارنده دیگری برای ایجاد یک شمارنده بزرگتر استفاده کرد.

2.6 مولفه های

جدول زیر پارامترهای هسته IP LPM_COUNTER را فهرست می کند.

جدول 4.

پارامترهای LPM_COUNTER

نام پارامتر

تایپ کنید

LPM_WIDTH

عدد صحیح

LPM_DIRECTION

رشته

LPM_MODULUS LPM_AVALUE

عدد صحیح
عدد صحیح / رشته

LPM_SVALUE LPM_HINT

عدد صحیح / رشته
رشته

LPM_TYPE

رشته

مورد نیاز بله خیر خیر خیر
نه خیر
خیر

توضیحات
عرض پورت های داده[] و q[] را در صورت استفاده مشخص می کند.
مقادیر بالا، پایین و استفاده نشده هستند. اگر از پارامتر LPM_DIRECTION استفاده شود، پورت updown نمی تواند متصل شود. وقتی پورت updown متصل نیست، مقدار پیش فرض پارامتر LPM_DIRECTION UP است.
حداکثر تعداد، به اضافه یک. تعداد حالت های منحصر به فرد در چرخه شمارنده. اگر مقدار بار بزرگتر از پارامتر LPM_MODULUS باشد، رفتار شمارنده مشخص نمی شود.
مقدار ثابتی که وقتی دارایی بالا اعلام می شود بارگذاری می شود. اگر مقدار مشخص شده بزرگتر یا مساوی باشد ، رفتار شمارنده یک سطح منطقی تعریف نشده (X) است که در آن LPM_MODULUS است، در صورت وجود، یا 2 ^ LPM_WIDTH. اینتل توصیه می کند که این مقدار را به عنوان یک عدد اعشاری برای طرح های AHDL مشخص کنید.
مقدار ثابتی که در لبه بالارونده درگاه ساعت بارگذاری می‌شود، زمانی که پورت تنظیم بالا اعلام شود. اینتل توصیه می کند که این مقدار را به عنوان یک عدد اعشاری برای طرح های AHDL مشخص کنید.
هنگامی که یک کتابخانه از ماژول های پارامتری (LPM) را در یک طراحی VHDL نمونه سازی می کنید File (.vhd)، باید از پارامتر LPM_HINT برای تعیین یک پارامتر خاص اینتل استفاده کنید. برای مثالample: LPM_HINT = "CHAIN_SIZE = 8، ONE_INPUT_IS_CONSTANT = YES"
مقدار پیش فرض UNUSED است.
نام نهاد کتابخانه ماژول های پارامتری (LPM) را در طراحی VHDL شناسایی می کند files.
ادامه …

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 10

ارسال بازخورد

2. LPM_COUNTER (Counter) IP Core 683490 | 2020.10.05

نام پارامتر INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

String String را تایپ کنید
رشته
رشته

شماره مورد نیاز
خیر
خیر

توضیحات
این پارامتر برای اهداف مدل سازی و شبیه سازی رفتاری استفاده می شود. این پارامتر برای اهداف مدل سازی و شبیه سازی رفتاری استفاده می شود. ویرایشگر پارامتر مقدار این پارامتر را محاسبه می کند.
پارامتر اختصاصی اینتل برای تعیین پارامتر CARRY_CNT_EN در طراحی VHDL باید از پارامتر LPM_HINT استفاده کنید. fileس مقادیر SMART، ON، OFF و UNUSED هستند. تابع LPM_COUNTER را برای انتشار سیگنال cnt_en از طریق زنجیره حمل فعال می کند. در برخی موارد، تنظیم پارامتر CARRY_CNT_EN ممکن است تأثیر کمی بر سرعت داشته باشد، بنابراین ممکن است بخواهید آن را خاموش کنید. مقدار پیش‌فرض SMART است که بهترین مبادله بین اندازه و سرعت را فراهم می‌کند.
پارامتر اختصاصی اینتل برای تعیین پارامتر LABWIDE_SCLR در طراحی VHDL باید از پارامتر LPM_HINT استفاده کنید. fileس مقادیر روشن، خاموش یا استفاده نشده هستند. مقدار پیش فرض ON است. به شما امکان می دهد استفاده از ویژگی LABwide sclr موجود در خانواده دستگاه های منسوخ شده را غیرفعال کنید. خاموش کردن این گزینه شانس استفاده کامل از LAB های نیمه پر شده را افزایش می دهد، و در نتیجه ممکن است در زمانی که SCLR برای یک LAB کامل اعمال نمی شود، چگالی منطقی بالاتری را فراهم کند. این پارامتر برای سازگاری به عقب در دسترس است و اینتل به شما توصیه می کند از این پارامتر استفاده نکنید.
استفاده از درگاه ورودی بالا به پایین را مشخص می کند. اگر حذف شود، مقدار پیش‌فرض PORT_CONNECTIVITY است. وقتی مقدار پورت روی PORT_USED تنظیم می شود، پورت به عنوان استفاده شده در نظر گرفته می شود. وقتی مقدار پورت روی PORT_UNUSED تنظیم می شود، پورت به عنوان استفاده نشده تلقی می شود. وقتی مقدار پورت روی PORT_CONNECTIVITY تنظیم می شود، با بررسی اتصال پورت، میزان استفاده از پورت تعیین می شود.

ارسال بازخورد

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 11

683490 | 2020.10.05 ارسال بازخورد

3. LPM_DIVIDE (Divider) Intel FPGA IP Core

شکل 2.

هسته IP LPM_DIVIDE Intel FPGA یک تقسیم کننده را برای تقسیم مقدار ورودی عدد بر یک مقدار ورودی مخرج برای تولید یک ضریب و یک باقیمانده پیاده سازی می کند.

شکل زیر پورت های هسته IP LPM_DIVIDE را نشان می دهد.

پورت های LPM_DIVIDE

LPM_DIVIDE

ساعت عددی[] اسمی[]

ضریب[] باقی می ماند[]

clken aclr

inst

3.1. ویژگی ها
هسته IP LPM_DIVIDE ویژگی های زیر را ارائه می دهد: · تقسیم کننده ای تولید می کند که مقدار ورودی عددی را بر ورودی مخرج تقسیم می کند.
مقدار برای تولید یک ضریب و یک باقیمانده. · پشتیبانی از عرض داده 1 بیت. · پشتیبانی از فرمت نمایش داده های امضا شده و بدون امضا برای هر دو صورت شمار
و مقادیر مخرج · پشتیبانی از منطقه یا بهینه سازی سرعت. · گزینه ای برای تعیین خروجی باقی مانده مثبت ارائه می دهد. · پشتیبانی از تاخیر خروجی قابل تنظیم خط لوله. · پشتیبانی از پورت های ناهمزمان روشن و ساعتی اختیاری.

3.2. نمونه اولیه Verilog HDL
نمونه اولیه Verilog HDL زیر در Verilog Design قرار دارد File (.v) lpm.v در دایرکتوری edasynthesis.
ماژول lpm_divide ( ضریب، باقیمانده، عدد، اسم، ساعت، clken، aclr)؛ پارامتر lpm_type = "lpm_divide"; پارامتر lpm_widthn = 1; پارامتر lpm_widthd = 1; پارامتر lpm_nrepresentation = "UNSIGNED"; پارامتر lpm_drepresentation = "UNSIGNED"; پارامتر lpm_remainderpositive = "درست"; پارامتر lpm_pipeline = 0;

ISO 9001:2015 ثبت شده است

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05

پارامتر lpm_hint = "UNUSED"; ساعت ورودی؛ clken ورودی؛ ورودی aclr; ورودی [lpm_widthn-1:0] عدد. ورودی [lpm_widthd-1:0] denom; ضریب خروجی [lpm_widthn-1:0]; خروجی [lpm_widthd-1:0] باقی می ماند. ماژول پایانی

3.3. اعلامیه مؤلفه VHDL
اعلان مؤلفه VHDL در طراحی VHDL قرار دارد File (.vhd) LPM_PACK.vhd در دایرکتوری librariesvhdllpm.
جزء LPM_DIVIDE عمومی (LPM_WIDTHN: طبیعی؛ LPM_WIDTHD: طبیعی؛
LPM_NREPRESENTATION : string := "UNSIGNED"; LPM_DREPRESENTATION : string := "UNSIGNED"; LPM_PIPELINE : طبیعی := 0; LPM_TYPE : رشته := L_DIVIDE; LPM_HINT : string := "UNUSED"); پورت (NUMER: در std_logic_vector(LPM_WIDTHN-1 تا 0)؛ DENOM: در std_logic_vector(LPM_WIDTHD-1 تا 0)؛ ACLR: در std_logic := '0'؛ CLOCK: در std_logic := '0' ind; := '1'؛ QUOTIENT : out std_logic_vector(LPM_WIDTHN-1 تا 0)؛ REMAIN : out std_logic_vector(LPM_WIDTHD-1 downto 0)); جزء پایانی؛

3.4. اعلامیه VHDL LIBRARY_USE
اگر از اعلان مؤلفه VHDL استفاده می کنید، اعلان VHDL LIBRARY-USE مورد نیاز نیست.
LIBRARY lpm; استفاده از lpm.lpm_components.all;

3.5. پورت ها

در جداول زیر پورت های ورودی و خروجی برای هسته IP LPM_DIVIDE فهرست شده است.

جدول 5.

پورت های ورودی LPM_DIVIDE

نام بندر

مورد نیاز

عدد[]

بله

فرقه[]

بله

توضیحات
ورودی داده های شمارنده اندازه پورت ورودی به مقدار پارامتر LPM_WIDTHN بستگی دارد.
ورودی داده مخرج اندازه پورت ورودی به مقدار پارامتر LPM_WIDTHD بستگی دارد.
ادامه …

ارسال بازخورد

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 13

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05

نام پورت ساعت clken
aclr

شماره مورد نیاز
خیر

توضیحات
ورودی ساعت برای استفاده از خط لوله برای مقادیر LPM_PIPELINE غیر از 0 (پیش‌فرض)، درگاه ساعت باید فعال باشد.
ساعت استفاده خط لوله را فعال می کند. هنگامی که پورت clken بالا است، عملیات تقسیم انجام می شود. وقتی سیگنال کم است، هیچ عملیاتی رخ نمی دهد. در صورت حذف، مقدار پیش فرض 1 است.
پورت شفاف ناهمزمان در هر زمان برای بازنشانی خط لوله به تمام '0ها به صورت ناهمزمان با ورودی ساعت استفاده می شود.

جدول 6.

پورت های خروجی LPM_DIVIDE

نام بندر

مورد نیاز

توضیحات

ضریب[]

بله

خروجی داده اندازه پورت خروجی به LPM_WIDTHN بستگی دارد

مقدار پارامتر

ماندن[]

بله

خروجی داده اندازه پورت خروجی به LPM_WIDTHD بستگی دارد

مقدار پارامتر

3.6 مولفه های

جدول زیر پارامترهای هسته IP LPM_DIVIDE Intel FPGA را فهرست می کند.

نام پارامتر

تایپ کنید

مورد نیاز

توضیحات

LPM_WIDTHN

عدد صحیح

بله

عرض عدد[] و را مشخص می کند

پورت های quotient[] مقادیر 1 تا 64 است.

LPM_WIDTHD

عدد صحیح

بله

پهنای دم [] و را مشخص می کند

باقی مانده[] پورت ها. مقادیر 1 تا 64 است.

LPM_NREPRESENTATION LPM_DREPRESENTATION

رشته رشته

خیر

نمایش علامت ورودی شمارنده.

مقادیر Signed و Unsigned هستند. زمانی که این

پارامتر روی SIGNED، تقسیم کننده تنظیم شده است

ورودی numer[] را به صورت دو علامت دار تفسیر می کند

مکمل

خیر

نمایش علامت ورودی مخرج.

مقادیر Signed و Unsigned هستند. زمانی که این

پارامتر روی SIGNED، تقسیم کننده تنظیم شده است

ورودی denom[] را به صورت دو علامت دار تفسیر می کند

مکمل

LPM_TYPE

رشته

خیر

کتابخانه پارامتری شده را شناسایی می کند

ماژول ها (LPM) نام نهاد در طراحی VHDL

files (.vhd).

LPM_HINT

رشته

خیر

هنگامی که شما یک کتابخانه از

ماژول های پارامتری (LPM) در الف عمل می کنند

طراحی VHDL File (.vhd)، باید از

پارامتر LPM_HINT برای تعیین یک Intel-

پارامتر خاص برای مثالample: LPM_HINT

= "CHAIN_SIZE = 8،

ONE_INPUT_IS_CONSTANT = بله

مقدار پیش فرض UNUSED است.

LPM_REMAINDERPOSITIVE

رشته

خیر

پارامتر اختصاصی اینتل باید از

پارامتر LPM_HINT برای مشخص کردن

پارامتر LPM_REMAINDERPOSITIVE در

طراحی VHDL fileس مقادیر TRUE یا FALSE هستند.

اگر این پارامتر روی TRUE تنظیم شود،

مقدار پورت باقی مانده[] باید بیشتر باشد

ادامه …

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 14

ارسال بازخورد

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05

نام پارامتر

تایپ کنید

MAXIMIZE_SPEED

عدد صحیح

LPM_PIPELINE

عدد صحیح

INTENDED_DEVICE_FAMILY SKIP_BITS

رشته عدد صحیح

شماره مورد نیاز
نه نه نه

توضیحات
از یا مساوی صفر است. اگر این پارامتر روی TRUE تنظیم شود، آنگاه مقدار پورت باقی‌مانده[] یا صفر است، یا همان علامت، مثبت یا منفی، با مقدار پورت عددی است. به منظور کاهش مساحت و بهبود سرعت، اینتل توصیه می‌کند در عملیات‌هایی که باقیمانده باید مثبت باشد یا در مواردی که باقیمانده مهم نیست، این پارامتر را روی TRUE تنظیم کنید.
پارامتر اختصاصی اینتل برای تعیین پارامتر MAXIMIZE_SPEED در طراحی VHDL باید از پارامتر LPM_HINT استفاده کنید. fileس مقادیر [0..9] هستند. در صورت استفاده، نرم افزار Intel Quartus Prime سعی می کند نمونه خاصی از عملکرد LPM_DIVIDE را برای سرعت به جای مسیریابی بهینه کند و تنظیمات گزینه منطقی تکنیک بهینه سازی را لغو می کند. اگر MAXIMIZE_SPEED استفاده نشده باشد، به جای آن از مقدار گزینه Optimization Technique استفاده می شود. اگر مقدار MAXIMIZE_SPEED 6 یا بیشتر باشد، کامپایلر هسته IP LPM_DIVIDE را برای سرعت بالاتر با استفاده از زنجیره های حمل بهینه می کند. اگر مقدار 5 یا کمتر باشد، کامپایلر طرح را بدون زنجیره حمل اجرا می کند.
تعداد چرخه های ساعت تأخیر مرتبط با خروجی ضریب[] و باقی مانده[] را مشخص می کند. مقدار صفر (0) نشان می دهد که هیچ تاخیری وجود ندارد و یک تابع کاملا ترکیبی نمونه است. اگر حذف شود، مقدار پیش فرض 0 است (غیر خط لوله). شما نمی توانید مقداری را برای پارامتر LPM_PIPELINE مشخص کنید که بالاتر از LPM_WIDTHN باشد.
این پارامتر برای اهداف مدل سازی و شبیه سازی رفتاری استفاده می شود. ویرایشگر پارامتر مقدار این پارامتر را محاسبه می کند.
به تقسیم بیت کسری کارآمدتر برای بهینه سازی منطق روی بیت های پیشرو با ارائه تعداد GND پیشرو به هسته IP LPM_DIVIDE اجازه می دهد. تعداد GND پیشرو در خروجی ضریب این پارامتر را مشخص کنید.

ارسال بازخورد

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 15

683490 | 2020.10.05 ارسال بازخورد

4. LPM_MULT (Multiplier) IP Core

شکل 3.

هسته IP LPM_MULT یک ضریب برای ضرب دو مقدار داده ورودی برای تولید محصول به عنوان خروجی پیاده سازی می کند.

شکل زیر پورت های هسته IP LPM_MULT را نشان می دهد.

LPM_Mult Ports

LPM_MULT ساعت dataa[] نتیجه[] datab[] aclr/sclr clken
inst

ویژگی های اطلاعات مرتبط در صفحه 71

4.1. ویژگی ها
هسته IP LPM_MULT ویژگی های زیر را ارائه می دهد: · ایجاد ضریب ضرب کننده ای که دو مقدار داده ورودی را ضرب می کند. گزینه ای برای پیاده سازی در پردازش سیگنال دیجیتال اختصاصی (DSP)
مدار بلوک یا عناصر منطقی (LEs) توجه: هنگام ساخت ضرایب بزرگتر از اندازه پشتیبانی شده بومی ممکن است/
تاثیر عملکرد ناشی از آبشاری بلوک های DSP خواهد بود. · پشتیبانی از پورت های ورودی غیرهمزمان شفاف و فعال کردن ساعت اختیاری · پشتیبانی از شفاف همزمان اختیاری برای دستگاه های Intel Stratix 10، Intel Arria 10 و Intel Cyclone 10 GX

ISO 9001:2015 ثبت شده است

4. LPM_MULT (Multiplier) IP Core 683490 | 2020.10.05
4.2. نمونه اولیه Verilog HDL
نمونه اولیه Verilog HDL زیر در Verilog Design قرار دارد File (.v) lpm.v در دایرکتوری edasynthesis.
ماژول lpm_mult (نتیجه، dataa، datab، مجموع، ساعت، clken، aclr) پارامتر lpm_type = “lpm_mult”; پارامتر lpm_widtha = 1; پارامتر lpm_widthb = 1; پارامتر lpm_widths = 1; پارامتر lpm_widthp = 1; پارامتر lpm_representation = "UNSIGNED"; پارامتر lpm_pipeline = 0; پارامتر lpm_hint = “UNUSED”; ساعت ورودی؛ clken ورودی؛ ورودی aclr; ورودی [lpm_widtha-1:0] dataa; ورودی [lpm_widthb-1:0] datab; ورودی [lpm_widths-1:0] sum; خروجی [lpm_widthp-1:0] نتیجه; ماژول پایانی
4.3. اعلامیه مؤلفه VHDL
اعلان مؤلفه VHDL در طراحی VHDL قرار دارد File (.vhd) LPM_PACK.vhd در دایرکتوری librariesvhdllpm.
جزء LPM_MULT عمومی (LPM_WIDTHA: طبیعی؛ LPM_WIDTHB: طبیعی؛ LPM_WIDTHS: طبیعی:= 1؛ LPM_WIDTHP: طبیعی؛
LPM_REPRESENTATION : string := "UNSIGNED"; LPM_PIPELINE : طبیعی := 0; LPM_TYPE: رشته := L_MULT; LPM_HINT : string := "UNUSED"); پورت (DATAA: در std_logic_vector(LPM_WIDTHA-1 تا 0)؛ DATAB: در std_logic_vector(LPM_WIDTHB-1 تا 0)؛ ACLR: در std_logic := '0'؛ CLOCK: در std_logic := '0' ind; := '1'؛ SUM : در std_logic_vector(LPM_WIDTHS-1 تا 0) := (OTHERS => '0')؛ نتیجه: std_logic_vector (LPM_WIDTHP-1 تا 0)); جزء پایانی؛
4.4. اعلامیه VHDL LIBRARY_USE
اگر از اعلان مؤلفه VHDL استفاده می کنید، اعلان VHDL LIBRARY-USE مورد نیاز نیست.
LIBRARY lpm; استفاده از lpm.lpm_components.all;

ارسال بازخورد

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 17

4. LPM_MULT (Multiplier) IP Core 683490 | 2020.10.05

4.5. سیگنال ها

جدول 7.

سیگنال های ورودی LPM_MULT

نام سیگنال

مورد نیاز

توضیحات

دادها[]

بله

ورود اطلاعات.

برای دستگاه های Intel Stratix 10، Intel Arria 10 و Intel Cyclone 10 GX، اندازه سیگنال ورودی به مقدار پارامتر عرض Dataa بستگی دارد.

برای دستگاه‌های قدیمی‌تر و اینتل Cyclone 10 LP، اندازه سیگنال ورودی به مقدار پارامتر LPM_WIDTHA بستگی دارد.

پایگاه داده[]

بله

ورود اطلاعات.

برای دستگاه های Intel Stratix 10، Intel Arria 10 و Intel Cyclone 10 GX، اندازه سیگنال ورودی به مقدار پارامتر عرض Datab بستگی دارد.

برای دستگاه های قدیمی تر و اینتل Cyclone 10 LP، اندازه سیگنال ورودی بستگی دارد

روی مقدار پارامتر LPM_WIDTHB.

ساعت

خیر

ورودی ساعت برای استفاده از خط لوله

برای دستگاه‌های قدیمی‌تر و اینتل Cyclone 10 LP، سیگنال ساعت باید برای مقادیر LPM_PIPELINE غیر از 0 (پیش‌فرض) فعال شود.

برای دستگاه‌های Intel Stratix 10، Intel Arria 10 و Intel Cyclone 10 GX، اگر مقدار Latency غیر از 1 باشد (پیش‌فرض)، سیگنال ساعت باید فعال شود.

clken

خیر

فعال کردن ساعت برای استفاده خط لوله. هنگامی که سیگنال clken بالا است،

عملیات جمع کننده / تفریق کننده انجام می شود. وقتی سیگنال کم است، هیچ عملیاتی وجود ندارد

رخ می دهد. در صورت حذف، مقدار پیش فرض 1 است.

aclr sclr

خیر

سیگنال شفاف ناهمزمان که در هر زمان برای بازنشانی خط لوله به همه 0 ها استفاده می شود،

به صورت ناهمزمان با سیگنال ساعت خط لوله به یک (X) تعریف نشده مقداردهی اولیه می شود

سطح منطق خروجی ها یک مقدار ثابت، اما غیر صفر هستند.

خیر

سیگنال شفاف همزمان که در هر زمان برای بازنشانی خط لوله به تمام 0 ها استفاده می شود،

همزمان با سیگنال ساعت خط لوله به یک (X) تعریف نشده مقداردهی اولیه می شود

سطح منطق خروجی ها یک مقدار ثابت، اما غیر صفر هستند.

جدول 8.

LPM_MULT سیگنال های خروجی

نام سیگنال

مورد نیاز

توضیحات

نتیجه[]

بله

خروجی داده

برای دستگاه‌های قدیمی‌تر و اینتل Cyclone 10 LP، اندازه سیگنال خروجی به مقدار پارامتر LPM_WIDTHP بستگی دارد. اگر LPM_WIDTHP < حداکثر (LPM_WIDTHA + LPM_WIDTHB، LPM_WIDTHS) یا (LPM_WIDTHA + LPM_WIDTHS)، فقط MSBهای LPM_WIDTHP وجود دارند.

برای Intel Stratix 10، Intel Arria 10 و Intel Cyclone 10 GX، اندازه سیگنال های خروجی به پارامتر عرض نتیجه بستگی دارد.

4.6. پارامترهای دستگاه های Stratix V، Arria V، Cyclone V و Intel Cyclone 10 LP

4.6.1. برگه عمومی

جدول 9.

برگه عمومی

پارامتر

ارزش

پیکربندی ضریب

ورودی 'dataa' را در ورودی 'datab' ضرب کنید

مقدار پیش فرض

توضیحات

ورودی 'dataa' را در ورودی 'datab' ضرب کنید

پیکربندی مورد نظر را برای ضریب انتخاب کنید.
ادامه …

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 18

ارسال بازخورد

4. LPM_MULT (Multiplier) IP Core 683490 | 2020.10.05

پارامتر
ورودی 'dataa' چقدر باید گسترده باشد؟ ورودی «داده» چقدر باید باشد؟ عرض خروجی «نتیجه» چگونه باید تعیین شود؟ عرض را محدود کنید

ارزش
ضرب ورودی «داده» در خودش (عملیات مربع کردن)
1-256 بیت

مقدار پیش فرض

توضیحات

8 بیت

عرض پورت dataa[] را مشخص کنید.

1-256 بیت

8 بیت

عرض پورت datab[] را مشخص کنید.

به طور خودکار عرض را محاسبه کنید عرض را محدود کنید
1-512 بیت

y به طور خودکار عرض را محاسبه می کند

روش مورد نظر را برای تعیین عرض پورت نتیجه[] انتخاب کنید.

16 بیت

عرض پورت نتیجه[] را مشخص کنید.
این مقدار تنها زمانی موثر خواهد بود که در پارامتر Type گزینه Restrict the width را انتخاب کنید.

4.6.2. برگه عمومی 2

جدول 10. عمومی 2 تب

پارامتر

ارزش

ورودی دیتابیس

آیا گذرگاه ورودی «داده» مقدار ثابتی دارد؟

نه بله

نوع ضرب

کدام نوع از

بدون امضا

ضرب میخوای؟ امضاء شده

پیاده سازی

کدام پیاده سازی چند برابری باید استفاده شود؟

از پیاده سازی پیش فرض استفاده کنید
از مدار چند برابر اختصاصی استفاده کنید (برای همه خانواده ها در دسترس نیست)
از عناصر منطقی استفاده کنید

مقدار پیش فرض

توضیحات

خیر

برای مشخص کردن مقدار ثابت، Yes را انتخاب کنید

گذرگاه ورودی «داده»، در صورت وجود.

بدون امضا

فرمت نمایش را برای ورودی dataa[] و datab[] مشخص کنید.

از یون اجرای پیش فرض استفاده کنید

روش مورد نظر را برای تعیین عرض پورت نتیجه[] انتخاب کنید.

4.6.3. زبانه لوله کشی

جدول 11. زبانه لوله گذاری

پارامتر

آیا می خواهید شماره را خط لوله کنید؟

عملکرد؟

بله

ارزش

ایجاد یک "aclr"

—

پورت شفاف ناهمزمان

مقدار پیش فرض

توضیحات

خیر

Yes را انتخاب کنید تا ثبت خط لوله فعال شود

خروجی ضریب را انتخاب کنید و مورد نظر را مشخص کنید

تأخیر خروجی در چرخه ساعت فعال کردن

ثبت خط لوله تأخیر اضافی را به آن اضافه می کند

خروجی

بدون علامت

این گزینه را برای فعال کردن پورت aclr برای استفاده از شفاف سازی ناهمزمان برای ثبت خط لوله انتخاب کنید.
ادامه …

ارسال بازخورد

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 19

4. LPM_MULT (Multiplier) IP Core 683490 | 2020.10.05

پارامتر
یک ساعت فعال سازی «clken» ایجاد کنید
بهینه سازی
چه نوع بهینه سازی می خواهید؟

ارزش -
منطقه سرعت پیش فرض

مقدار پیش فرض

توضیحات

بدون علامت

فعال کردن ساعت بالا فعال را برای درگاه ساعت ثبت خط لوله مشخص می کند

پیش فرض

بهینه سازی مورد نظر را برای هسته IP مشخص کنید.
Default را انتخاب کنید تا به نرم افزار Intel Quartus Prime اجازه دهید بهترین بهینه سازی را برای هسته IP تعیین کند.

4.7. پارامترهای دستگاه های Intel Stratix 10، Intel Arria 10 و Intel Cyclone 10 GX Devices

4.7.1. برگه عمومی

جدول 12. برگه عمومی

پارامتر

ارزش

مقدار پیش فرض

توضیحات

نوع پیکربندی ضریب
پهنای پورت داده

ورودی 'dataa' را در ورودی 'datab' ضرب کنید
ضرب ورودی «داده» در خودش (عملیات مربع کردن)

ورودی 'dataa' را در ورودی 'datab' ضرب کنید

پیکربندی مورد نظر را برای ضریب انتخاب کنید.

عرض داده

1-256 بیت

8 بیت

عرض پورت dataa[] را مشخص کنید.

عرض دیتابیس

1-256 بیت

8 بیت

عرض پورت datab[] را مشخص کنید.

عرض خروجی «نتیجه» چگونه باید تعیین شود؟

تایپ کنید

به طور خودکار عرض را محاسبه کنید
عرض را محدود کنید

y به طور خودکار عرض را محاسبه می کند

روش مورد نظر را برای تعیین عرض پورت نتیجه[] انتخاب کنید.

ارزش

1-512 بیت

16 بیت

عرض نتیجه

1-512 بیت

—

عرض موثر پورت نتیجه[] را نشان می دهد.

4.7.2. برگه عمومی 2

جدول 13. عمومی 2 تب

پارامتر

ورودی دیتابیس

آیا گذرگاه ورودی «داده» مقدار ثابتی دارد؟

نه بله

ارزش

مقدار پیش فرض

توضیحات

خیر

برای مشخص کردن مقدار ثابت، Yes را انتخاب کنید

گذرگاه ورودی «داده»، در صورت وجود.

ادامه …

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 20

ارسال بازخورد

4. LPM_MULT (Multiplier) IP Core 683490 | 2020.10.05

پارامتر

ارزش

هر مقدار بزرگتر از 0

نوع ضرب

کدام نوع از

بدون امضا

ضرب میخوای؟ امضاء شده

سبک پیاده سازی

کدام پیاده سازی چند برابری باید استفاده شود؟

از پیاده سازی پیش فرض استفاده کنید
از مدار چند برابر اختصاصی استفاده کنید
از عناصر منطقی استفاده کنید

مقدار پیش فرض

توضیحات

مقدار ثابت پورت datab[] را مشخص کنید.

بدون امضا

فرمت نمایش را برای ورودی dataa[] و datab[] مشخص کنید.

از یون اجرای پیش فرض استفاده کنید

روش مورد نظر را برای تعیین عرض پورت نتیجه[] انتخاب کنید.

4.7.3. لوله کشی

جدول 14. زبانه لوله گذاری

پارامتر

ارزش

آیا می خواهید تابع را خط لوله کنید؟

خط لوله

نه بله

نوع سیگنال پاک کردن تأخیر

هر مقدار بزرگتر از 0.
هیچ ACLR SCLR

یک ساعت 'clken' ایجاد کنید

—

ساعت را فعال کنید

چه نوع بهینه سازی می خواهید؟

تایپ کنید

منطقه سرعت پیش فرض

مقدار پیش فرض

توضیحات

شماره 1 هیچ
—

بله را انتخاب کنید تا ثبت خط لوله در خروجی ضریب فعال شود. فعال کردن رجیستر خط لوله تاخیر بیشتری به خروجی اضافه می کند.
تأخیر خروجی مورد نظر را در چرخه ساعت مشخص کنید.
نوع تنظیم مجدد را برای ثبت خط لوله مشخص کنید. اگر از هیچ ثبت خط لوله استفاده نمی کنید، NONE را انتخاب کنید. برای استفاده از پاکسازی ناهمزمان برای ثبت خط لوله، ACLR را انتخاب کنید. این باعث ایجاد پورت ACLR می شود. SCLR را برای استفاده از پاکسازی همزمان برای ثبت خط لوله انتخاب کنید. این پورت SCLR را ایجاد می کند.
فعال کردن ساعت بالا فعال را برای درگاه ساعت ثبت خط لوله مشخص می کند

پیش فرض

ارسال بازخورد

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 21

683490 | 2020.10.05 ارسال بازخورد

5. LPM_ADD_SUB (جمع کننده/تفریق کننده)

شکل 4.

هسته IP LPM_ADD_SUB به شما امکان می دهد جمع کننده یا تفریق کننده را پیاده سازی کنید تا مجموعه ای از داده ها را اضافه یا تفریق کنید تا خروجی ای حاوی مجموع یا تفاوت مقادیر ورودی تولید کنید.

شکل زیر پورت های هسته IP LPM_ADD_SUB را نشان می دهد.

پورت های LPM_ADD_SUB

LPM_ADD_SUB add_sub cin

دادها[]

clock clken datab[] aclr

نتیجه[] سرریز کوت

inst

5.1. ویژگی ها
هسته IP LPM_ADD_SUB ویژگی های زیر را ارائه می دهد: · جمع کننده، تفریق کننده و جمع کننده/تفریق کننده قابل تنظیم پویا ایجاد می کند.
کارکرد. · پشتیبانی از عرض داده 1 بیت. · پشتیبانی از فرمت نمایش داده ها مانند امضا و بدون امضا. · پشتیبانی اختیاری حمل در (قرض گرفتن)، روشن ناهمزمان، و ساعت را فعال کنید
پورت های ورودی · پشتیبانی از پورت های خروجی اختیاری (قرض گرفتن) و سرریز. · یکی از گذرگاه های داده ورودی را به یک ثابت اختصاص می دهد. · پشتیبانی از خط لوله با تاخیر خروجی قابل تنظیم.

ISO 9001:2015 ثبت شده است

5. LPM_ADD_SUB (جمع کننده/تفریق کننده) 683490 | 2020.10.05
5.2. نمونه اولیه Verilog HDL
نمونه اولیه Verilog HDL زیر در Verilog Design قرار دارد File (.v) lpm.v در دایرکتوری edasynthesis.
ماژول lpm_add_sub (نتیجه، cout، سرریز،add_sub، cin، dataa، datab، ساعت، clken، aclr)؛ پارامتر lpm_type = "lpm_add_sub"; پارامتر lpm_width = 1; پارامتر lpm_direction = "UNUSED"; پارامتر lpm_representation = "SIGNED"; پارامتر lpm_pipeline = 0; پارامتر lpm_hint = “UNUSED”; ورودی [lpm_width-1:0] dataa, datab; ورودی add_sub, cin; ساعت ورودی؛ clken ورودی؛ ورودی aclr; خروجی [lpm_width-1:0] نتیجه؛ خروجی خروجی، سرریز; ماژول پایانی
5.3. اعلامیه مؤلفه VHDL
اعلان مؤلفه VHDL در طراحی VHDL قرار دارد File (.vhd) LPM_PACK.vhd در دایرکتوری librariesvhdllpm.
جزء LPM_ADD_SUB عمومی (LPM_WIDTH : natural;
LPM_DIRECTION : string := “UNUSED”; LPM_REPRESENTATION: string := "SIGNED"; LPM_PIPELINE : طبیعی := 0; LPM_TYPE : رشته := L_ADD_SUB; LPM_HINT : string := "UNUSED"); پورت (DATAA: در std_logic_vector(LPM_WIDTH-1 تا 0)؛ DATAB: در std_logic_vector(LPM_WIDTH-1 تا 0)؛ ACLR: در std_logic := '0'؛ CLOCK: در std_logic := '0': std_EN; CL_EN := '1'؛ CIN : در std_logic := 'Z'؛ ADD_SUB : در std_logic := '1'؛ نتیجه : out std_logic_vector(LPM_WIDTH-1 تا 0)؛ COUT: out std_logic؛ OVERFLOW: out std_logic); جزء پایانی؛
5.4. اعلامیه VHDL LIBRARY_USE
اگر از اعلان مؤلفه VHDL استفاده می کنید، اعلان VHDL LIBRARY-USE مورد نیاز نیست.
LIBRARY lpm; استفاده از lpm.lpm_components.all;
5.5. پورت ها
در جداول زیر پورت های ورودی و خروجی برای هسته IP LPM_ADD_SUB فهرست شده است.

ارسال بازخورد

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 23

5. LPM_ADD_SUB (جمع کننده/تفریق کننده) 683490 | 2020.10.05

جدول 15. پورت های ورودی هسته IP LPM_ADD_SUB

نام بندر

مورد نیاز

توضیحات

cin

خیر

حمل در بیت کم مرتبه. برای عملیات جمع، مقدار پیش فرض 0 است

عملیات تفریق، مقدار پیش فرض 1 است.

دادها[]

بله

ورود اطلاعات. اندازه پورت ورودی به مقدار پارامتر LPM_WIDTH بستگی دارد.

پایگاه داده[]

بله

ورود اطلاعات. اندازه پورت ورودی به مقدار پارامتر LPM_WIDTH بستگی دارد.

add_sub

خیر

پورت ورودی اختیاری برای فعال کردن سوئیچینگ پویا بین جمع کننده و تفریق کننده

کارکرد. اگر از پارامتر LPM_DIRECTION استفاده شود، نمی توان از add_sub استفاده کرد. اگر

حذف شده، مقدار پیش فرض ADD است. اینتل توصیه می کند که از آن استفاده کنید

پارامتر LPM_DIRECTION برای مشخص کردن عملکرد تابع LPM_ADD_SUB،

به جای تخصیص یک ثابت به پورت add_sub.

ساعت

خیر

ورودی برای استفاده خط لوله پورت ساعت ورودی ساعت را برای خط لوله فراهم می کند

عمل. برای مقادیر LPM_PIPELINE غیر از 0 (پیش‌فرض)، پورت ساعت باید باشد

فعال شد.

clken

خیر

فعال کردن ساعت برای استفاده خط لوله. هنگامی که پورت clken بالا است، جمع کننده/

عملیات تفریق انجام می شود. وقتی سیگنال کم است، هیچ عملیاتی رخ نمی دهد. اگر

حذف شده، مقدار پیش فرض 1 است.

aclr

خیر

شفاف ناهمزمان برای استفاده از خط لوله. خط لوله به یک (X) تعریف نشده مقداردهی اولیه می شود

سطح منطق پورت aclr را می توان در هر زمان برای بازنشانی خط لوله به تمام 0 ها استفاده کرد.

به صورت ناهمزمان با سیگنال ساعت

جدول 16. پورت های خروجی هسته IP LPM_ADD_SUB

نام بندر

مورد نیاز

توضیحات

نتیجه[]

بله

خروجی داده اندازه پورت خروجی به پارامتر LPM_WIDTH بستگی دارد

ارزش

کوت

خیر

انجام (قرض گرفتن) مهم ترین بیت (MSB). پورت cout دارای یک فیزیکی است

تفسیر به عنوان انجام (قرض گرفتن) MSB. پورت cout تشخیص می دهد

سرریز در عملیات بدون علامت. پورت cout به همین روش برای

عملیات امضا شده و بدون امضا.

سرریز

خیر

خروجی استثناء سرریز اختیاری. پورت سرریز یک تفسیر فیزیکی دارد

XOR حمل در MSB با حمل MSB. پورت سرریز

زمانی که نتایج از دقت موجود فراتر رود، ادعا می کند و تنها زمانی استفاده می شود که

مقدار پارامتر LPM_REPRESENTATION SIGNED است.

5.6 مولفه های

جدول زیر پارامترهای اصلی IP LPM_ADD_SUB را فهرست می کند.

جدول 17. پارامترهای هسته IP LPM_ADD_SUB

نام پارامتر LPM_WIDTH

عدد صحیح را تایپ کنید

مورد نیاز بله

توضیحات
عرض پورت های dataa[]، datab[] و result[] را مشخص می کند.

LPM_DIRECTION

رشته

خیر

مقادیر ADD، SUB و UNUSED هستند. اگر حذف شود، مقدار پیش‌فرض DEFAULT است، که پارامتر را هدایت می‌کند تا مقدار آن را از پورت add_sub بگیرد. در صورت استفاده از LPM_DIRECTION، درگاه add_sub قابل استفاده نیست. اینتل توصیه می کند که به جای اختصاص دادن یک ثابت به پورت add_sub، از پارامتر LPM_DIRECTION برای تعیین عملکرد عملکرد LPM_ADD_SUB استفاده کنید.
ادامه …

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 24

ارسال بازخورد

5. LPM_ADD_SUB (جمع کننده/تفریق کننده) 683490 | 2020.10.05

نام پارامتر LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

عبارت String Integer String String String عدد صحیح را تایپ کنید
رشته

مورد نیاز نه نه نه نه نه
خیر

توضیحات
نوع افزودن انجام شده را مشخص می کند. مقادیر Signed و Unsigned هستند. در صورت حذف، مقدار پیش فرض SIGNED است. هنگامی که این پارامتر روی SIGNED تنظیم می شود، جمع کننده/تفریق کننده ورودی داده را به عنوان مکمل دو علامت دار تفسیر می کند.
تعداد چرخه‌های ساعت تأخیر مرتبط با خروجی نتیجه[] را مشخص می‌کند. مقدار صفر (0) نشان می دهد که هیچ تاخیری وجود ندارد و یک تابع کاملا ترکیبی نمونه سازی می شود. اگر حذف شود، مقدار پیش فرض 0 (غیر خط لوله) است.
به شما امکان می دهد پارامترهای اختصاصی اینتل را در طراحی VHDL مشخص کنید files (.vhd). مقدار پیش فرض UNUSED است.
نام نهاد کتابخانه ماژول های پارامتری (LPM) را در طراحی VHDL شناسایی می کند files.
پارامتر اختصاصی اینتل برای تعیین پارامتر ONE_INPUT_IS_CONSTANT در طراحی VHDL باید از پارامتر LPM_HINT استفاده کنید. fileس مقادیر بله، خیر و استفاده نشده هستند. اگر یک ورودی ثابت باشد، بهینه سازی بیشتری را ارائه می دهد. اگر حذف شود، مقدار پیش فرض NO است.
پارامتر اختصاصی اینتل برای تعیین پارامتر MAXIMIZE_SPEED در طراحی VHDL باید از پارامتر LPM_HINT استفاده کنید. fileس می توانید مقداری بین 0 تا 10 تعیین کنید. در صورت استفاده، نرم افزار Intel Quartus Prime سعی می کند نمونه خاصی از عملکرد LPM_ADD_SUB را برای سرعت به جای مسیریابی بهینه کند و تنظیمات گزینه منطقی تکنیک بهینه سازی را لغو می کند. اگر MAXIMIZE_SPEED استفاده نشده باشد، به جای آن از مقدار گزینه Optimization Technique استفاده می شود. اگر تنظیم MAXIMIZE_SPEED 6 یا بالاتر باشد، کامپایلر هسته IP LPM_ADD_SUB را برای سرعت بالاتر با استفاده از زنجیر حمل بهینه می کند. اگر تنظیم 5 یا کمتر باشد، کامپایلر طرح را بدون زنجیره حمل اجرا می کند. این پارامتر باید برای دستگاه‌های Cyclone، Stratix و Stratix GX تنها زمانی که پورت add_sub استفاده نمی‌شود، مشخص شود.
این پارامتر برای اهداف مدل سازی و شبیه سازی رفتاری استفاده می شود. ویرایشگر پارامتر مقدار این پارامتر را محاسبه می کند.

ارسال بازخورد

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 25

683490 | 2020.10.05 ارسال بازخورد

6. LPM_COMPARE (مقایسه کننده)

شکل 5.

هسته IP LPM_COMPARE ارزش دو مجموعه داده را برای تعیین رابطه بین آنها مقایسه می کند. در ساده‌ترین شکل آن، می‌توانید از یک دروازه انحصاری-OR برای تعیین برابری دو بیت داده استفاده کنید.

شکل زیر پورت های هسته IP LPM_COMPARE را نشان می دهد.

پورت های LPM_COMPARE

LPM_COMPARE

clken

Alb

aeb

دادها[]

agb

پایگاه داده[]

ageb

ساعت

یا

aclr

آلب

inst

6.1. ویژگی ها
هسته IP LPM_COMPARE ویژگی های زیر را ارائه می دهد: · یک تابع مقایسه کننده برای مقایسه دو مجموعه داده ایجاد می کند · از عرض داده 1 بیت پشتیبانی می کند · فرمت نمایش داده ها مانند امضا و بدون امضا را پشتیبانی می کند · انواع خروجی زیر را تولید می کند:
- alb (ورودی A کمتر از ورودی B است) - aeb (ورودی A برابر با ورودی B است) - agb (ورودی A بزرگتر از ورودی B است) - ageb (ورودی A بزرگتر یا مساوی با ورودی B است) - aneb ( ورودی A با ورودی B برابر نیست) — alib (ورودی A کمتر یا مساوی ورودی B است) · پشتیبانی از پورت های ورودی غیرهمزمان شفاف و فعال کردن ساعت اختیاری · ورودی datab[] را به یک ثابت اختصاص می دهد · پشتیبانی از خط لوله با تأخیر خروجی قابل تنظیم

ISO 9001:2015 ثبت شده است

6. LPM_COMPARE (مقایسه کننده) 683490 | 2020.10.05
6.2. نمونه اولیه Verilog HDL
نمونه اولیه Verilog HDL زیر در Verilog Design قرار دارد File (.v) lpm.v در دایرکتوری edasynthesis.
ماژول lpm_compare (alb, aeb, agb, aleb, aneb, ageb, dataa, datab, clock, clken, aclr ); پارامتر lpm_type = "lpm_compare"; پارامتر lpm_width = 1; پارامتر lpm_representation = "UNSIGNED"; پارامتر lpm_pipeline = 0; پارامتر lpm_hint = “UNUSED”; ورودی [lpm_width-1:0] dataa, datab; ساعت ورودی؛ clken ورودی؛ ورودی aclr; خروجی alb, aeb, agb, aleb, aneb, ageb; ماژول پایانی
6.3. اعلامیه مؤلفه VHDL
اعلان مؤلفه VHDL در طراحی VHDL قرار دارد File (.vhd) LPM_PACK.vhd در دایرکتوری librariesvhdllpm.
جزء LPM_COMPARE عمومی (LPM_WIDTH : طبیعی؛
LPM_REPRESENTATION : string := "UNSIGNED"; LPM_PIPELINE : طبیعی := 0; LPM_TYPE: رشته := L_COMPARE; LPM_HINT : string := "UNUSED"); پورت (DATAA: در std_logic_vector(LPM_WIDTH-1 تا 0)؛ DATAB: در std_logic_vector(LPM_WIDTH-1 تا 0)؛ ACLR: در std_logic := '0'؛ CLOCK: در std_logic := '0'; std_EN; := '1'؛ AGB: out std_logic؛ AGEB: out std_logic؛ AEB: out std_logic؛ ANEB: out std_logic؛ ALB: out std_logic؛ ALEB: out std_logic؛ جزء پایانی؛
6.4. اعلامیه VHDL LIBRARY_USE
اگر از اعلان مؤلفه VHDL استفاده می کنید، اعلان VHDL LIBRARY-USE مورد نیاز نیست.
LIBRARY lpm; استفاده از lpm.lpm_components.all;
6.5. پورت ها
در جداول زیر پورت های ورودی و خروجی برای هسته IP LMP_COMPARE فهرست شده است.

ارسال بازخورد

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 27

6. LPM_COMPARE (مقایسه کننده) 683490 | 2020.10.05

جدول 18. پورت های ورودی هسته IP LPM_COMPARE

نام بندر

مورد نیاز

توضیحات

دادها[]

بله

ورود اطلاعات. اندازه پورت ورودی به مقدار پارامتر LPM_WIDTH بستگی دارد.

پایگاه داده[]

بله

ورود اطلاعات. اندازه پورت ورودی به مقدار پارامتر LPM_WIDTH بستگی دارد.

ساعت

خیر

ورودی ساعت برای استفاده از خط لوله پورت ساعت ورودی ساعت را برای خط لوله فراهم می کند

عمل. برای مقادیر LPM_PIPELINE غیر از 0 (پیش‌فرض)، پورت ساعت باید باشد

فعال شد.

clken

خیر

فعال کردن ساعت برای استفاده خط لوله. هنگامی که پورت clken بالا است،

عملیات مقایسه انجام می شود. وقتی سیگنال کم است، هیچ عملیاتی رخ نمی دهد. اگر

حذف شده، مقدار پیش فرض 1 است.

aclr

خیر

شفاف ناهمزمان برای استفاده از خط لوله. خط لوله به یک منطق نامشخص (X) مقداردهی اولیه می شود

مرحله. پورت aclr را می توان در هر زمان برای بازنشانی خط لوله به تمام 0 ها استفاده کرد.

به صورت ناهمزمان با سیگنال ساعت

جدول 19. پورت های خروجی هسته IP LPM_COMPARE

نام بندر

مورد نیاز

توضیحات

Alb

خیر

پورت خروجی برای مقایسه کننده اگر ورودی A کمتر از ورودی B باشد، اظهار می شود.

aeb

خیر

پورت خروجی برای مقایسه کننده اگر ورودی A برابر با ورودی B باشد، اظهار می شود.

agb

خیر

پورت خروجی برای مقایسه کننده اگر ورودی A بزرگتر از ورودی B باشد، اظهار می شود.

ageb

خیر

پورت خروجی برای مقایسه کننده اگر ورودی A بزرگتر یا مساوی با ورودی باشد، اظهار می شود

یا

خیر

پورت خروجی برای مقایسه کننده اگر ورودی A با ورودی B برابر نباشد، ادعا می شود.

آلب

خیر

پورت خروجی برای مقایسه کننده اگر ورودی A کمتر یا مساوی با ورودی B باشد، اظهار می شود.

6.6 مولفه های

جدول زیر پارامترهای هسته IP LPM_COMPARE را فهرست می کند.

جدول 20. پارامترهای هسته IP LPM_COMPARE

نام پارامتر

تایپ کنید

مورد نیاز

LPM_WIDTH

عدد صحیح بله

LPM_REPRESENTATION

رشته

خیر

LPM_PIPELINE

عدد صحیح

LPM_HINT

رشته

خیر

توضیحات
عرض پورت های dataa[] و datab[] را مشخص می کند.
نوع مقایسه انجام شده را مشخص می کند. مقادیر Signed و Unsigned هستند. در صورت حذف، مقدار پیش فرض UNSIGNED است. هنگامی که این مقدار پارامتر روی SIGNED تنظیم می شود، مقایسه کننده ورودی داده را به عنوان مکمل دو علامت دار تفسیر می کند.
تعداد چرخه‌های ساعت تأخیر مرتبط با خروجی alb، aeb، agb، ageb، aleb یا aneb را مشخص می‌کند. مقدار صفر (0) نشان می دهد که هیچ تاخیری وجود ندارد و یک تابع کاملا ترکیبی نمونه سازی می شود. اگر حذف شود، مقدار پیش فرض 0 است (غیر خط لوله).
به شما امکان می دهد پارامترهای اختصاصی اینتل را در طراحی VHDL مشخص کنید files (.vhd). مقدار پیش فرض UNUSED است.
ادامه …

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 28

ارسال بازخورد

6. LPM_COMPARE (مقایسه کننده) 683490 | 2020.10.05
نام پارامتر LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

String String را تایپ کنید
رشته

شماره مورد نیاز
خیر

توضیحات
نام نهاد کتابخانه ماژول های پارامتری (LPM) را در طراحی VHDL شناسایی می کند files.
این پارامتر برای اهداف مدل سازی و شبیه سازی رفتاری استفاده می شود. ویرایشگر پارامتر مقدار این پارامتر را محاسبه می کند.
پارامتر اختصاصی اینتل برای تعیین پارامتر ONE_INPUT_IS_CONSTANT در طراحی VHDL باید از پارامتر LPM_HINT استفاده کنید. fileس مقادیر بله، خیر یا استفاده نشده هستند. اگر ورودی ثابت باشد، بهینه سازی بیشتری را ارائه می دهد. اگر حذف شود، مقدار پیش فرض NO است.

ارسال بازخورد

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 29

683490 | 2020.10.05 ارسال بازخورد

7. ALTECC (کد تصحیح خطا: رمزگذار/رمزگشا) IP Core

شکل 6.

اینتل هسته IP ALTECC را برای اجرای عملکرد ECC فراهم می کند. ECC داده های خرابی را که در هنگام انتقال داده در سمت گیرنده رخ می دهد شناسایی می کند. این روش تصحیح خطا برای موقعیت‌هایی مناسب است که خطاها به‌جای پشت سر هم به‌طور تصادفی رخ می‌دهند.

ECC خطاها را از طریق فرآیند رمزگذاری و رمزگشایی داده ها شناسایی می کند. برای مثالampهنگامی که ECC در یک برنامه انتقال اعمال می شود، داده های خوانده شده از منبع قبل از ارسال به گیرنده کدگذاری می شوند. خروجی (کلمه کد) از رمزگذار شامل داده های خام است که به تعداد بیت های برابری اضافه شده است. تعداد دقیق بیت های برابری اضافه شده به تعداد بیت های داده های ورودی بستگی دارد. کلمه کد تولید شده سپس به مقصد منتقل می شود.

گیرنده کلمه رمز را دریافت کرده و آن را رمزگشایی می کند. اطلاعات به دست آمده توسط رمزگشا تعیین می کند که آیا یک خطا شناسایی شده است. رمزگشا خطاهای تک بیتی و دو بیتی را تشخیص می دهد، اما فقط می تواند خطاهای تک بیتی را در داده های خراب برطرف کند. این نوع ECC، تشخیص خطای دوگانه تصحیح خطا (SECDED) است.

می توانید عملکردهای رمزگذار و رمزگشای هسته IP ALTECC را پیکربندی کنید. ورودی داده به رمزگذار برای تولید یک کلمه کد که ترکیبی از ورودی داده و بیت های برابری تولید شده است، کدگذاری می شود. کلمه کد تولید شده برای رمزگشایی درست قبل از رسیدن به بلوک مقصد به ماژول رمزگشا منتقل می شود. رمزگشا یک بردار سندرم ایجاد می کند تا مشخص کند آیا در کلمه کد دریافتی خطایی وجود دارد یا خیر. رمزگشا فقط در صورتی داده ها را تصحیح می کند که خطای تک بیتی مربوط به بیت های داده باشد. اگر خطای تک بیتی از بیت های برابری باشد، هیچ سیگنالی علامت گذاری نمی شود. رمزگشا همچنین دارای سیگنال های پرچم برای نشان دادن وضعیت داده های دریافتی و اقدامات انجام شده توسط رمزگشا در صورت وجود است.

شکل های زیر پورت های هسته IP ALTECC را نشان می دهد.

پورت های رمزگذار ALTECC

ALTECC_ENCODER

داده ها[]

q[]

ساعت

aclr

inst

ISO 9001:2015 ثبت شده است

7. ALTECC (کد تصحیح خطا: Encoder/Decoder) IP Core 683490 | 2020.10.05

شکل 7. پورت های رمزگشا ALTECC

ALTECC_DECODER

داده[] ساعت ساعت

q[] err_detected err_corrected
err_fatal

aclr

inst

7.1. ویژگی های رمزگذار ALTECC

هسته IP رمزگذار ALTECC ویژگی های زیر را ارائه می دهد: · کدگذاری داده ها را با استفاده از طرح کدگذاری Hamming انجام می دهد. پورت های ناهمزمان شفاف و فعال ساعت

هسته IP رمزگذار ALTECC داده ها را با استفاده از طرح کدگذاری Hamming دریافت و کدگذاری می کند. طرح کدگذاری Hamming بیت های برابری را استخراج می کند و آنها را به داده های اصلی اضافه می کند تا کلمه کد خروجی را تولید کند. تعداد بیت های برابری اضافه شده به عرض داده ها بستگی دارد.

جدول زیر تعداد بیت های برابری اضافه شده برای محدوده های مختلف عرض داده را فهرست می کند. ستون مجموع بیت ها تعداد کل بیت های داده ورودی و بیت های برابری اضافه شده را نشان می دهد.

جدول 21.

تعداد بیت های برابری و کد ورد با توجه به پهنای داده ها

پهنای داده

تعداد بیت های برابری

مجموع بیت ها (کد ورد)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

استخراج بیت برابری از یک بررسی برابری زوج استفاده می کند. 1 بیت اضافی (در جدول به صورت +1 نشان داده شده است) به بیت های برابری به عنوان MSB کلمه کد اضافه می شود. این تضمین می کند که کلمه رمز دارای عدد زوج 1 است. برای مثالample، اگر عرض داده 4 بیت باشد، 4 بیت برابری به داده ها اضافه می شود تا به یک کلمه کد با مجموع 8 بیت تبدیل شود. اگر 7 بیت از LSB کلمه کد 8 بیتی دارای عدد فرد 1 باشد، بیت هشتم (MSB) کلمه رمز 8 است که تعداد کل 1های کلمه رمز را زوج می کند.
شکل زیر کلمه کد تولید شده و ترتیب بیت های برابری و بیت های داده را در یک ورودی داده 8 بیتی نشان می دهد.

ارسال بازخورد

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 31

7. ALTECC (کد تصحیح خطا: Encoder/Decoder) IP Core 683490 | 2020.10.05

شکل 8.

بیت های برابری و چیدمان بیت های داده در یک کد ورد تولید شده 8 بیتی

موسسات خدمات مالی

LSB

4 بیت برابری

4 بیت داده

هسته IP رمزگذار ALTECC تنها عرض ورودی 2 تا 64 بیت را در یک زمان می پذیرد. عرض ورودی 12 بیت، 29 بیت و 64 بیت که به طور ایده آل برای دستگاه های اینتل مناسب هستند، خروجی های 18 بیتی، 36 بیتی و 72 بیتی را تولید می کنند. می توانید محدودیت انتخاب بیت را در ویرایشگر پارامتر کنترل کنید.

7.2. نمونه اولیه Verilog HDL (ALTECC_ENCODER)
نمونه اولیه Verilog HDL زیر در Verilog Design قرار دارد File (.v) lpm.v در دایرکتوری edasynthesis.
ماژول altecc_encoder #( پارامتر want_device_family = "unused"، پارامتر lpm_pipeline = 0، پارامتر width_codeword = 8، پارامتر width_dataword = 8، پارامتر lpm_type = "altecc_encoder"، پارامتر lpm_hint = "unputed wire aclr، input wire aclr") ساعت سیمی، سیم ورودی [width_dataword-1:0] داده، سیم خروجی [width_codeword-1:0] q); ماژول پایانی

7.3. نمونه اولیه Verilog HDL (ALTECC_DECODER)
نمونه اولیه Verilog HDL زیر در Verilog Design قرار دارد File (.v) lpm.v در دایرکتوری edasynthesis.
ماژول altecc_decoder #( پارامتر want_device_family = "unused"، پارامتر lpm_pipeline = 0، پارامتر width_codeword = 8، پارامتر width_dataword = 8، پارامتر lpm_type = "altecc_decoder"، پارامتر lpm_hint = "unputed wire aclr، input wire aclr") ساعت سیمی، سیم ورودی [width_codeword-1:0] داده، سیم خروجی err_corrected، سیم خروجی err_detected، سیم خروجی err_fatal، سیم خروجی [width_dataword-1:0] q); ماژول پایانی

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 32

ارسال بازخورد

7. ALTECC (کد تصحیح خطا: Encoder/Decoder) IP Core 683490 | 2020.10.05
7.4. اعلامیه مؤلفه VHDL (ALTECC_ENCODER)
اعلان مؤلفه VHDL در طراحی VHDL قرار دارد File (.vhd) altera_mf_components.vhd در دایرکتوری librariesvhdlaltera_mf.
کامپوننت altecc_encoder عمومی (intended_device_family:string:= "unused"; lpm_pipeline:natural:= 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string := "UNUSED":der_strteing ”)؛ port( aclr:in std_logic := '0'; clock:in std_logic := '0'; clocken:in std_logic := '1'; data:in std_logic_vector(width_dataword-1 downto 0); q:out std_logic_vector(width_code -1 به 0))؛ جزء پایانی؛
7.5. اعلامیه مؤلفه VHDL (ALTECC_DECODER)
اعلان مؤلفه VHDL در طراحی VHDL قرار دارد File (.vhd) altera_mf_components.vhd در دایرکتوری librariesvhdlaltera_mf.
کامپوننت altecc_decoder عمومی (intended_device_family:string:= "unused"; lpm_pipeline:natural:= 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string := "UNUSED":der_strteing ”)؛ port( aclr:in std_logic := '0'; clock:in std_logic := '0'; clocken:in std_logic := '1'; data:in std_logic_vector(width_codeword-1 downto 0); err_corrected: out std_logic; err_detect : out std_logic؛ q:out std_logic_vector (width_dataword-1 downto 0); syn_e : out std_logic); جزء پایانی؛
7.6. اعلامیه VHDL LIBRARY_USE
اگر از اعلان مؤلفه VHDL استفاده می کنید، اعلان VHDL LIBRARY-USE مورد نیاز نیست.
کتابخانه altera_mf; از altera_mf.altera_mf_components.all استفاده کنید.
7.7. پورت های رمزگذار
جداول زیر پورت های ورودی و خروجی هسته IP رمزگذار ALTECC را فهرست می کند.

ارسال بازخورد

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 33

7. ALTECC (کد تصحیح خطا: Encoder/Decoder) IP Core 683490 | 2020.10.05

جدول 22. پورت های ورودی رمزگذار ALTECC

نام بندر

مورد نیاز

توضیحات

داده ها[]

بله

پورت ورودی داده اندازه پورت ورودی به WIDTH_DATAWORD بستگی دارد

مقدار پارامتر پورت داده[] حاوی داده های خامی است که باید کدگذاری شوند.

ساعت

بله

درگاه ورودی ساعت که سیگنال ساعت را برای همگام سازی عملیات رمزگذاری فراهم می کند.

زمانی که مقدار LPM_PIPELINE بزرگتر از 0 باشد، درگاه ساعت مورد نیاز است.

ساعت

خیر

ساعت را فعال کنید. در صورت حذف، مقدار پیش فرض 1 است.

aclr

خیر

ورودی واضح ناهمزمان سیگنال فعال aclr بالا را می توان در هر زمان استفاده کرد

به صورت ناهمزمان رجیسترها را پاک کنید.

جدول 23. پورت های خروجی رمزگذار ALTECC

نام پورت q[]

مورد نیاز بله

توضیحات
پورت خروجی داده رمزگذاری شده اندازه پورت خروجی به مقدار پارامتر WIDTH_CODEWORD بستگی دارد.

7.8. پورت های رمزگشا

جداول زیر پورت های ورودی و خروجی هسته IP رمزگشای ALTECC را فهرست می کند.

جدول 24. پورت های ورودی رسیور ALTECC

نام بندر

مورد نیاز

توضیحات

داده ها[]

بله

پورت ورودی داده اندازه پورت ورودی به مقدار پارامتر WIDTH_CODEWORD بستگی دارد.

ساعت

بله

درگاه ورودی ساعت که سیگنال ساعت را برای همگام سازی عملیات رمزگذاری فراهم می کند. زمانی که مقدار LPM_PIPELINE بزرگتر از 0 باشد، درگاه ساعت مورد نیاز است.

ساعت

خیر

ساعت را فعال کنید. در صورت حذف، مقدار پیش فرض 1 است.

aclr

خیر

ورودی واضح ناهمزمان سیگنال فعال high aclr را می توان در هر زمان برای پاکسازی ناهمزمان رجیسترها استفاده کرد.

جدول 25. پورت های خروجی رسیور ALTECC

نام پورت q[]

مورد نیاز بله

توضیحات
پورت خروجی داده رمزگشایی شده اندازه پورت خروجی به مقدار پارامتر WIDTH_DATAWORD بستگی دارد.

err_detected بله

سیگنال پرچم برای منعکس کردن وضعیت داده های دریافتی و مشخص کردن هر گونه خطای یافت شده.

err_correcte بله د

سیگنال پرچم برای منعکس کردن وضعیت داده های دریافتی. نشان دهنده خطای تک بیتی است که پیدا و تصحیح شده است. می توانید از داده ها استفاده کنید زیرا قبلاً اصلاح شده است.

err_fatal

بله

سیگنال پرچم برای منعکس کردن وضعیت داده های دریافتی. نشان دهنده خطای دو بیتی یافت شده، اما اصلاح نشده است. اگر این سیگنال اعلام شده است، نباید از داده استفاده کنید.

syn_e

خیر

یک سیگنال خروجی که هر زمان که یک خطای تک بیتی در برابری تشخیص داده شود بالا می رود

بیت ها

7.9. پارامترهای رمزگذار
جدول زیر پارامترهای هسته IP رمزگذار ALTECC را فهرست می کند.

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 34

ارسال بازخورد

7. ALTECC (کد تصحیح خطا: Encoder/Decoder) IP Core 683490 | 2020.10.05

جدول 26. پارامترهای رمزگذار ALTECC

نام پارامتر

تایپ کنید

مورد نیاز

توضیحات

WIDTH_DATAWORD

عدد صحیح بله

عرض داده های خام را مشخص می کند. مقادیر از 2 تا 64 هستند. در صورت حذف، مقدار پیش فرض 8 است.

WIDTH_CODEWORD

عدد صحیح بله

عرض کلمه کد مربوطه را مشخص می کند. مقادیر معتبر از 6 تا 72 هستند، به استثنای 9، 17، 33 و 65. در صورت حذف، مقدار پیش فرض 13 است.

LPM_PIPELINE

عدد صحیح

خط لوله را برای مدار مشخص می کند. مقادیر از 0 تا 2 هستند. اگر مقدار 0 باشد، پورت ها ثبت نمی شوند. اگر مقدار 1 باشد، پورت های خروجی ثبت می شوند. اگر مقدار 2 باشد، درگاه های ورودی و خروجی ثبت می شوند. در صورت حذف، مقدار پیش فرض 0 است.

7.10. پارامترهای رمزگشا

جدول زیر پارامترهای هسته IP رمزگشای ALTECC را فهرست می کند.

جدول 27. پارامترهای رمزگشا ALTECC

نام پارامتر WIDTH_DATAWORD

عدد صحیح را تایپ کنید

مورد نیاز

توضیحات

بله

عرض داده های خام را مشخص می کند. مقادیر 2 تا 64 هستند

مقدار پیش فرض 8 است.

WIDTH_CODEWORD

عدد صحیح

بله

عرض کلمه کد مربوطه را مشخص می کند. مقادیر 6 هستند

به 72، به استثنای 9، 17، 33 و 65. اگر حذف شود، مقدار پیش فرض

13 است.

LPM_PIPELINE

عدد صحیح

خیر

رجیستر مدار را مشخص می کند. مقادیر از 0 تا 2 هستند

مقدار 0 است، هیچ ثبتی اجرا نشده است. اگر مقدار 1 باشد،

خروجی ثبت شده است. اگر مقدار 2 باشد، هم ورودی و هم مقدار

خروجی ثبت می شود. اگر مقدار بزرگتر از 2 باشد، اضافی

ثبات ها در خروجی برای موارد اضافی پیاده سازی می شوند

تأخیرها در صورت حذف، مقدار پیش فرض 0 است.

یک پورت 'syn_e' ایجاد کنید

عدد صحیح

خیر

برای ایجاد پورت syn_e، این پارامتر را روشن کنید.

ارسال بازخورد

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 35

683490 | 2020.10.05 ارسال بازخورد

8. Intel FPGA Multiply Adder IP Core

شکل 9.

هسته IP اینتل FPGA Multiply Adder (دستگاه های Intel Stratix 10، Intel Arria 10 و Intel Cyclone 10 GX) یا ALTERA_MULT_ADD (دستگاه های Arria V، Stratix V و Cyclone V) به شما امکان می دهد یک جمع کننده ضرب کننده را پیاده سازی کنید.

شکل زیر پورت های جمع کننده ضربی Intel FPGA یا هسته IP ALTERA_MULT_ADD را نشان می دهد.

اینتل FPGA Multiply Adder یا پورت های ALTERA_MULT_ADD

جمع کننده ضربی FPGA اینتل یا ALTERA_MULT_ADD

dataa[] signa datab[] signb datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] clock0 clock1 clock2 ena0 ena1 ena2 sload_accum
accum_sload chainin[]

scanouta[] نتیجه[]

aclr0 aclr1

inst
یک ضریب جمع کننده جفت ورودی را می پذیرد، مقادیر را با هم ضرب می کند و سپس به حاصلضرب همه جفت های دیگر اضافه یا از آنها کم می کند.
اگر همه پهنای داده های ورودی 9 بیت یا کوچکتر باشد، این تابع از پیکربندی ضریب ورودی 9 × 9 بیت در بلوک DSP برای دستگاه هایی که از پیکربندی 9×9 پشتیبانی می کنند استفاده می کند. در غیر این صورت، بلوک DSP از ضرب‌کننده‌های ورودی 18 × 18 بیتی برای پردازش داده‌هایی با عرض بین 10 بیت تا 18 بیت استفاده می‌کند. اگر چندین هسته IP Intel FPGA Multiply Adder یا ALTERA_MULT_ADD در یک طراحی وجود داشته باشد، توابع به صورت توزیع می شوند.

ISO 9001:2015 ثبت شده است

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
بسیاری از بلوک های مختلف DSP تا حد امکان به طوری که مسیریابی به این بلوک ها انعطاف پذیرتر باشد. ضریب های کمتر در هر بلوک DSP با به حداقل رساندن مسیرها به بقیه دستگاه، امکان انتخاب مسیریابی بیشتری را در بلوک فراهم می کند.
رجیسترها و رجیسترهای اضافی خط لوله برای سیگنال‌های زیر نیز در داخل بلوک DSP قرار می‌گیرند: · ورودی داده · انتخاب علامت‌دار یا بدون علامت · انتخاب اضافه یا تفریق · محصولات ضرب‌کننده
در مورد نتیجه خروجی، اولین ثبات در بلوک DSP قرار می گیرد. با این حال، رجیسترهای تاخیر اضافی در عناصر منطقی خارج از بلوک قرار می گیرند. محیطی برای بلوک DSP، از جمله ورودی های داده به ضریب، ورودی های سیگنال کنترل، و خروجی های جمع کننده، از مسیریابی منظم برای برقراری ارتباط با بقیه دستگاه استفاده می کند. همه اتصالات در تابع از مسیریابی اختصاصی در داخل بلوک DSP استفاده می کنند. این مسیریابی اختصاصی شامل زنجیره‌های ثبت تغییر می‌شود، زمانی که گزینه تغییر داده‌های ورودی ثبت‌شده یک ضریب را از یک ضریب به ضریب مجاور انتخاب می‌کنید.
برای اطلاعات بیشتر در مورد بلوک‌های DSP در هر یک از سری دستگاه‌های Stratix V و Arria V، به فصل بلوک‌های DSP کتاب‌های راهنمای مربوطه در صفحه ادبیات و مستندات فنی مراجعه کنید.
اطلاعات مرتبط AN 306: پیاده سازی ضرایب در دستگاه های FPGA
اطلاعات بیشتری در مورد پیاده سازی ضرب کننده ها با استفاده از DSP و بلوک های حافظه در دستگاه های FPGA اینتل ارائه می دهد.
8.1. ویژگی ها
اینتل FPGA Multiply Adder یا هسته IP ALTERA_MULT_ADD ویژگی های زیر را ارائه می دهد: · یک ضریب برای انجام عملیات ضرب دو پیچیده ایجاد می کند.
اعداد توجه: هنگام ساخت ضرایب بزرگتر از اندازه پشتیبانی شده بومی ممکن است/
تاثیر عملکرد ناشی از آبشاری بلوک های DSP خواهد بود. · پشتیبانی از پهنای داده های 1 256 بیتی · پشتیبانی از فرمت نمایش داده های امضا شده و بدون علامت · پشتیبانی از خط لوله با تأخیر ورودی قابل تنظیم · ارائه گزینه ای برای جابجایی پویا بین پشتیبانی از داده های امضا شده و بدون امضا · ارائه گزینه ای برای جابجایی پویا بین عملیات جمع و تفریق · پشتیبانی پورت های ورودی غیرهمزمان و همزمان اختیاری روشن و فعال ساعت · پشتیبانی از حالت ثبت تاخیر سیستولیک · پشتیبانی از پیش جمع کننده با 8 ضریب پیش بار در هر ضریب · پشتیبانی از ثابت پیش بار برای تکمیل بازخورد انباشته کننده

ارسال بازخورد

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 37

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.1. پیش جمع کننده
با پیش جمع کننده، جمع یا تفریق قبل از تغذیه ضریب انجام می شود.
پنج حالت پیش جمع وجود دارد: · حالت ساده · حالت ضریب · حالت ورودی · حالت مربع · حالت ثابت

توجه:

هنگامی که از پیش جمع کننده استفاده می شود (ضریب پیش جمع کننده/ورودی/حالت مربع)، همه ورودی های داده به ضریب باید تنظیمات ساعت یکسانی داشته باشند.

8.1.1.1. حالت ساده پیش جمع کننده

در این حالت، هر دو عملوند از پورت های ورودی مشتق می شوند و پیش جمع کننده استفاده نمی شود یا دور می زند. این حالت پیش فرض است.

شکل 10. حالت ساده پیش جمع کننده
a0 b0

Mult0

نتیجه

8.1.1.2. حالت ضریب پیش جمع کننده
در این حالت، یک عملوند ضرب کننده از پیش جمع کننده و عملوند دیگر از ذخیره سازی ضریب داخلی مشتق می شود. ذخیره سازی ضریب اجازه می دهد تا 8 ثابت از پیش تعیین شده. سیگنال‌های انتخاب ضریب، coefsel[0..3] هستند.
این حالت در رابطه زیر بیان می شود.

شکل زیر حالت ضریب پیش جمع کننده یک ضریب را نشان می دهد.

شکل 11. حالت ضریب پیش جمع کننده

پیشگو

Mult0

+/-

نتیجه

coefsel0 coef

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 38

ارسال بازخورد

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
8.1.1.3. حالت ورودی پیش جمع کننده در این حالت، یک عملوند ضرب کننده از پیش جمع کننده و عملوند دیگر از پورت ورودی datac[] مشتق می شود. این حالت در رابطه زیر بیان می شود.

شکل زیر حالت ورودی پیش جمع کننده یک ضریب را نشان می دهد.

شکل 12. حالت ورودی پیش جمع کننده
a0 b0

Mult0

+/-

نتیجه

8.1.1.4. حالت مربع پیش جمع کننده این حالت در معادله زیر بیان می شود.

شکل زیر حالت مربع پیش جمع کننده دو ضریب را نشان می دهد.

شکل 13. حالت مربعی پیش جمع کننده
a0 b0

Mult0

+/-

نتیجه

8.1.1.5. حالت ثابت پیش جمع کننده
در این حالت، یک عملوند ضرب کننده از درگاه ورودی و عملوند دیگر از ذخیره سازی ضریب داخلی مشتق می شود. ذخیره سازی ضریب اجازه می دهد تا 8 ثابت از پیش تعیین شده. سیگنال‌های انتخاب ضریب، coefsel[0..3] هستند.
این حالت در رابطه زیر بیان می شود.

ارسال بازخورد

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 39

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

شکل زیر حالت ثابت پیش جمع کننده یک ضریب را نشان می دهد.

شکل 14. حالت ثابت پیش جمع کننده
a0

Mult0

نتیجه

coefsel0
ضریب
8.1.2. ثبت تاخیر سیستولیک
در معماری سیستولیک، داده های ورودی به آبشاری از رجیسترها وارد می شوند که به عنوان بافر داده عمل می کنند. هر رجیستر یک ورودی ارائه می کندample به یک ضریب که در ضریب مربوطه ضرب می شود. جمع کننده زنجیره ای نتایج ترکیب شده تدریجی از ضریب و نتیجه ثبت شده قبلی از پورت ورودی زنجیره[] را ذخیره می کند تا نتیجه نهایی را تشکیل دهد. هر عنصر ضرب-افزودن باید با یک چرخه منفرد به تعویق بیفتد تا نتایج هنگام جمع شدن به طور مناسب همگام شوند. هر تأخیر متوالی برای پرداختن به حافظه ضریب و بافر داده عناصر چند برابری مربوطه استفاده می شود. برای مثالample، یک تاخیر برای عنصر دوم ضرب اضافه، دو تاخیر برای سومین عنصر ضرب-افزودن و غیره.
شکل 15. ثبت سیستولیک
ثبت سیستولیک

x(t) c(0)

S -1

ج (1)

S -1

ج (2)

S -1

c(N-1)

S -1

S -1 سال (t)

x(t) نتایج حاصل از یک جریان پیوسته از ورودی s را نشان می دهدamples و y(t)
نشان دهنده جمع مجموعه ای از ورودی s استamples، و در زمان، ضرب در آنها
ضرایب مربوطه هر دو نتیجه ورودی و خروجی از چپ به راست جریان دارند. c(0) تا c(N-1) نشان دهنده ضرایب است. رجیسترهای تاخیر سیستولیک با S-1 نشان داده می شوند، در حالی که عدد 1 نشان دهنده یک تاخیر ساعت واحد است. رجیسترهای تاخیر سیستولیک در اضافه می شوند
ورودی ها و خروجی ها برای خط لوله به گونه ای که نتایج حاصل از آن را تضمین کند
عملوند ضرب کننده و مجموع انباشته شده با هم هماهنگ می مانند. این عنصر پردازش
برای تشکیل مداری که تابع فیلترینگ را محاسبه می کند، تکرار می شود. این تابع است
در معادله زیر بیان شده است.

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 40

ارسال بازخورد

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

N نشان دهنده تعداد چرخه های داده ای است که وارد انباشته شده است، y(t) نشان دهنده خروجی در زمان t، A(t) نشان دهنده ورودی در زمان t، و B(i) ضرایب هستند. t و i در معادله مربوط به یک لحظه خاص در زمان هستند، بنابراین برای محاسبه خروجی sample y(t) در زمان t، گروهی از ورودی samples در N نقطه های مختلف زمان، یا A(n)، A(n-1)، A(n-2)، ... A(n-N+1) مورد نیاز است. گروه N ورودی sampله ها در ضرایب N ضرب می شوند و با هم جمع می شوند تا نتیجه نهایی y را تشکیل دهند.
معماری ثبت سیستولیک فقط برای حالت های sum-of-2 و sum-of-4 موجود است. برای هر دو حالت معماری ثبت سیستولیک، اولین سیگنال زنجیره ای باید به 0 گره بخورد.
شکل زیر اجرای ثبت تاخیر سیستولیک 2 ضریب را نشان می دهد.
شکل 16. اجرای ثبت تاخیر سیستولیک 2 ضریب
زنجیره ای

Mult0

+/-

Mult1

+/-

نتیجه
مجموع دو ضریب در رابطه زیر بیان می شود.
شکل زیر اجرای ثبت تاخیر سیستولیک 4 ضریب را نشان می دهد.

ارسال بازخورد

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 41

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

شکل 17. اجرای ثبت تاخیر سیستولیک 4 ضریب
زنجیره ای

Mult0

+/-

Mult1

+/-

Mult2

+/-

Mult3

+/-

نتیجه
مجموع چهار ضریب در رابطه زیر بیان می شود. شکل 18. مجموع 4 ضریب
در زیر این Advan لیست شده استtagموارد اجرای ثبت سیستولیک: · کاهش استفاده از منابع DSP · نگاشت کارآمد در بلوک DSP با استفاده از ساختار جمع کننده زنجیره ای را فعال می کند.

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 42

ارسال بازخورد

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.3. پیش بارگذاری ثابت
ثابت پیش بار، عملوند انباشتگر را کنترل می کند و بازخورد انباشته را تکمیل می کند. مقدار LOADCONST_VALUE معتبر از 0 متغیر است. مقدار ثابت برابر با 64N است که در آن N = LOADCONST_VALUE است. وقتی LOADCONST_VALUE روی 2 تنظیم شود، مقدار ثابت برابر با 64 است. این تابع می تواند به عنوان گرد کردن بایاس استفاده شود.
شکل زیر اجرای ثابت پیش بار را نشان می دهد.
شکل 19. ثابت پیش بارگذاری

بازخورد انباشته

ثابت

Mult0

+/-

Mult1

+/b1

نتیجه

accum_sload sload_accum

برای سایر پیاده سازی های چند برابر کننده به هسته های IP زیر مراجعه کنید: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4. آکومولاتور دوبل
ویژگی دوگانه انباشته کننده یک ثبت اضافی در مسیر بازخورد انباشته اضافه می کند. رجیستر انباشت کننده دوگانه از رجیستر خروجی پیروی می کند که شامل clock، clock enable و aclr می شود. رجیستر انباشتگر اضافی نتیجه را با تاخیر یک چرخه برمی گرداند. این ویژگی به شما امکان می دهد دو کانال انباشته کننده با تعداد منابع یکسان داشته باشید.
شکل زیر اجرای دوتایی انباشته را نشان می دهد.

ارسال بازخورد

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 43

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

شکل 20. آکومولاتور دوگانه

Dou ble Accu mulator Register

بازخورد Accu mulator

Mult0

+/-

Mult1

+/b1

نتیجه خروجی ثبت خروجی

8.2. نمونه اولیه Verilog HDL
می توانید جمع کننده ضربی Intel FPGA یا نمونه اولیه ALTERA_MULT_ADD Verilog HDL را پیدا کنید. file (altera_mult_add_rtl.v) در فهرست راهنمای librariesmegafunctions.
8.3. اعلامیه مؤلفه VHDL
اعلان مؤلفه VHDL در altera_lnsim_components.vhd در دایرکتوری librariesvhdl altera_lnsim.
8.4. اعلامیه VHDL LIBRARY_USE
اگر از اعلان مؤلفه VHDL استفاده می کنید، اعلان VHDL LIBRARY-USE مورد نیاز نیست.
کتابخانه altera_mf; از altera_mf.altera_mf_components.all استفاده کنید.

8.5. سیگنال ها

جداول زیر سیگنال های ورودی و خروجی هسته IP Intel FPGA IPor ALTERA_MULT_ADD Multiply Adder را فهرست می کند.

جدول 28. سیگنال های ورودی Intel FPGA IP یا ALTERA_MULT_ADD جمع کننده را ضرب کنید

سیگنال

مورد نیاز

توضیحات

dataa_0[]/dataa_1[]/

بله

dataa_2[]/dataa_3[]

ورودی داده به ضریب. درگاه ورودی [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] عرض
ادامه …

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 44

ارسال بازخورد

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

سیگنال datab_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] clock[1:0] aclr[1:0] sclr[1:0] ena [1:0] نشانه
signb
scanina[] accum_sload

الزامی بله خیر
نه نه نه نه نه
خیر
نه خیر

توضیحات
مدل شبیه سازی برای این IP از مقدار ورودی نامشخص (X) برای این سیگنال ها پشتیبانی می کند. وقتی مقدار X را برای این سیگنال ها ارائه می کنید، مقدار X بر روی سیگنال های خروجی منتشر می شود.
ورودی داده به ضریب. سیگنال ورودی [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] عرض مدل شبیه سازی برای این IP از مقدار ورودی نامشخص (X) برای این سیگنال ها پشتیبانی می کند. هنگامی که مقدار X را برای این سیگنال ها ارائه می کنید، مقدار X بر روی سیگنال های خروجی منتشر می شود.
ورودی داده به ضریب. سیگنال ورودی [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1، … 0] عریض، برای فعال کردن این سیگنال‌ها، برای فعال کردن این سیگنال‌ها، INPUT را برای پارامتر حالت preadder انتخاب کنید. مدل شبیه سازی برای این IP از مقدار ورودی نامشخص (X) برای این سیگنال ها پشتیبانی می کند. هنگامی که مقدار X را برای این سیگنال ها ارائه می کنید، مقدار X بر روی سیگنال های خروجی منتشر می شود.
درگاه ورودی ساعت به رجیستر مربوطه. این سیگنال می تواند توسط هر ثبات در هسته IP استفاده شود. مدل شبیه سازی برای این IP از مقدار ورودی نامشخص (X) برای این سیگنال ها پشتیبانی می کند. هنگامی که مقدار X را برای این سیگنال ها ارائه می کنید، مقدار X بر روی سیگنال های خروجی منتشر می شود.
ورودی شفاف ناهمزمان به رجیستر مربوطه. مدل شبیه سازی برای این IP از مقدار ورودی نامشخص (X) برای این سیگنال ها پشتیبانی می کند. هنگامی که مقدار X را برای این سیگنال ها ارائه می کنید، مقدار X بر روی سیگنال های خروجی منتشر می شود.
ورودی شفاف همزمان به رجیستر مربوطه. مدل شبیه سازی برای این IP از مقدار ورودی نامشخص X برای این سیگنال ها پشتیبانی می کند. هنگامی که مقدار X را برای این سیگنال ها ارائه می کنید، مقدار X بر روی سیگنال های خروجی منتشر می شود
ورودی سیگنال به رجیستر مربوطه را فعال کنید. مدل شبیه سازی برای این IP از مقدار ورودی نامشخص (X) برای این سیگنال ها پشتیبانی می کند. هنگامی که مقدار X را برای این سیگنال ها ارائه می کنید، مقدار X بر روی سیگنال های خروجی منتشر می شود.
نمایش عددی ورودی ضریب A را مشخص می‌کند. اگر سیگنال سیگنال بالا باشد، ضریب سیگنال ورودی ضرب‌کننده A را به عنوان یک عدد علامت‌دار در نظر می‌گیرد. اگر سیگنال سیگنال کم باشد، ضریب سیگنال ورودی ضریب A را به عنوان یک عدد بدون علامت در نظر می گیرد. برای فعال کردن این سیگنال، VARIABLE را برای فرمت نمایشی برای پارامتر ورودی Multipliers A انتخاب کنید. مدل شبیه سازی برای این IP از مقدار ورودی نامشخص (X) برای این سیگنال پشتیبانی می کند. وقتی مقدار X را به این ورودی می دهید، مقدار X بر روی سیگنال های خروجی منتشر می شود.
نمایش عددی سیگنال ورودی ضریب B را مشخص می کند. اگر سیگنال signb زیاد باشد، ضریب سیگنال ورودی ضریب B را به عنوان عدد مکمل دو علامت دار در نظر می گیرد. اگر سیگنال signb کم باشد، ضریب سیگنال ورودی ضریب B را به عنوان یک عدد بدون علامت در نظر می گیرد. مدل شبیه سازی برای این IP از مقدار ورودی نامشخص (X) برای این سیگنال پشتیبانی می کند. وقتی مقدار X را به این ورودی می دهید، مقدار X بر روی سیگنال های خروجی منتشر می شود.
ورودی برای زنجیره اسکن A. سیگنال ورودی [WIDTH_A – 1، … 0] عرض دارد. هنگامی که پارامتر INPUT_SOURCE_A دارای مقدار SCANA است، سیگنال scanina[] مورد نیاز است.
به صورت پویا مشخص می کند که آیا مقدار انباشته ثابت است یا خیر. اگر سیگنال accum_sload کم باشد، خروجی ضریب در انباشته بارگذاری می شود. از accum_sload و sload_accum به طور همزمان استفاده نکنید.
ادامه …

ارسال بازخورد

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 45

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

سیگنال sload_accum
chainin[] addnsub1
addnsub3
coefsel0[] coefsel1[] coefsel2[] coefsel3[]

شماره مورد نیاز
نه خیر
خیر
نه نه نه نه

توضیحات
مدل شبیه سازی برای این IP از مقدار ورودی نامشخص (X) برای این سیگنال پشتیبانی می کند. وقتی مقدار X را به این ورودی می دهید، مقدار X بر روی سیگنال های خروجی منتشر می شود.
به صورت پویا مشخص می کند که آیا مقدار انباشته ثابت است یا خیر. اگر سیگنال sload_accum زیاد باشد، خروجی ضریب در انباشته بارگذاری می شود. از accum_sload و sload_accum به طور همزمان استفاده نکنید. مدل شبیه سازی برای این IP از مقدار ورودی نامشخص (X) برای این سیگنال پشتیبانی می کند. وقتی مقدار X را به این ورودی می دهید، مقدار X بر روی سیگنال های خروجی منتشر می شود.
گذرگاه ورودی نتیجه جمع کننده از s های قبلیtagه. سیگنال ورودی [WIDTH_CHAININ - 1، … 0] عرض دارد.
جمع یا تفریق خروجی های اولین جفت ضریب را انجام دهید. ورودی 1 را به سیگنال addnsub1 اضافه کنید تا خروجی های اولین جفت ضریب را اضافه کنید. 0 را به سیگنال addnsub1 وارد کنید تا خروجی ها را از اولین جفت ضرب کننده کم کنید. مدل شبیه سازی برای این IP از مقدار ورودی نامشخص (X) برای این سیگنال پشتیبانی می کند. وقتی مقدار X را به این ورودی می دهید، مقدار X بر روی سیگنال های خروجی منتشر می شود.
جمع یا تفریق خروجی های اولین جفت ضریب را انجام دهید. ورودی 1 را به سیگنال addnsub3 اضافه کنید تا خروجی های جفت ضریب دوم را اضافه کنید. 0 را به سیگنال addnsub3 وارد کنید تا خروجی ها را از اولین جفت ضرب کننده کم کنید. مدل شبیه سازی برای این IP از مقدار ورودی نامشخص (X) برای این سیگنال پشتیبانی می کند. وقتی مقدار X را به این ورودی می دهید، مقدار X بر روی سیگنال های خروجی منتشر می شود.
ضریب سیگنال ورودی [0:3] به ضریب اول. مدل شبیه سازی برای این IP از مقدار ورودی نامشخص (X) برای این سیگنال پشتیبانی می کند. وقتی مقدار X را به این ورودی می دهید، مقدار X بر روی سیگنال های خروجی منتشر می شود.
سیگنال ورودی ضریب[0:3] به ضریب دوم. مدل شبیه سازی برای این IP از مقدار ورودی نامشخص (X) برای این سیگنال پشتیبانی می کند. وقتی مقدار X را به این ورودی می دهید، مقدار X بر روی سیگنال های خروجی منتشر می شود.
سیگنال ورودی ضریب[0:3] به ضریب سوم. مدل شبیه سازی برای این IP از مقدار ورودی نامشخص (X) برای این سیگنال پشتیبانی می کند. وقتی مقدار X را به این ورودی می دهید، مقدار X بر روی سیگنال های خروجی منتشر می شود.
سیگنال ورودی ضریب [0:3] به ضریب چهارم. مدل شبیه سازی برای این IP از مقدار ورودی نامشخص (X) برای این سیگنال پشتیبانی می کند. وقتی مقدار X را به این ورودی می دهید، مقدار X بر روی سیگنال های خروجی منتشر می شود.

جدول 29. سیگنال های خروجی IP اینتل FPGA جمع کننده را ضرب کنید

سیگنال

مورد نیاز

توضیحات

نتیجه []

بله

سیگنال خروجی چند برابر کننده سیگنال خروجی [WIDTH_RESULT - 1 … 0] عرض

مدل شبیه سازی برای این IP از مقدار خروجی نامشخص (X) پشتیبانی می کند. هنگامی که مقدار X را به عنوان ورودی ارائه می کنید، مقدار X بر روی این سیگنال منتشر می شود.

scanouta []

خیر

خروجی زنجیره اسکن A. سیگنال خروجی [WIDTH_A – 1..0] عرض.

برای تعداد ضرب‌کننده‌ها، بیش از 2 را انتخاب کنید و ورودی زنجیره اسکن را انتخاب کنید تا ورودی A ضریب متصل به پارامتر چیست تا این سیگنال فعال شود.

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 46

ارسال بازخورد

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6 مولفه های

8.6.1. برگه عمومی

جدول 30. برگه عمومی

پارامتر

پارامتر IP تولید شده

ارزش

تعداد ضرب کننده ها چقدر است؟

number_of_m 1 – 4 ضرب

عرض گذرگاه های ورودی A width_a چقدر باید باشد؟

1 - 256

عرض گذرگاه های ورودی B width_b چقدر باید باشد؟

1 - 256

عرض گذرگاه خروجی «نتیجه» چقدر باید باشد؟

عرض_نتیجه

1 - 256

برای هر ساعت یک ساعت مرتبط ایجاد کنید

gui_associate On d_clock_enable خاموش e

8.6.2. برگه حالت های اضافی

جدول 31. تب حالت های اضافی

پارامتر

پارامتر IP تولید شده

ارزش

پیکربندی خروجی ها

خروجی واحد جمع کننده را ثبت کنید

gui_output_re روشن

گیستر

خاموش

منبع ورودی ساعت چیست؟

gui_output_re gister_clock

ساعت0 ساعت1 ساعت2

منبع ورودی شفاف ناهمزمان چیست؟

gui_output_re gister_aclr

هیچ ACLR0 ACLR1

منبع ورودی شفاف همزمان چیست؟

gui_output_re gister_sclr

هیچ SCLR0 SCLR1

عملیات جمع کننده

روی خروجی های اولین جفت ضریب چه عملیاتی باید انجام شود؟

gui_multiplier 1_direction

ADD، SUB، VARIABLE

مقدار پیش فرض 1
16

توضیحات
تعداد ضریب هایی که باید با هم جمع شوند. مقادیر 1 تا 4 هستند. عرض پورت dataa[] را مشخص کنید.

عرض پورت datab[] را مشخص کنید.

عرض پورت نتیجه[] را مشخص کنید.

خاموش

برای ایجاد ساعت فعال این گزینه را انتخاب کنید

برای هر ساعت

مقدار پیش فرض

توضیحات

ساعت خاموش 0
هیچ کدام

این گزینه را انتخاب کنید تا ثبت خروجی ماژول جمع کننده فعال شود.
Clock0، Clock1 یا Clock2 را برای فعال کردن و تعیین منبع ساعت برای رجیسترهای خروجی انتخاب کنید. برای فعال کردن این پارامتر باید Register output of theder unit را انتخاب کنید.
منبع شفاف ناهمزمان را برای ثبت خروجی جمع کننده مشخص می کند. برای فعال کردن این پارامتر باید Register output of theder unit را انتخاب کنید.
منبع روشن همزمان را برای ثبت خروجی جمع کننده مشخص می کند. برای فعال کردن این پارامتر باید Register output of theder unit را انتخاب کنید.

اضافه کنید

عملیات جمع یا تفریق را برای انجام خروجی بین ضرب اول و دوم انتخاب کنید.
· برای انجام عملیات اضافه کردن، ADD را انتخاب کنید.
· برای انجام عملیات تفریق، SUB را انتخاب کنید.
· VARIABLE را برای استفاده از پورت addnsub1 برای کنترل جمع/تفریق پویا انتخاب کنید.
ادامه …

ارسال بازخورد

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 47

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

پارامتر

پارامتر IP تولید شده

ارزش

ثبت ورودی «addnsub1».

gui_addnsub_ در multiplier_reg خاموش ister1

منبع ورودی ساعت چیست؟

gui_addnsub_ multiplier_reg ister1_clock

ساعت0 ساعت1 ساعت2

منبع ورودی شفاف ناهمزمان چیست؟

gui_addnsub_ multiplier_aclr 1

هیچ ACLR0 ACLR1

منبع ورودی شفاف همزمان چیست؟

gui_addnsub_ multiplier_sclr 1

هیچ SCLR0 SCLR1

چه عملیاتی باید روی خروجی های جفت ضریب دوم انجام شود؟

gui_multiplier 3_direction

ADD، SUB، VARIABLE

ثبت ورودی «addnsub3».

gui_addnsub_ در multiplier_reg خاموش ister3

منبع ورودی ساعت چیست؟

gui_addnsub_ multiplier_reg ister3_clock

ساعت0 ساعت1 ساعت2

مقدار پیش فرض
ساعت خاموش0 هیچکدام هیچ افزودن
ساعت خاموش 0

توضیحات
وقتی مقدار VARIABLE انتخاب شده است: · سیگنال addnsub1 را روی high for قرار دهید
عملیات اضافه · سیگنال addnsub1 را به پایین برای
عملیات تفریق برای فعال کردن این پارامتر باید بیش از دو ضریب را انتخاب کنید.
این گزینه را برای فعال کردن ثبت ورودی برای پورت addnsub1 انتخاب کنید. برای فعال کردن این پارامتر باید VARIABLE را انتخاب کنید.
Clock0، Clock1 یا Clock2 را انتخاب کنید تا سیگنال ساعت ورودی را برای ثبت addnsub1 مشخص کنید. برای فعال کردن این پارامتر باید ثبت نام ورودی «addnsub1» را انتخاب کنید.
منبع شفاف ناهمزمان را برای ثبات addnsub1 مشخص می کند. برای فعال کردن این پارامتر باید ثبت نام ورودی «addnsub1» را انتخاب کنید.
منبع روشن همزمان را برای ثبت addnsub1 مشخص می کند. برای فعال کردن این پارامتر باید ثبت نام ورودی «addnsub1» را انتخاب کنید.
عملیات جمع یا تفریق را برای انجام خروجی بین ضریب سوم و چهارم انتخاب کنید. · برای انجام افزودن، ADD را انتخاب کنید
عمل. · برای انجام تفریق، SUB را انتخاب کنید
عمل. · VARIABLE را برای استفاده از addnsub1 انتخاب کنید
پورت برای کنترل جمع/تفریق پویا. هنگامی که مقدار VARIABLE انتخاب شده است: · سیگنال addnsub1 را برای عملیات اضافه کردن به بالا هدایت کنید. · سیگنال addnsub1 را برای عملیات تفریق به پایین هدایت کنید. شما باید مقدار 4 را برای تعداد ضرب کننده ها انتخاب کنید؟ برای فعال کردن این پارامتر
این گزینه را برای فعال کردن ثبت ورودی برای سیگنال addnsub3 انتخاب کنید. برای فعال کردن این پارامتر باید VARIABLE را انتخاب کنید.
Clock0، Clock1 یا Clock2 را انتخاب کنید تا سیگنال ساعت ورودی را برای ثبت addnsub3 مشخص کنید. برای فعال کردن این پارامتر باید Register 'addnsub3' ورودی را انتخاب کنید.
ادامه …

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 48

ارسال بازخورد

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

پارامتر
منبع ورودی شفاف ناهمزمان چیست؟

پارامتر IP تولید شده

ارزش

gui_addnsub_ multiplier_aclr 3

هیچ ACLR0 ACLR1

منبع ورودی شفاف همزمان چیست؟

gui_addnsub_ multiplier_sclr 3

هیچ SCLR0 SCLR1

قطبیت «use_subadd» را فعال کنید

gui_use_subn روشن

اضافه کردن

خاموش

8.6.3. Tab Multipliers

جدول 32. Tab Multipliers

پارامتر

پارامتر IP تولید شده

ارزش

چیست

gui_represent

فرمت نمایندگی ation_a

برای ورودی های ضریب A؟

امضا شده، بدون امضا، متغیر

ثبت ورودی «signa».

gui_register_s روشن است

ایگنا

خاموش

منبع ورودی ساعت چیست؟

gui_register_s igna_clock

ساعت0 ساعت1 ساعت2

منبع ورودی شفاف ناهمزمان چیست؟

gui_register_s igna_aclr

هیچ ACLR0 ACLR1

منبع ورودی شفاف همزمان چیست؟

gui_register_s igna_sclr

هیچ SCLR0 SCLR1

چیست

gui_represent

فرمت نمایندگی ation_b

برای ورودی های ضریب B؟

امضا شده، بدون امضا، متغیر

ثبت ورودی «signb».

gui_register_s روشن است

ignb

خاموش

مقدار پیش‌فرض NONE
هیچ کدام

توضیحات
منبع شفاف ناهمزمان را برای ثبات addnsub3 مشخص می کند. برای فعال کردن این پارامتر باید ثبت نام ورودی «addnsub3» را انتخاب کنید.
منبع روشن همزمان را برای ثبت افزودن ساب 3 مشخص می کند. برای فعال کردن این پارامتر باید Register 'addnsub3' ورودی را انتخاب کنید.

خاموش

این گزینه را برای معکوس کردن عملکرد انتخاب کنید

پورت ورودی addnsub

برای عملیات تفریق، addnsub را به high هدایت کنید.

برای عملیات افزودن، addnsub را روی low قرار دهید.

مقدار پیش فرض

توضیحات

بدون علامت فرمت نمایشی را برای ورودی ضریب A مشخص کنید.

خاموش

برای فعال کردن سیگنال این گزینه را انتخاب کنید

ثبت نام کنید.

شما باید مقدار VARIABLE را برای فرمت نمایش ورودی های Multipliers A انتخاب کنید؟ پارامتر برای فعال کردن این گزینه

ساعت 0

Clock0، Clock1 یا Clock2 را برای فعال کردن و تعیین سیگنال ساعت ورودی برای ثبت سیگنال انتخاب کنید.
برای فعال کردن این پارامتر، باید ثبت ورودی «signa» را انتخاب کنید.

هیچ کدام

منبع شفاف ناهمزمان را برای ثبت علامت مشخص می کند.
برای فعال کردن این پارامتر، باید ثبت ورودی «signa» را انتخاب کنید.

هیچ کدام

منبع روشن همزمان را برای ثبت علامت مشخص می کند.
برای فعال کردن این پارامتر، باید ثبت ورودی «signa» را انتخاب کنید.

بدون علامت فرمت نمایشی را برای ورودی ضریب B مشخص کنید.

خاموش

این گزینه را برای فعال کردن signb انتخاب کنید

ثبت نام کنید.

ادامه …

ارسال بازخورد

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 49

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

پارامتر

پارامتر IP تولید شده

ارزش

مقدار پیش فرض

منبع ورودی ساعت چیست؟

gui_register_s ignb_clock

ساعت0 ساعت1 ساعت2

ساعت 0

منبع ورودی شفاف ناهمزمان چیست؟

gui_register_s ignb_aclr

هیچ ACLR0 ACLR1

منبع ورودی شفاف همزمان چیست؟

gui_register_s ignb_sclr

هیچ SCLR0 SCLR1

پیکربندی ورودی
ورودی A ضریب را ثبت کنید
منبع ورودی ساعت چیست؟

gui_input_reg روشن

ister_a

خاموش

gui_input_reg ister_a_clock

ساعت0 ساعت1 ساعت2

هیچ کدام
ساعت خاموش 0

منبع ورودی شفاف ناهمزمان چیست؟

gui_input_reg ister_a_aclr

هیچ ACLR0 ACLR1

منبع ورودی شفاف همزمان چیست؟

gui_input_reg ister_a_sclr

هیچ SCLR0 SCLR1

ورودی B ضریب را ثبت کنید
منبع ورودی ساعت چیست؟

gui_input_reg روشن

ister_b

خاموش

gui_input_reg ister_b_clock

ساعت0 ساعت1 ساعت2

هیچکدام خاموش ساعت0

منبع ورودی شفاف ناهمزمان چیست؟

gui_input_reg ister_b_aclr

هیچ ACLR0 ACLR1

هیچ کدام

منبع ورودی شفاف همزمان چیست؟

gui_input_reg ister_b_sclr

هیچ SCLR0 SCLR1

هیچ کدام

ورودی A ضریب متصل به چیست؟

gui_multiplier ضریب ورودی ضریب

_a_input

ورودی ورودی زنجیره ای را اسکن کنید

توضیحات
شما باید مقدار VARIABLE را برای فرمت نمایش ورودی‌های ضرب‌کننده B انتخاب کنید؟ پارامتر برای فعال کردن این گزینه
Clock0، Clock1 یا Clock2 را برای فعال کردن و تعیین سیگنال ساعت ورودی برای ثبت signb انتخاب کنید. برای فعال کردن این پارامتر باید ثبت نام ورودی «signb» را انتخاب کنید.
منبع شفاف ناهمزمان را برای ثبت signb مشخص می کند. برای فعال کردن این پارامتر باید ثبت نام ورودی «signb» را انتخاب کنید.
منبع روشن همزمان را برای ثبت signb مشخص می کند. برای فعال کردن این پارامتر باید ثبت نام ورودی «signb» را انتخاب کنید.
برای فعال کردن رجیستر ورودی برای گذرگاه ورودی داده، این گزینه را انتخاب کنید.
Clock0، Clock1 یا Clock2 را برای فعال کردن و تعیین سیگنال ساعت ورودی ثبت برای گذرگاه ورودی dataa انتخاب کنید. برای فعال کردن این پارامتر باید ثبت ورودی A از ضریب را انتخاب کنید.
منبع شفاف ناهمزمان ثبت را برای گذرگاه ورودی dataa مشخص می کند. برای فعال کردن این پارامتر باید ثبت ورودی A از ضریب را انتخاب کنید.
منبع روشن همزمان ثبت را برای گذرگاه ورودی dataa مشخص می کند. برای فعال کردن این پارامتر باید ثبت ورودی A از ضریب را انتخاب کنید.
این گزینه را برای فعال کردن ثبت ورودی برای گذرگاه ورودی datab انتخاب کنید.
Clock0، Clock1 یا Clock2 را برای فعال کردن و تعیین سیگنال ساعت ورودی ثبت برای گذرگاه ورودی datab انتخاب کنید. برای فعال کردن این پارامتر باید ثبت ورودی B ضریب را انتخاب کنید.
منبع شفاف ناهمزمان ثبت را برای گذرگاه ورودی دیتابیس مشخص می کند. برای فعال کردن این پارامتر باید ثبت ورودی B ضریب را انتخاب کنید.
منبع روشن همزمان ثبت را برای گذرگاه ورودی دیتابیس مشخص می کند. برای فعال کردن این پارامتر باید ثبت ورودی B ضریب را انتخاب کنید.
منبع ورودی را برای ورودی A ضریب انتخاب کنید.
ادامه …

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 50

ارسال بازخورد

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

پارامتر

پارامتر IP تولید شده

ارزش

Scanout A Register Configuration

خروجی زنجیره اسکن را ثبت کنید

gui_scanouta روشن

_ثبت نام کن

خاموش

منبع ورودی ساعت چیست؟

gui_scanouta _register_cloc k

ساعت0 ساعت1 ساعت2

منبع ورودی شفاف ناهمزمان چیست؟

gui_scanouta _register_aclr

هیچ ACLR0 ACLR1

منبع ورودی شفاف همزمان چیست؟

gui_scanouta _register_sclr

هیچ SCLR0 SCLR1

8.6.4. تب Preadder

جدول 33. تب Preadder

پارامتر

پارامتر IP تولید شده

ارزش

حالت پیشخوان را انتخاب کنید

preadder_mo de

ساده، COEF، ورودی، مربع، ثابت

مقدار پیش فرض

توضیحات
ورودی Multiplier را انتخاب کنید تا از گذرگاه ورودی dataa به عنوان منبع ضریب استفاده کنید. Scan chain input را انتخاب کنید تا از گذرگاه ورودی scanin به عنوان منبع ضرب‌کننده استفاده کنید و گذرگاه خروجی scanout را فعال کنید. این پارامتر زمانی در دسترس است که 2، 3 یا 4 را برای تعداد ضرب کننده ها چند است انتخاب کنید؟ پارامتر.

ساعت خاموش0 هیچ کدام

این گزینه را برای فعال کردن ثبت خروجی برای گذرگاه خروجی scanouta انتخاب کنید.
باید Scan chain input را برای ورودی A ضریب متصل به چه چیزی انتخاب کنید؟ پارامتر برای فعال کردن این گزینه
Clock0، Clock1 یا Clock2 را برای فعال کردن و تعیین سیگنال ساعت ورودی ثبت برای گذرگاه خروجی scanouta انتخاب کنید.
برای فعال کردن این گزینه باید خروجی Register از پارامتر زنجیره اسکن را روشن کنید.
منبع شفاف ناهمزمان ثبت را برای گذرگاه خروجی scanouta مشخص می کند.
برای فعال کردن این گزینه باید خروجی Register از پارامتر زنجیره اسکن را روشن کنید.
منبع روشن همزمان ثبت را برای گذرگاه خروجی scanouta مشخص می کند.
برای فعال کردن این گزینه باید Register output of the scan chain را انتخاب کنید.

مقدار پیش فرض
ساده

توضیحات
حالت عملیات را برای ماژول preadder مشخص می کند. SIMPLE: این حالت از پیشخوان دور می زند. این حالت پیش فرض است. COEF: این حالت از خروجی Preadder و Coefsel bus ورودی به عنوان ورودی ضریب استفاده می کند. INPUT: این حالت از خروجی Preadder و گذرگاه ورودی datac به عنوان ورودی ضریب استفاده می کند. SQUARE: این حالت از خروجی Preadder به عنوان هر دو ورودی ضریب استفاده می کند.
ادامه …

ارسال بازخورد

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 51

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

پارامتر

پارامتر IP تولید شده

ارزش

جهت پیشخوان را انتخاب کنید

gui_preadder ADD،

_جهت

زیر

عرض گذرگاه های ورودی C width_c چقدر باید باشد؟

1 - 256

پیکربندی ثبت ورودی داده C

ثبت ورودی datac

gui_datac_inp روشن

ut_register

خاموش

منبع ورودی ساعت چیست؟

gui_datac_inp ut_register_cl ock

ساعت0 ساعت1 ساعت2

منبع ورودی شفاف ناهمزمان چیست؟

gui_datac_inp ut_register_a clr

هیچ ACLR0 ACLR1

منبع ورودی شفاف همزمان چیست؟

gui_datac_inp ut_register_sc lr

هیچ SCLR0 SCLR1

ضرایب
عرض ضریب چقدر باید باشد؟

عرض_ضریب

1 - 27

پیکربندی Coef Register

ورودی coefsel را ثبت کنید

gui_coef_regi روشن

استر

خاموش

منبع ورودی ساعت چیست؟

gui_coef_regi ster_clock

ساعت0 ساعت1 ساعت2

مقدار پیش فرض
اضافه کنید
16

توضیحات
CONSTANT: این حالت از گذرگاه ورودی dataa با دور زدن پیش‌نویس و گذرگاه ورودی coefsel به عنوان ورودی ضریب استفاده می‌کند.
عملکرد preadder را مشخص می کند. برای فعال کردن این پارامتر، موارد زیر را برای حالت Preadder انتخاب کنید: · COEF · INPUT · SQUARE یا · CONSTANT
تعداد بیت های گذرگاه ورودی C را مشخص می کند. برای فعال کردن این پارامتر باید INPUT را برای حالت Select preadder انتخاب کنید.

در Clock0 هیچ کدام

این گزینه را برای فعال کردن ثبت ورودی برای گذرگاه ورودی datac انتخاب کنید. برای فعال کردن این گزینه باید INPUT را روی پارامتر Select preadder mode تنظیم کنید.
Clock0، Clock1 یا Clock2 را انتخاب کنید تا سیگنال ساعت ورودی برای ثبت ورودی datac مشخص شود. برای فعال کردن این پارامتر باید Register datac input را انتخاب کنید.
منبع شفاف ناهمزمان را برای ثبت ورودی داده مشخص می کند. برای فعال کردن این پارامتر باید Register datac input را انتخاب کنید.
منبع روشن همزمان را برای ثبت ورودی داده مشخص می کند. برای فعال کردن این پارامتر باید Register datac input را انتخاب کنید.

تعداد بیت ها را مشخص می کند

گذرگاه ورودی coefsel.

برای فعال کردن این پارامتر باید COEF یا CONSTANT را برای حالت preadder انتخاب کنید.

در ساعت 0

این گزینه را برای فعال کردن ثبت ورودی برای گذرگاه ورودی coefsel انتخاب کنید. برای فعال کردن این پارامتر باید COEF یا CONSTANT را برای حالت preadder انتخاب کنید.
Clock0، Clock1 یا Clock2 را برای تعیین سیگنال ساعت ورودی برای ثبت ورودی coefsel انتخاب کنید. برای فعال کردن این پارامتر باید Register the coefsel input را انتخاب کنید.
ادامه …

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 52

ارسال بازخورد

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

پارامتر
منبع ورودی شفاف ناهمزمان چیست؟

پارامتر IP تولید شده

ارزش

gui_coef_regi ster_aclr

هیچ ACLR0 ACLR1

منبع ورودی شفاف همزمان چیست؟

gui_coef_regi ster_sclr

هیچ SCLR0 SCLR1

پیکربندی Coefficient_0

coef0_0 تا coef0_7

0x00000 0xFFFFFFFF

پیکربندی Coefficient_1

coef1_0 تا coef1_7

0x00000 0xFFFFFFFF

پیکربندی Coefficient_2

coef2_0 تا coef2_7

0x00000 0xFFFFFFFF

پیکربندی Coefficient_3

coef3_0 تا coef3_7

0x00000 0xFFFFFFFF

8.6.5. تب انباشته

جدول 34. Tab Accumulator

پارامتر

پارامتر IP تولید شده

ارزش

Acumulator فعال شود؟

انباشت کننده

بله خیر

نوع عملکرد آکومولاتور چیست؟

accum_directi ADD،

زیر

مقدار پیش‌فرض NONE
هیچ کدام
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

توضیحات
منبع شفاف ناهمزمان را برای رجیستر ورودی coefsel مشخص می کند. برای فعال کردن این پارامتر باید Register the coefsel input را انتخاب کنید.
منبع روشن همزمان را برای ثبت ورودی coefsel مشخص می کند. برای فعال کردن این پارامتر باید Register the coefsel input را انتخاب کنید.
مقادیر ضرایب این ضریب اول را مشخص می کند. تعداد بیت‌ها باید همان چیزی باشد که در قسمت عرض ضریب چقدر باید باشد؟ پارامتر. برای فعال کردن این پارامتر باید COEF یا CONSTANT را برای حالت preadder انتخاب کنید.
مقادیر ضرایب این ضریب دوم را مشخص می کند. تعداد بیت‌ها باید همان چیزی باشد که در قسمت عرض ضریب چقدر باید باشد؟ پارامتر. برای فعال کردن این پارامتر باید COEF یا CONSTANT را برای حالت preadder انتخاب کنید.
مقادیر ضرایب این ضریب سوم را مشخص می کند. تعداد بیت‌ها باید همان چیزی باشد که در قسمت عرض ضریب چقدر باید باشد؟ پارامتر. برای فعال کردن این پارامتر باید COEF یا CONSTANT را برای حالت preadder انتخاب کنید.
مقادیر ضرایب این ضریب چهارم را مشخص می کند. تعداد بیت‌ها باید همان چیزی باشد که در قسمت عرض ضریب چقدر باید باشد؟ پارامتر. برای فعال کردن این پارامتر باید COEF یا CONSTANT را برای حالت preadder انتخاب کنید.

مقدار پیش‌فرض NO
اضافه کنید

توضیحات
YES را برای فعال کردن آکومولاتور انتخاب کنید. هنگام استفاده از ویژگی انباشته، باید ثبت خروجی واحد جمع کننده را انتخاب کنید.
عملکرد انباشتگر را مشخص می کند: · ADD برای عملیات جمع · SUB برای عملیات تفریق. باید YES را برای Enable accumulator انتخاب کنید؟ پارامتر برای فعال کردن این گزینه
ادامه …

ارسال بازخورد

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 53

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

پارامتر
Preload Constant ثابت پیش بارگذاری را فعال کنید

پارامتر IP تولید شده

ارزش

gui_ena_prelo روشن

ad_const

خاموش

ورودی پورت انباشته به چه چیزی متصل است؟

gui_accumula ACCUM_SLOAD، te_port_select SLOAD_ACCUM

مقدار پیش بارگذاری loadconst_val 0 – 64 را انتخاب کنید

ثابت

منبع ورودی ساعت چیست؟

ساعت gui_accum_sl oad_register_

ساعت0 ساعت1 ساعت2

منبع ورودی شفاف ناهمزمان چیست؟

gui_accum_sl oad_register_ aclr

هیچ ACLR0 ACLR1

منبع ورودی شفاف همزمان چیست؟

gui_accum_sl oad_register_ sclr

هیچ SCLR0 SCLR1

انباشته دوتایی را فعال کنید

gui_double_a روشن

ccum

خاموش

مقدار پیش فرض

توضیحات

خاموش

accum_sload یا را فعال کنید

sload_accum سیگنال ها و ورودی ثبت نام

برای انتخاب پویا ورودی به

جمع کننده

هنگامی که accum_sload کم یا sload_accum است، خروجی ضریب به انباشته تغذیه می شود.

وقتی accum_sload زیاد یا sload_accum است، یک ثابت پیش بارگذاری مشخص شده توسط کاربر به انباشتگر وارد می شود.

باید YES را برای Enable accumulator انتخاب کنید؟ پارامتر برای فعال کردن این گزینه

ACCUM_SL OAD

رفتار سیگنال accum_sload/sload_accum را مشخص می کند.
ACCUM_SLOAD: accum_sload را کم هدایت کنید تا خروجی ضریب در انباشته بارگیری شود.
SLOAD_ACCUM: sload_accum را بالا برانید تا خروجی ضریب را در انباشته بارگیری کنید.
برای فعال کردن این پارامتر باید گزینه Enable preload ثابت را انتخاب کنید.

مقدار ثابت از پیش تعیین شده را مشخص کنید.

این مقدار می تواند 2N باشد که در آن N مقدار ثابت از پیش تعیین شده است.

وقتی N=64، یک ثابت صفر را نشان می دهد.

برای فعال کردن این پارامتر باید گزینه Enable preload ثابت را انتخاب کنید.

ساعت 0

برای تعیین سیگنال ساعت ورودی برای ثبت نام accum_sload/sload_accum، Clock0، Clock1 یا Clock2 را انتخاب کنید.
برای فعال کردن این پارامتر باید گزینه Enable preload ثابت را انتخاب کنید.

هیچ کدام

منبع شفاف ناهمزمان را برای ثبت accum_sload/sload_accum مشخص می کند.
برای فعال کردن این پارامتر باید گزینه Enable preload ثابت را انتخاب کنید.

هیچ کدام

منبع شفاف همزمان را برای ثبت accum_sload/sload_accum مشخص می کند.
برای فعال کردن این پارامتر باید گزینه Enable preload ثابت را انتخاب کنید.

خاموش

ثبت انباشته دوگانه را فعال می کند.

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 54

ارسال بازخورد

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6.6. سیستولیک / زبانه زنجیره ای

جدول 35. زبانه جمع کننده سیستولیک/زنجیره

پارامتر فعال کردن جمع کننده زنجیره ای

پارامتر IP تولید شده

ارزش

chainout_add بله،

نه

نوع عملیات جمع کننده زنجیره ای چیست؟

chainout_add ADD،

er_direction

زیر

ورودی "نفی" برای جمع کننده زنجیره ای فعال شود؟

Port_negate

PORT_USED، PORT_UNUSED

ورودی «نفی» ثبت شود؟ negate_regist er

ثبت نشده، CLOCK0، CLOCK1، CLOCK2، CLOCK3

منبع ورودی شفاف ناهمزمان چیست؟

negate_aclr

هیچ ACLR0 ACLR1

منبع ورودی شفاف همزمان چیست؟

negate_sclr

هیچ SCLR0 SCLR1

تاخیر سیستولیک
ثبت‌های تاخیر سیستولیک را فعال کنید

gui_systolic_d روشن

از بین بردن

خاموش

منبع ورودی ساعت چیست؟

gui_systolic_d CLOCK0،

ساعت_الای

ساعت 1،

مقدار پیش فرض
نه

توضیحات
YES را برای فعال کردن ماژول جمع کننده زنجیره ای انتخاب کنید.

اضافه کنید

عملیات جمع کننده زنجیره ای را مشخص می کند.
برای عملیات تفریق، SIGNED باید برای فرمت نمایش ورودی‌های ضرب‌کننده A انتخاب شود؟ و فرمت نمایشی برای ورودی های Multipliers B چیست؟ در تب Multipliers.

PORT_UN استفاده می شود

برای فعال کردن سیگنال ورودی نفی، PORT_USED را انتخاب کنید.
هنگامی که جمع کننده زنجیره ای غیرفعال است، این پارامتر نامعتبر است.

ثبت نشده

برای فعال کردن رجیستر ورودی برای سیگنال ورودی نفی و تعیین سیگنال ساعت ورودی برای ثبت نفی.
اگر به ثبت ورودی رد نیازی نیست، UNREGISTERED را انتخاب کنید
وقتی انتخاب می کنید این پارامتر نامعتبر است:
· NO برای فعال کردن جمع کننده زنجیره ای یا
· PORT_UNUSED برای فعال کردن ورودی "نفی" برای جمع کننده زنجیره ای؟ پارامتر یا

هیچ کدام

منبع شفاف ناهمزمان را برای ثبت نفی مشخص می کند.
وقتی انتخاب می کنید این پارامتر نامعتبر است:
· NO برای فعال کردن جمع کننده زنجیره ای یا
· PORT_UNUSED برای فعال کردن ورودی "نفی" برای جمع کننده زنجیره ای؟ پارامتر یا

هیچ کدام

منبع روشن همزمان را برای ثبت نفی مشخص می کند.
وقتی انتخاب می کنید این پارامتر نامعتبر است:
· NO برای فعال کردن جمع کننده زنجیره ای یا
· PORT_UNUSED برای فعال کردن ورودی "نفی" برای جمع کننده زنجیره ای؟ پارامتر یا

خاموش CLOCK0

برای فعال کردن حالت سیستولیک این گزینه را انتخاب کنید. این پارامتر زمانی در دسترس است که 2 یا 4 را برای تعداد ضرب کننده ها چند است انتخاب کنید؟ پارامتر. برای استفاده از رجیسترهای تاخیر سیستولیک باید خروجی Register واحد جمع کننده را فعال کنید.
سیگنال ساعت ورودی را برای ثبت تاخیر سیستولیک مشخص می کند.
ادامه …

ارسال بازخورد

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 55

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

پارامتر

پارامتر IP تولید شده

ارزش

ساعت 2،

منبع ورودی شفاف ناهمزمان چیست؟

gui_systolic_d elay_aclr

هیچ ACLR0 ACLR1

منبع ورودی شفاف همزمان چیست؟

gui_systolic_d elay_sclr

هیچ SCLR0 SCLR1

مقدار پیش فرض
هیچ کدام
هیچ کدام

توضیحات
برای فعال کردن این گزینه باید enable sistolic delay registers را انتخاب کنید.
منبع شفاف ناهمزمان را برای ثبت تاخیر سیستولیک مشخص می کند. برای فعال کردن این گزینه باید enable sistolic delay registers را انتخاب کنید.
منبع روشن همزمان را برای ثبت تاخیر سیستولیک مشخص می کند. برای فعال کردن این گزینه باید enable sistolic delay registers را انتخاب کنید.

8.6.7. زبانه لوله کشی

جدول 36. زبانه لوله گذاری

پیکربندی خط لوله پارامتر

پارامتر IP تولید شده

ارزش

آیا می خواهید ثبت خط لوله را به ورودی اضافه کنید؟

gui_pipelining نه، بله

مقدار پیش فرض
خیر

لطفا مشخص کنید

تاخیر

تعداد ساعت تاخیر

چرخه ها

هر مقدار بزرگتر از 0

منبع ورودی ساعت چیست؟

gui_input_late ncy_clock

CLOCK0، CLOCK1، CLOCK2

منبع ورودی شفاف ناهمزمان چیست؟

gui_input_late ncy_aclr

هیچ ACLR0 ACLR1

منبع ورودی شفاف همزمان چیست؟

gui_input_late ncy_sclr

هیچ SCLR0 SCLR1

CLOCK0 هیچ کدام

توضیحات
برای فعال کردن یک سطح اضافی از ثبت خط لوله به سیگنال های ورودی، بله را انتخاب کنید. شما باید مقداری بیشتر از 0 را برای پارامتر لطفاً تعداد چرخه های ساعت تاخیر را مشخص کنید.
تأخیر مورد نظر را در چرخه های ساعت مشخص می کند. یک سطح ثبت خط لوله = 1 تاخیر در چرخه ساعت. شما باید YES را برای آیا می خواهید ثبت خط لوله را به ورودی اضافه کنید انتخاب کنید؟ برای فعال کردن این گزینه
برای فعال کردن و مشخص کردن سیگنال ساعت ورودی ثبت خط لوله، Clock0، Clock1 یا Clock2 را انتخاب کنید. شما باید YES را برای آیا می خواهید ثبت خط لوله را به ورودی اضافه کنید انتخاب کنید؟ برای فعال کردن این گزینه
منبع شفاف ناهمزمان ثبت را برای ثبت خط لوله اضافی مشخص می کند. شما باید YES را برای آیا می خواهید ثبت خط لوله را به ورودی اضافه کنید انتخاب کنید؟ برای فعال کردن این گزینه
منبع روشن همزمان ثبت را برای ثبت خط لوله اضافی مشخص می کند. شما باید YES را برای آیا می خواهید ثبت خط لوله را به ورودی اضافه کنید انتخاب کنید؟ برای فعال کردن این گزینه

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 56

ارسال بازخورد

683490 | 2020.10.05 ارسال بازخورد

9. ALTMEMMULT (ضریب ثابت مبتنی بر حافظه) هسته IP

توجه:

اینتل پشتیبانی از این IP را در Intel Quartus Prime Pro Edition نسخه 20.3 حذف کرده است. اگر هسته IP در طراحی شما دستگاه‌های Intel Quartus Prime Pro Edition را هدف قرار می‌دهد، می‌توانید IP را با LPM_MULT Intel FPGA IP جایگزین کنید یا IP را دوباره تولید کنید و طرح خود را با استفاده از نرم‌افزار Intel Quartus Prime Standard Edition کامپایل کنید.

هسته IP ALTMEMMULT برای ایجاد ضرب‌کننده‌های مبتنی بر حافظه با استفاده از بلوک‌های حافظه onchip موجود در FPGA اینتل (با بلوک‌های حافظه M512، M4K، M9K و MLAB) استفاده می‌شود. این هسته IP در صورتی مفید است که منابع کافی برای پیاده سازی ضرایب در عناصر منطقی (LEs) یا منابع چند برابر اختصاصی ندارید.
هسته IP ALTMEMMULT یک تابع همزمان است که به یک ساعت نیاز دارد. هسته IP ALTMEMMULT یک ضریب با کمترین توان عملیاتی و تأخیر ممکن برای مجموعه ای از پارامترها و مشخصات را پیاده سازی می کند.
شکل زیر پورت های هسته IP ALTMEMMULT را نشان می دهد.

شکل 21. پورت های ALTMEMMULT

ALTMEMMULT

data_in[] sload_data coeff_in[]

result[] result_valid load_done

sload_coeff

ساعت sclr
inst

ویژگی های اطلاعات مرتبط در صفحه 71

9.1. ویژگی ها
هسته IP ALTMEMMULT ویژگی های زیر را ارائه می دهد: · تنها ضرب کننده های مبتنی بر حافظه با استفاده از بلوک های حافظه روی تراشه موجود در
FPGA های اینتل · پشتیبانی از پهنای داده 1 بیتی · پشتیبانی از فرمت نمایش داده های امضا شده و بدون علامت · پشتیبانی از خط لوله با تأخیر خروجی ثابت

ISO 9001:2015 ثبت شده است

9. ALTMEMMULT (ضریب ثابت مبتنی بر حافظه) IP Core 683490 | 2020.10.05
· ثابت های چندگانه را در حافظه با دسترسی تصادفی (RAM) ذخیره می کند.
· گزینه ای برای انتخاب نوع بلوک RAM فراهم می کند
· پشتیبانی از پورت های ورودی روشن و کنترل بار اختیاری همزمان
9.2. نمونه اولیه Verilog HDL
نمونه اولیه Verilog HDL زیر در Verilog Design قرار دارد File (.v) altera_mf.v در دایرکتوری سنتز eda.
ماژول altmemmult #( پارامتر coeff_representation = "SIGNED"، ضریب پارامتر 0 = "UNUSED"، پارامتر data_representation = "SIGNED"، پارامتر syned_device_family = "unused"، پارامتر max_clock_cycles_per_result = 1، پارامتر number_of_block، پارامتر AU_a total_latency = 1، پارامتر width_c = 1، پارامتر width_d = 1، پارامتر width_r = 1، پارامتر width_s = 1، پارامتر lpm_type = "altmemmult"، پارامتر lpm_hint = "استفاده نشده") (ساعت سیم ورودی، سیم ورودی [width_c-1: 1]coeff_in، سیم ورودی [width_d-0:1] data_in، سیم خروجی load_done، سیم خروجی [width_r-0:1] نتیجه، سیم خروجی result_valid، سیم ورودی sclr، سیم ورودی [width_s-0:1] sel، ورودی سیم sload_coeff، سیم ورودی sload_data)/* synthesis syn_black_box=0 */; ماژول پایانی
9.3. اعلامیه مؤلفه VHDL
اعلان مؤلفه VHDL در طراحی VHDL قرار دارد File (.vhd) altera_mf_components.vhd در دایرکتوری librariesvhdlaltera_mf.
کامپوننت altmemmult عمومی ( coeff_representation:string := "SIGNED"; coefficient0:string:= "UNUSED"; data_representation:string:= "SIGNED"; purpose_device_family:string := "unused"; max_clock_ult_rest_notable_natural; := 1؛ ram_block_type:string := "AUTO"؛ total_latency:natural; width_c:natural; width_d:natural; width_r:natural; width_s:natural := 1؛ lpm_hint:string := "UNUSED"؛ lpm_type:string := "altmemmult")؛ port(clock:in std_logic; coeff_in:in std_logic_vector(width_c-1 downto 1) := (دیگر => '0'); data_in:in std_logic_vector(width_d-0 downto 1);

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 58

ارسال بازخورد

9. ALTMEMMULT (ضریب ثابت مبتنی بر حافظه) IP Core 683490 | 2020.10.05

load_done:out std_logic; result:out std_logic_vector(width_r-1 downto 0); result_valid:out std_logic; sclr:in std_logic := '0'; sel:in std_logic_vector(width_s-1 downto 0) := (دیگران => '0'); sload_coeff:in std_logic := '0'; sload_data:در std_logic := '0'); جزء پایانی؛

9.4. پورت ها

جداول زیر پورت های ورودی و خروجی هسته IP ALTMEMMULT را فهرست می کند.

جدول 37. پورت های ورودی ALTMEMMULT

نام بندر

مورد نیاز

توضیحات

ساعت

بله

ورودی ساعت به ضریب.

coeff_in[]

خیر

پورت ورودی ضریب برای ضریب. اندازه پورت ورودی به مقدار پارامتر WIDTH_C بستگی دارد.

داده_در[]

بله

پورت ورودی داده به ضریب. اندازه پورت ورودی به مقدار پارامتر WIDTH_D بستگی دارد.

sclr

خیر

ورودی شفاف همزمان در صورت عدم استفاده، مقدار پیش فرض فعال بالا است.

خود[]

خیر

انتخاب ضریب ثابت اندازه پورت ورودی به WIDTH_S بستگی دارد

مقدار پارامتر

sload_coeff

خیر

پورت ورودی ضریب بار سنکرون. مقدار ضریب انتخابی فعلی را با مقدار مشخص شده در ورودی coeff_in جایگزین می کند.

sload_data

خیر

پورت ورودی داده بار سنکرون سیگنالی که عملیات ضرب جدید را مشخص می کند و هر عملیات ضرب موجود را لغو می کند. اگر پارامتر MAX_CLOCK_CYCLES_PER_RESULT مقدار 1 داشته باشد، درگاه ورودی sload_data نادیده گرفته می شود.

جدول 38. پورت های خروجی ALTMEMMULT

نام بندر

مورد نیاز

توضیحات

نتیجه[]

بله

پورت خروجی ضریب. اندازه پورت ورودی به مقدار پارامتر WIDTH_R بستگی دارد.

نتیجه_معتبر

بله

نشان می دهد که چه زمانی خروجی نتیجه معتبر یک ضرب کامل است. اگر پارامتر MAX_CLOCK_CYCLES_PER_RESULT مقدار 1 داشته باشد، از پورت خروجی result_valid استفاده نمی شود.

load_done

خیر

زمانی را نشان می دهد که بارگذاری ضریب جدید به پایان رسیده است. سیگنال load_done زمانی نشان می دهد که ضریب جدیدی بارگذاری شده است. مگر اینکه سیگنال load_done زیاد باشد، هیچ مقدار ضریب دیگری را نمی توان در حافظه بارگذاری کرد.

9.5 مولفه های

جدول زیر پارامترهای هسته IP ALTMEMMULT را فهرست می کند.

جدول 39.
WIDTH_D WIDTH_C

پارامترهای ALTMEMMULT
نام پارامتر

نوع مورد نیاز

توضیحات

عدد صحیح بله

عرض پورت data_in[] را مشخص می کند.

عدد صحیح بله

عرض پورت coeff_in[] را مشخص می کند. ادامه …

ارسال بازخورد

راهنمای کاربر Cores IP حسابی عدد صحیح Intel FPGA 59

9. ALTMEMMULT (ضریب ثابت مبتنی بر حافظه) IP Core 683490 | 2020.10.05

نام پارامتر WIDTH_R WIDTH

اسناد / منابع

هسته های IP حسابی intel FPGA [pdfراهنمای کاربر
هسته های IP حسابی عدد صحیح FPGA، هسته های IP حسابی عدد صحیح، هسته های IP حسابی، هسته های IP

مراجع

راهنمای کاربر

هسته های IP حسابی عدد صحیح FPGA

اسناد / منابع

مراجع

نظر بدهید

لغو پاسخ