UG0644 DDR AXI Arbitro
Produktaj Informoj
La DDR AXI Arbitro estas hardvarkomponento kiu disponigas a
64-bita AXI majstra interfaco al la DDR-SDRAM sur-blataj regiloj.
Ĝi estas ofte uzata en video-aplikoj por bufrado kaj
prilaborado de videopikselaj datumoj. La produkta uzantmanlibro provizas
detalaj informoj kaj instrukcioj pri aparataro efektivigo,
simulado, kaj utiligo de rimedoj.
Aparataro Efektivigo
La DDR AXI Arbitro estas desegnita por interligi kun la DDR-SDRAM
sur-blataj regiloj. Ĝi disponigas 64-bitan AXI majstran interfacon
kiu ebligas rapidan prilaboradon de videopikselaj datumoj. La uzanto de la produkto
manlibro disponigas detalan dezajnopriskribon de la DDR AXI
Arbitro kaj ĝia aparatara efektivigo.
Simulado
La produkta uzantmanlibro provizas instrukciojn pri simulado de la
DDR AXI Arbiter uzante MSS SmartDesign kaj Testbench-iloj. Ĉi tiuj
iloj ebligas al la uzanto validigi la ĝustecon de la dezajno kaj
certigi taŭgan funkciadon de la aparataro.
Uzado de Rimedoj
La DDR AXI Arbitro utiligas sistemajn rimedojn kiel logiko
ĉeloj, memorblokoj kaj vojaj rimedoj. La uzanto de la produkto
manlibro disponigas detalan raporton pri uzado de rimedoj kiu
skizas la rimedpostulojn de la DDR AXI Arbitro. Ĉi tio
informo povas esti uzata por certigi ke la aparataro komponanto povas
esti efektivigita ene de la disponeblaj sistemaj rimedoj.
Produktaj Uzado-Instrukcioj
La sekvaj instrukcioj provizas gvidon pri kiel uzi la
DDR AXI-Arbitro:
Paŝo 1: Aparataro Efektivigo
Efektivigu la hardvarkomponenton DDR AXI Arbiter al interfaco
kun la DDR-SDRAM sur-blataj regiloj. Sekvu la dezajnon
priskribo provizita en la produkta uzantmanlibro por certigi taŭgan
efektivigo de la aparataro.
Paŝo 2: Simulado
Simulu la dezajnon de DDR AXI Arbiter uzante MSS SmartDesign kaj
Testbenkaj iloj. Sekvu la instrukciojn provizitajn en la produkto
uzantmanlibro por validigi la ĝustecon de la dezajno kaj certigi
taŭga funkciado de la aparataro.
Paŝo 3: Uzado de Rimedoj
Review la raporto pri uzado de rimedoj provizita en la produkto
uzantmanlibro por determini la rimedpostulojn de la DDR AXI
Arbitraciisto. Certigu, ke la aparataro komponanto povas esti efektivigita
ene de la disponeblaj sistemaj rimedoj.
Sekvante ĉi tiujn instrukciojn, vi povas efike uzi la DDR
AXI Arbiter aparataro komponanto por video-pikselaj datumoj bufrado kaj
prilaborado en video-aplikoj.
Uzantgvidilo de UG0644
DDR AXI Arbitro
februaro 2018
DDR AXI Arbitro
Enhavo
1 Historio de revizioj ………………………………………………………………………………………………………………………….. 1
1.1 Revizio 5.0 ………………………………………………………………………………………………………………………. 1 1.2 Revizio 4.0 ………………………………………………………………………………………………………………………………………. 1 1.3 Revizio 3.0 ……………………………………………………………………………………………………………………………………. 1 1.4 Revizio 2.0 ……………………………………………………………………………………………………………………………………. 1 1.5 Revizio 1.0 ………………………………………………………………………………………………………………………………………. 1
2 Enkonduko ………………………………………………………………………………………………………………………….. 2 3 Aparataro Efektivigo ……………………………………………………………………………………………… 3
3.1 Dezajna Priskribo ………………………………………………………………………………………………………………………… 3 3.2 Enigoj kaj Eligoj ………………………………………………………………………………………………………………………….. 5 3.3 Agordaj Parametroj ……… …………………………………………………………………………………………………. 13 3.4 Tempodiagramoj …………………………………………………………………………………………………………………………. 14 3.5 Testbenko …………………………………………………………………………………………………………………………………….. 16
3.5.1 Simulado de MSS SmartDesign ……………………………………………………………………………………………………………. 25 3.5.2 Simulado de Testbenko …………………………………………………………………………………………………………………………. 30 3.6 Rimedo-Uzado ……………………………………………………………………………………………………………………….. 31
UG0644 Uzantgvidilo Revizio 5.0
DDR AXI Arbitro
1
Historio de Revizio
La reviziohistorio priskribas la ŝanĝojn kiuj estis efektivigitaj en la dokumento. La ŝanĝoj estas listigitaj laŭ revizio, komencante de la plej aktuala publikigo.
1.1
Revizio 5.0
En la revizio 5.0 de ĉi tiu dokumento, la sekcio de Utiligo de Rimedoj kaj la Raporto pri Utiligo de Rimedoj
estis ĝisdatigitaj. Por pliaj informoj, vidu Rimedo-Uzado (vidu paĝon 31).
1.2
Revizio 4.0
La sekvanta estas resumo de la ŝanĝoj en revizio 4.0 de ĉi tiu dokumento.
Aldonitaj testbenkaj agordaj parametroj en la tabelo. Por pliaj informoj, vidu Agordajn Parametrojn (vidu paĝon 16). Aldonitaj informoj por simuli kernon per testbenko. Por pliaj informoj, vidu Testbenko (vidu paĝon 16). Ĝisdatigis la valorojn de Uzado de Rimedoj por DDR AXI Arbiter en la tabelo. Por pliaj informoj, vidu Rimedo-Uzado (vidu paĝon 31).
1.3
Revizio 3.0
La sekvanta estas resumo de la ŝanĝoj en revizio 3.0 de ĉi tiu dokumento.
Aldonitaj 8-bitaj informoj por skribkanalo 1 kaj 2. Por pliaj informoj, vidu Dezajnan Priskribon (vidu paĝon 3). Ĝisdatigita Testbench-sekcio. Por pliaj informoj, vidu Testbenko (vidu paĝon 16).
1.4
Revizio 2.0
En la revizio 2.0 de ĉi tiu dokumento, la figuroj kaj tabeloj en la estis ĝisdatigitaj en la sekcio Testbench.
Por pliaj informoj, vidu Testbenko (vidu paĝon 16).
1.5
Revizio 1.0
Revizio 1.0 estis la unua publikigo de ĉi tiu dokumento
UG0644 Uzantgvidilo Revizio 5.0
1
DDR AXI Arbitro
2
Enkonduko
Memoroj estas integra parto de iuj tipaj video- kaj grafikaj aplikoj. Ili estas uzataj por bufro de video-pikselaj datumoj. Unu ofta bufrado ekzample estas ekrankadro-bufroj en kiuj la kompletaj videopikseldatenoj por kadro estas bufritaj en la memoro.
Duobla datumrapideco (DDR)-sinkrona DRAM (SDRAM) estas unu el la ofte uzitaj memoroj en videaplikoj por bufrado. SDRAM estas uzata pro sia rapideco, kiu estas postulata por rapida prilaborado en videosistemoj.
La sekva figuro montras ekzample de sistem-nivela diagramo de DDR-SDRAM-memoro interrilatanta kun videapliko.
Figuro 1 · DDR-SDRAM-Memora Interfaco
En Microsemi SmartFusion®2 System-on-Chip (SoC), ekzistas du sur-blataj DDR-regiloj kun 64-bita progresinta etendebla interfaco (AXI) kaj 32-bita progresinta alt-efikeca buso (AHB) sklavinterfacoj al la kampo programebla. pordega tabelo (FPGA) ŝtofo. AXI aŭ AHB majstra interfaco estas postulata por legi kaj skribi la DDR-SDRAM-memoron interfacigitan al la sur-blataj DDR-regiloj.
UG0644 Uzantgvidilo Revizio 5.0
2
DDR AXI Arbitro
3
Aparataro Efektivigo
3.1
Dezajno-Priskribo
La DDR AXI Arbiter disponigas 64-bitan AXI majstran interfacon al la DDR-SDRAM sur-blataj regiloj de
SmartFusion2-aparatoj. La DDR AXI Arbiter havas kvar legajn kanalojn kaj du skribkanalojn al la
uzantlogiko. La bloko arbitras inter la kvar legaj kanaloj por disponigi aliron al la AXI legado
kanalo en cirkla-subskribolista maniero. Tiel longe kiel la legado de kanalo 1 la legopeto de majstro estas alta, la AXI
legita kanalo estas asignita al ĝi. Legita kanalo 1 havas fiksan eligan datumlarĝon de 24-bit. Legu kanalojn 2, 3,
kaj 4 povas esti agorditaj kiel 8-bita, 24-bita, aŭ 32-bita datenprodukta larĝo. Ĉi tio estas elektita de tutmonda
agorda parametro.
La bloko ankaŭ arbitras inter la du skribkanaloj por disponigi aliron al la AXI skribkanalo en cirkla-subskribolista maniero. Ambaŭ skribkanaloj havas egalan prioritaton. Skribu kanalon 1 kaj 2 povas esti agordita kiel 8-bita, 24-bita, aŭ 32-bita eniga datenlarĝo.
UG0644 Uzantgvidilo Revizio 5.0
3
DDR AXI Arbitro
La sekva figuro montras la altnivelan pin-out diagramon de la DDR AXI Arbitro. Figuro 2 · Supra Nivela Blokdiagramo de DDR AXI Arbiter Block
UG0644 Uzantgvidilo Revizio 5.0
4
DDR AXI Arbitro
La sekva figuro montras la altnivelan blokdiagramon de sistemo kun DDR AXI Arbiter-bloko enportita en la aparaton SmartFusion2. Figuro 3 · Sistem-nivela Blokdiagramo de DDR AXI Arbiter sur la SmartFusion2 Aparato
3.2
Enigoj kaj Eligoj
La sekva tabelo listigas la enigajn kaj eligajn havenojn de la DDR AXI Arbitro.
Tablo 1 · Enigo kaj Eligo-Havenoj de la DDR AXI Arbitro
Signalnomo RESET_N_I
Direkto Enigo
Larĝo
SYS_CLOCK_I BUFF_READ_CLOCK_I
Eniga Enigo
rd_req_1_i rd_ack_o
Eniga Eligo
rd_done_1_o start_read_addr_1_i
Eliga Enigo
bytes_to_read_1_i
Enigo
video_rdata_1_o
Eligo
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL1_AXI_BUFF_ AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH1):0]Priskribo
Aktiva malalta nesinkrona rekomencigita signalo por desegni
Sistemo horloĝo
Skribu la internan bufrolegan horloĝon de kanalo, devas esti duobla la frekvenco de SYS_CLOCK_I
Legu peton de Majstro 1
Arbitracia agnosko legi peton de Majstro 1
Legu kompletigon al Majstro 1
DDR-adreso de kie legado devas esti komencita por lega kanalo 1
Bajtoj legotaj el legata kanalo 1
Eligo de videodatenoj de legita kanalo 1
UG0644 Uzantgvidilo Revizio 5.0
5
DDR AXI Arbitro
Signalnomo rdata_valid_1_o rd_req_2_i rd_ack_2_o
rd_done_2_o start_read_addr_2_i
bytes_to_read_2_i
video_rdata_2_o
rdata_valid_2_o rd_req_3_i rd_ack_3_o
rd_done_3_o start_read_addr_3_i
bytes_to_read_3_i
video_rdata_3_o
rdata_valid_3_o rd_req_4_i rd_ack_4_o
rd_done_4_o start_read_addr_4_i
bytes_to_read_4_i
video_rdata_4_o
rdata_valid_4_o wr_req_1_i wr_ack_1_o
wr_done_1_o start_write_addr_1_i
bajtoj_por_skribi_1_i
video_wdata_1_i
wdata_valid_1_i wr_req_2_i
Direkto Eligo Enigo Eligo
Eliga Enigo
Enigo
Eligo
Eligo Enigo Eligo
Eliga Enigo
Enigo
Eligo
Eligo Enigo Eligo
Eliga Enigo
Enigo
Eligo
Eligo Enigo Eligo
Eliga Enigo
Enigo
Enigo
Eniga Enigo
Larĝo
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL2_VIDEO_DATA_WIDTH1):0] [(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL3_CHANNEL3_) [(g_RD_CHANNEL1_BUFF0_AXI_3_+] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH0):1] [(g_AXI_AWIDTH-0):4] [(g_RD_CHANNEL3_AXI_1_BUFF0_) HANNEL4_VIDEO_DATA_WIDTH1 ):0] [(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL1_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH1):0] [(g_AXI_AWIDTH-XNUMX):XNUMX] [(g_WR_AWIDTH-XNUMX):XNUMX] [(g_WR_AWIDTH_XNUMX_XNUMX_) ] [(g_WR_CHANNELXNUMX_VIDEO_DATA_WIDTHXNUMX):XNUMX]
Priskribo Legu datumojn validaj de legita kanalo 1 Legu peton de Majstro 2 Arbitracia agnosko por legi peton de Majstro 2 Legu kompletigon al Majstro 2 DDR-adreso de kie legado devas esti komencita por legado de kanalo 2 Bajtoj por esti legitaj de legita kanalo 2 Videodatenoj eligo de legita kanalo 2 Legu datenojn validajn de legokanalo 2 Legu peton de Majstro 3 Arbitracia agnosko por legi peton de Majstro 3 Legu kompletigon al Majstro 3 DDR-adreso de kie legado devas esti komencita por legado de kanalo 3 Bajtoj estu legotaj el legado kanalo 3 Viddatumo eligo de legita kanalo 3 Legu datenojn validajn de legita kanalo 3 Legu peton de Majstro 4 Arbitracia agnosko por legi peton de Majstro 4 Legu kompletigon al Majstro 4 DDR-adreso de kie legado devas esti komencita por legado de kanalo 4 Bajtoj estu legu el legata kanalo 4 Vid-datumo eligo de legita kanalo 4 Legu datumojn validajn de legokanalo 4 Skribu peton de Majstro 1 Arbitracia agnosko por skribi peton de Majstro 1 Skribu kompletigo al Majstro 1 DDR-adreso al kiu skribo devas okazi de skribkanalo 1 Bajtoj skribendaj el skriba kanalo 1 Viddatumoj Enigo al skribkanalo 1
Skribu datumojn validajn por skribi kanalon 1 Skribu peton de Majstro 1
UG0644 Uzantgvidilo Revizio 5.0
6
DDR AXI Arbitro
Signalnomo wr_ack_2_o
Direkto Eligo
wr_done_2_o start_write_addr_2_i
Eliga Enigo
bajtoj_por_skribi_2_i
Enigo
video_wdata_2_i
Enigo
wdata_valid_2_i AXI I/F signalas Read Address Channel m_arid_o
Eniga Eligo
m_araddr_o
Eligo
m_arlen_o
Eligo
m_arsize_o m_arburst_o
Eligo Eligo
m_arlock_o
Eligo
m_arcache_o
Eligo
m_arprot_o
Eligo
Larĝo
[(g_AXI_AWIDTH-1):0] [(g_WR_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_WR_CHANNEL2_VIDEO_DATA_WIDTH1):0]
Priskribo Arbitracia agnosko por skribi peton de Majstro 2 Skribokompletigo al Majstro 2 DDR-adreso al kiu skribo devas okazi de skribkanalo 2 Bajtoj skribendaj de skribkanalo 2 Videodatenoj Enigo por skribkanalo 2
Skribu datumoj validajn por skribi kanalon 2
Legu adreson ID. Identigo tag por la legita adresgrupo de signaloj.
Legu adreson. Provizas la komencan adreson de legita eksploda transakcio. Nur la komenca adreso de la eksplodo estas provizita.
La longo de eksplodo. Provizas la precizan nombron da translokigoj en eksplodo. Ĉi tiu informo determinas la nombron da datumtranslokigoj asociitaj kun la adreso
Eksploda grandeco. Grandeco de ĉiu translokigo en la eksplodo
Burst tipo. Kune kun la grandeco-informoj, detaligas kiel la adreso por ĉiu translokigo ene de la eksplodo estas kalkulita.
Fiksita al 2'b01 à Inkrementa adreseksplodo
Ŝlosila tipo. Disponigas pliajn informojn pri la atomaj trajtoj de la translokigo.
Fiksita al 2'b00 à Normala Aliro
Cache tipo. Provizas pliajn informojn pri la kaŝmemoreblaj trajtoj de la translokigo.
Fiksita al 4'b0000 à Ne-kaŝmemorebla kaj ne-bufferebla
Protekta tipo. Provizas informojn pri protektounuo por la transakcio.
Fiksita al 3'b000 à Normala, sekura datuma aliro
UG0644 Uzantgvidilo Revizio 5.0
7
DDR AXI Arbitro
Signalnomo m_arvalid_o
Direkto Eligo
Larĝo
m_arready_i
Enigo
Legu Datuman Kanalon
m_rid_i
Enigo
[3:0]m_rdata_i m_rresp_i
m_rlast_i m_rvalid_i
Eniga Enigo
[(g_AXI_DWIDTH-1):0] [1:0]Eniga Enigo
m_rready_o
Eligo
Skribu Adresan Kanalon
m_awid_o
Eligo
m_awaddr_o
Eligo
[3:0] [(g_AXI_AWIDTH-1):0]UG0644 Uzantgvidilo Revizio 5.0
Priskribo Legita adreso valida.
Kiam ALTE, la legita adreso kaj kontrolinformoj estas validaj kaj restas altaj ĝis la adreso agnoska signalo, m_arready, estas alta.
`1′ = Adreso kaj kontrola informo valida
`0′ = Informoj pri adreso kaj kontrolo ne validas. Legu adreson preta. La sklavo pretas akcepti adreson kaj rilatajn kontrolsignalojn:
1 = sklavo preta
0 = sklavo ne preta.
Legu ID tag. ID tag de la legita datengrupo de signaloj. La m_rid-valoro estas generita de la Sklavo kaj devas egali la m_arid-valoron de la legita transakcio al kiu ĝi respondas. Legu datumojn. Legu respondon.
La stato de la legita translokigo. Permeseblaj respondoj estas OKAY, EXOKAY, SLVERR kaj DECERR. Legu laste.
Lasta translokigo en legita eksplodo. Legu valida. Bezonataj legidatenoj haveblas kaj la legotranslokigo povas kompletigi:
1 = legu disponeblajn datumojn
0 = legi datumoj ne haveblaj. Legu preta. Majstro povas akcepti la legitajn datumojn kaj respondajn informojn:
1= majstro preta
0 = majstro ne preta.
Skribu adreson ID. Identigo tag por la skriba adresgrupo de signaloj. Skribu adreson. Provizas la adreson de la unua translokigo en skriba eksploda transakcio. La rilataj kontrolsignaloj estas uzitaj por determini la adresojn de la ceteraj translokigoj en la eksplodo.
8
DDR AXI Arbitro
Signalnomo m_awlen_o
Direkto Eligo
Larĝo [3:0]
m_awsize_o
Eligo
[2:0]m_awburst_o
Eligo
[1:0]m_awlock_o
Eligo
[1:0]m_awcache_o
Eligo
[3:0]m_awprot_o
Eligo
[2:0]m_awvalid_o
Eligo
Priskribo
La longo de eksplodo. Provizas la precizan nombron da translokigoj en eksplodo. Ĉi tiu informo determinas la nombron da datumtranslokigoj asociitaj kun la adreso.
Eksploda grandeco. Grandeco de ĉiu translokigo en la eksplodo. Bajtaj lenoj strobo indikas precize kiuj bajtaj lenoj ĝisdatigi.
Riparita al 3'b011 à 8 bajtoj per datumtransigo aŭ 64-bita translokigo
Burst tipo. Kune kun la grandeco-informoj, detaligas kiel la adreso por ĉiu translokigo ene de la eksplodo estas kalkulita.
Fiksita al 2'b01 à Inkrementa adreseksplodo
Ŝlosila tipo. Disponigas pliajn informojn pri la atomaj trajtoj de la translokigo.
Fiksita al 2'b00 à Normala Aliro
Cache tipo. Indikas la buffereblan, kaŝmemoreblan, skribeblan, reskriban kaj asignitan atributojn de la transakcio.
Fiksita al 4'b0000 à Ne-kaŝmemorebla kaj ne-bufferebla
Protekta tipo. Indikas la normalan, privilegian aŭ sekuran protektan nivelon de la transakcio kaj ĉu la transakcio estas datuma aliro aŭ instrukcia aliro.
Fiksita al 3'b000 à Normala, sekura datuma aliro
Skribu adreson valida. Indikas tiun validan skriban adreson kaj kontrolon
informoj estas disponeblaj:
1 = disponeblaj informoj pri adreso kaj kontrolo
0 = adreso kaj kontrola informo ne havebla. La adreso kaj kontrolinformoj restas stabilaj ĝis la adreso agnoska signalo, m_awready, iĝas ALTE.
UG0644 Uzantgvidilo Revizio 5.0
9
DDR AXI Arbitro
Signalnomo m_awready_i
Direkto Enigo
Larĝo
Skribu Datuman Kanalon
m_wid_o
Eligo
[3:0]m_wdata_o m_wstrb_o
Eligo Eligo
[(g_AXI_DWIDTH-1):0]AXI_DWDITH parametro[7:0]
m_wlast_o m_wvalid_o
Eligo Eligo
m_wready_i
Enigo
Skribu Respondan Kanalon Signalojn
m_bid_i
Enigo
[3:0]m_bresp_i m_bvalid_i
Enigo
[1:0]Enigo
m_bready_o
Eligo
Priskribo Skribu adreson preta. Indikas ke la sklavo estas preta akcepti adreson kaj rilatajn kontrolsignalojn:
1 = sklavo preta
0 = sklavo ne preta.
Skribu ID tag. ID tag de la skriba transdono de datumoj. La m_wid-valoro devas kongrui kun la m_awid-valoro de la skriba transakcio. Skribu datumojn
Skribu stroboskopojn. Ĉi tiu signalo indikas kiuj bajtaj vojoj ĝisdatigi en memoro. Estas unu skriba strobo por ĉiu ok bitoj de la skribdatumbuso Skribu laste. Lasta translokigo en skribeksplodo. Skribu valida. Validaj skribaj datumoj kaj strobo estas disponeblaj:
1 = skribi datumojn kaj stroboskopojn haveblaj
0 = skribi datumojn kaj strobo ne haveblaj. Skribu preta. Sklavo povas akcepti la skribajn datumojn: 1 = sklavo preta
0 = sklavo ne preta.
Responda ID. La identigo tag de la skriba respondo. La m_bid-valoro devas kongrui kun la m_awid-valoro de la skriba transakcio al kiu la sklavo respondas. Skribu respondon. Statuso de la skriba transakcio. La permeseblaj respondoj estas OKAY, EXOKAY, SLVERR kaj DECERR. Skribu respondon valida. Valida skriba respondo disponeblas:
1 = skriba respondo disponebla
0 = skriba respondo ne havebla. Respondo preta. Majstro povas akcepti la respondajn informojn.
1 = majstro preta
0 = majstro ne preta.
La sekva figuro montras la internan blokdiagramon de la arbitraciisto DDR AXI.
UG0644 Uzantgvidilo Revizio 5.0
10
DDR AXI Arbitro
La sekva figuro montras la internan blokdiagramon de la arbitraciisto DDR AXI. Figuro 4 · Interna Blokdiagramo de la DDR AXI Arbitro
Ĉiu legita kanalo estas ekigita kiam ĝi ricevas altan enigsignalon sur la read_req_(x)_i-enigo. Tiam ĝi
UG0644 Uzantgvidilo Revizio 5.0
11
DDR AXI Arbitro
Ĉiu legita kanalo estas ekigita kiam ĝi ricevas altan enigsignalon sur la read_req_(x)_i-enigo. Tiam ĝi samples la komenca AXI-adreso kaj la bajtoj por legi enigaĵojn kiuj estas enigeblaj de la ekstera majstro. La kanalo agnoskas la eksteran majstron ŝanĝante read_ack_(x)_o. La kanalo prilaboras la enigojn kaj generas la postulatajn AXI-transakciojn por legi la datumojn de DDR-SDRAM. La datumoj legitaj en 64-bita AXI-formato estas konservitaj en interna bufro. Post kiam la bezonataj datumoj estas legitaj kaj konservitaj en la internan bufron, la un-packer-modulo estas ebligita. La un-packer-modulo malpakas ĉiun 64-bitan vorton en la elig-datuman peclongon necesan por tiu aparta kanalo por ekz.ample se la kanalo estas agordita kiel 32-bita eligo-datumlarĝo, ĉiu 64-bita vorto estas sendita kiel du 32-bita eligo-datumvortoj. Por kanalo 1 kiu estas 24-bita kanalo, la malpakisto malpakigas ĉiun 64-bitan vorton en 24-bitajn eligdatenojn. Ĉar 64 ne estas oblo de 24, la malpakilo por legita kanalo 1 kombinas grupon de tri 64-bitaj vortoj por generi ok 24-bitajn datumvortojn. Ĉi tio metas limon sur legan kanalon 1, ke la datenbajtoj petitaj de la ekstera majstro estu disigeblaj per 8. Legaj kanaloj 2, 3 kaj 4 povas esti agorditaj kiel 8-bita, 24-bita kaj 32-bita datumlarĝo, kio estas determinite de g_RD_CHANNEL(X) _VIDEO_DATA_WIDTH tutmonda agorda parametro. Se ili estas agorditaj kiel 24-bitoj, la supre menciita limo ankaŭ estos aplikebla al ĉiu el ili. Sed se ili estas agorditaj kiel 8-bita aŭ 32-bita, ne ekzistas tia limo, ĉar 64 estas oblo de 32 kaj 8. En ĉi tiuj kazoj, ĉiu 64-bita vorto estas malpakita en aŭ du 32-bitajn datumvortojn aŭ ok 8. -bit datumvortoj.
Read Channel 1 malpakas 64-bitajn datumvortojn legitajn el DDR-SDRAM al 24-bitaj eligdatumvortoj en aroj de 48 64-bitaj vortoj, tio estas kiam ajn 48 64-bitaj vortoj estas haveblaj en la interna bufro de legita kanalo 1, la malpakisto komencas malpakigi ilin por doni 24-bitajn eligdatenojn. Se la petitaj datenbajtoj por legi estas malpli ol 48 64-bitaj vortoj, la malpakilo estas nur ebligita post kiam la kompletaj datumoj estas legitaj el la DDR-SDRAM. En ceteraj tri legaj kanaloj, la malpakisto komencas sendi legitajn datumojn nur post kiam la kompleta petita nombro da bajtoj estas legita el la DDR-SDRAM.
Kiam legita kanalo agordita por 24-bita eligo-larĝo, la komenca lega adreso devas esti vicigita al 24-bajta limo. Tio estas postulata por kontentigi la limon ke la malpakisto malpakigas grupon de tri 64-bitaj vortoj por produkti ok 24-bitajn produktaĵvortojn.
Ĉiuj legitaj kanaloj generas la legitan produktaĵon al la ekstera majstro post kiam la petitaj bajtoj estas senditaj al la ekstera majstro.
En kazo de skribkanaloj, la ekstera majstro devas enigi la postulatajn datenojn al la aparta kanalo. La skriba kanalo prenas la enigajn datumojn kaj pakas ilin en 64-bitajn vortojn kaj konservas ilin en la interna stokado. Post kiam la postulataj datumoj estas konservitaj, la ekstera majstro devas provizi la skribpeton kune kun la komenca adreso kaj bajtoj por skribi. Sur sampling ĉi tiuj enigaĵoj, la skribkanalo agnoskas la eksteran majstron. Post ĉi tio, la kanalo generas la AXI-skribajn transakciojn por skribi la konservitajn datumojn en DDR-SDRAM. Ĉiuj skribkanaloj generas la skribfaritan produktaĵon al la ekstera majstro post kiam la petitaj bajtoj estas skribitaj en DDR-SDRAM. Post kiam skribpeto estas donita al iu skribkanalo, novaj datumoj ne devas esti skribitaj en la skribkanalon, ĝis la nuna transakciokompletiĝo estas indikita per aserto de wr_done_(x)_o.
Skribu kanaloj 1 kaj 2 povas esti agordita kiel 8-bita, 24-bita, kaj 32-bita datumlarĝo, kiu estas determinita per g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH tutmonda agorda parametro. Se ili estas agorditaj kiel 24-bit, tiam la bajtoj por esti skribitaj devas esti multoblaj de ok ĉar la interna pakisto pakas ok 24-bitajn datumvortojn por generi tri 64-bitajn datumvortojn. Sed se ili estas agorditaj kiel 8-bit aŭ 32-bit, ne ekzistas tia limo.
Por 32-bita kanalo, minimume du 32-bita vortoj devas esti legitaj. Por 8-bita kanalo, minimumaj 8-bita vortoj devas esti legitaj, ĉar ekzistas neniu kompletigo disponigita per la arbitracianto-modulo. En ĉiuj legaj kaj skribaj kanaloj, la profundo de la internaj bufroj estas multobla de la ekrana horizontala larĝo. La interna bufroprofundo estas kalkulita jene:
g_RD_CHANNEL(X)_HORIZONTALA_REZOLUCIO* g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH * g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Kie, X = Kanala nombro
La interna bufrolarĝo estas determinita de AXI-datumbusa larĝo, tio estas, agorda parametro
UG0644 Uzantgvidilo Revizio 5.0
12
DDR AXI Arbitro
La interna bufrolarĝo estas determinita de AXI-datumbusa larĝo, tio estas, agorda parametro g_AXI_DWIDTH.
La transakcioj de legado kaj skribado de AXI estas faritaj laŭ la specifoj de ARM AMBA AXI. La transakcia grandeco por ĉiu datumtransigo estas fiksita al 64-bit. La bloko generas AXI-transakciojn de fiksa eksploda longo de 16 taktoj. La bloko ankaŭ kontrolas ĉu iu ununura eksplodo transiras la AXI-adreslimon de 4 KByte. Se ununura eksplodo transiras la 4 KBajtan limon, la eksplodo estas dividita en 2 eksplodon ĉe la 4 KBajta limo.
3.3
Parametroj de agordo
La sekva tabelo listigas la agordajn parametrojn uzitajn en la aparatara efektivigo de la DDR AXI Arbitro. Ĉi tiuj estas ĝeneralaj parametroj kaj povas esti variitaj laŭ la aplikaj postuloj.
Tabelo 2 · Parametroj de agordo
Nomo g_AXI_AWIDTH g_AXI_DWIDTH g_RD_CHANNEL1_AXI_BUFF_AWIDTH
g_RD_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL3_AXI_BUFF_AWIDTH
g_RD_CHANNEL4_AXI_BUFF_AWIDTH
g_WR_CHANNEL1_AXI_BUFF_AWIDTH
g_WR_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL1_HORIZONTAL_RESOLUTION g_RD_CHANNEL2_HORIZONTAL_RESOLUTION g_RD_CHANNEL3_HORIZONTAL_RESOLUTION g_RD_CHANNEL4_HORIZONTAL_RESOLUTION g_WR_CHANNEL1_HORIZONTAL_RESOLUTION g_WR_CHANNEL_HORIZONTAL_RESOLUTION g_WR_CHANNEL_2_RESOLUTION g_WR_CHANNEL_CHANNEL_1_RESOLUTION WIDTH g_RD_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL3_VIDEO_DATA_WIDTH g_RD_CHANNEL4_VIDEO_DATA_WIDTH g_WR_CHANNEL1_VIDEO_DATA_WIDTH g_WR_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL_STORFFER_LINE1_STORF
Priskribo
AXI-adresbusa larĝo
AXI-datumbusa larĝa
Adresbusa larĝo por la legita Kanalo 1 interna bufro, kiu stokas la AXI-legitajn datenojn.
Adresbusa larĝo por la legita Kanalo 2 interna bufro, kiu stokas la AXI-legitajn datenojn.
Adresbusa larĝo por la legita Kanalo 3 interna bufro, kiu stokas la AXI-legitajn datenojn.
Adresbusa larĝo por la legita Kanalo 4 interna bufro, kiu stokas la AXI-legitajn datenojn.
Adresbusa larĝo por la skriba Kanalo 1 interna bufro, kiu stokas la AXI-skribajn datenojn.
Adresbusa larĝo por la skriba Kanalo 2 interna bufro, kiu stokas la AXI-skribajn datenojn.
Videbla ekrano horizontala rezolucio por legado de Kanalo 1
Videbla ekrano horizontala rezolucio por legado de Kanalo 2
Videbla ekrano horizontala rezolucio por legado de Kanalo 3
Videbla ekrano horizontala rezolucio por legado de Kanalo 4
Videbla ekrano horizontala rezolucio por verki Kanalon 1
Videbla ekrano horizontala rezolucio por verki Kanalon 2
Legu larĝon de bito-eliga kanalo 1
Legu larĝon de bito-eliga kanalo 2
Legu larĝon de bito-eliga kanalo 3
Legu larĝon de bito-eliga kanalo 4
Skribu Kanalo 1 video Enigo bita larĝa.
Skribu Kanalo 2 video Enigo bita larĝa.
Profundo de la interna bufro por legi Kanalon 1 laŭ nombro da ekranaj horizontalaj linioj. La profundo de la bufro estas g_RD_CHANNEL1_HORIZONTAL_RESOLUTION * g_RD_CHANNEL1_VIDEO_DATA_WIDTH * g_RD_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
UG0644 Uzantgvidilo Revizio 5.0
13
DDR AXI Arbitro
3.4
Nomo g_RD_CHANNEL2_BUFFER_LINE_STORAGE g_RD_CHANNEL3_BUFFER_LINE_STORAGE g_RD_CHANNEL4_BUFFER_LINE_STORAGE g_WR_CHANNEL1_BUFFER_LINE_STORAGE g_WR_CHANNEL2_BUFFER_LINE_STORAGE
Priskribo
Profundo de la interna bufro por legi Kanalon 2 laŭ nombro da ekranaj horizontalaj linioj. La profundo de la bufro estas g_RD_CHANNEL2_HORIZONTAL_RESOLUTION * g_RD_CHANNEL2_VIDEO_DATA_WIDTH * g_RD_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Profundo de la interna bufro por legi Kanalon 3 laŭ nombro da ekranaj horizontalaj linioj. La profundo de la bufro estas g_RD_CHANNEL3_HORIZONTAL_RESOLUTION * g_RD_CHANNEL3_VIDEO_DATA_WIDTH * g_RD_CHANNEL3_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Profundo de la interna bufro por legi Kanalon 4 laŭ nombro da ekranaj horizontalaj linioj. La profundo de la bufro estas g_RD_CHANNEL4_HORIZONTAL_RESOLUTION * g_RD_CHANNEL4_VIDEO_DATA_WIDTH * g_RD_CHANNEL4_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Profundo de la interna bufro por skribi Kanalon 1 laŭ nombro da ekranaj horizontalaj linioj. La profundo de la bufro estas g_WR_CHANNEL1_HORIZONTAL_RESOLUTION * g_WR_CHANNEL1_VIDEO_DATA_WIDTH * g_WR_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Profundo de la interna bufro por skribi Kanalon 2 laŭ nombro da ekranaj horizontalaj linioj. La profundo de la bufro estas g_WR_CHANNEL2_HORIZONTAL_RESOLUTION * g_WR_CHANNEL2_VIDEO_DATA_WIDTH * g_WR_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Tempaj Diagramoj
La sekva figuro montras la konekton de la lego- kaj skribpeto-enigaĵoj, komencan memoradreson, bajtojn por legi aŭ skribi enigaĵojn de ekstera majstro, legi aŭ skribi agnoskon, kaj legi aŭ skribi kompletigproduktaĵojn donitajn de arbitracianto.
Figuro 5 · Tempodiagramo por Signaloj Uzitaj en Skribo/Legado tra AXI-Interfaco
UG0644 Uzantgvidilo Revizio 5.0
14
DDR AXI Arbitro
La sekva figuro montras la ligon inter la enigo de skriba datumo de la ekstera majstro kune kun la enigo de datumoj valida por ambaŭ skribkanaloj. Figuro 6 · Tempodiagramo por Skribo en Interna Stokado
La sekva figuro montras la ligon inter la legita datuma eligo al la ekstera majstro kune kun la datuma eligo valida por ĉiuj legaj kanaloj 2, 3, kaj 4. Figuro 7 · Tempodiagramo por Datumoj Ricevitaj per DDR AXI Arbitro por Legaj Kanaloj 2, 3 , kaj 4
La sekva figuro montras la konekton inter la legita datuma eligo por la legita Kanalo 1 kiam g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION estas pli granda ol 128 (en ĉi tiu kazo = 256). Figuro 8 · Tempodiagramo por Datenoj Ricevitaj per DDR AXI Arbiter Read Channel 1 (pli granda ol 128 bajtoj)
UG0644 Uzantgvidilo Revizio 5.0
15
DDR AXI Arbitro
La sekva figuro montras la ligon inter la legita datuma eligo por la legita Kanalo 1 kiam g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION estas malpli ol aŭ egala al 128 (ĉi-kaze = 64). Figuro 9 · Tempodiagramo por Datenoj Ricevitaj per DDR AXI Arbiter Read Channel 1 (malpli ol aŭ egala al 128 bajtoj)
3.5
Testbenko
Testbenko estas provizita por kontroli la funkciecon de la kerno de DDR Arbiter. La sekva tabelo listigas la parametrojn agordajn laŭ la aplikaĵo.
Tablo 3 · Testbench-Agordaj Parametroj
Nomo IMAGE_1_FILE_NAME BILDO_2_FILE_NAME g_DATA_WIDTH WIDTH HEIGHT
Priskribo Enigo file nomo por bildo skribenda per skribkanalo 1 Enigo file nomo por bildo skribota per skriba kanalo 2 Video-datuma larĝo de la legado aŭ skriba kanalo Horizontala rezolucio de la bildo skribota kaj legota per la skriba kaj legokanalo Vertikala rezolucio de la bildo por esti skribita kaj legita per la skribo kaj legado kanaloj
UG0644 Uzantgvidilo Revizio 5.0
16
DDR AXI Arbitro
La sekvaj paŝoj priskribas kiel testbenko estas uzata por simuli la kernon per Libero SoC. 1. En la fenestro Dezajna Fluo, dekstre alklaku Krei SmartDesign kaj alklaku Kuri por krei SmartDesign.
Figuro 10 · Krei SmartDesign
2. Enigu la nomon de la nova dezajno kiel video_dma en la dialogujo Krei Novan SmartDesign kaj alklaku OK. SmartDesign estas kreita, kaj kanvaso montriĝas dekstre de la panelo Dezajna Fluo.
Figuro 11 · Nomado de SmartDesign
3. En la Katalogo-fenestro, vastigu Solvoj-Video kaj trenu kaj faligu SF2 DDR Memory Arbiter en la SmartDesign-kanvaso.
UG0644 Uzantgvidilo Revizio 5.0
17
DDR AXI Arbitro
Figuro 12 · DDR Memory Arbiter en Libero SoC Katalogo
La DDR Memory Arbiter Core montriĝas, kiel montrite en la sekva figuro. Duoble alklaku la kernon por agordi la arbitraciiston se necese.
UG0644 Uzantgvidilo Revizio 5.0
18
DDR AXI Arbitro
Figuro 13 · DDR Memory Arbiter Core en SmartDesign Canvas
4. Elektu ĉiujn havenojn de la kerno kaj dekstre alklaku kaj poste alklaku Antaŭenigi al Supra Nivelo, kiel montrite en la
UG0644 Uzantgvidilo Revizio 5.0
19
DDR AXI Arbitro
4. Elektu ĉiujn havenojn de la kerno kaj dekstre alklaku kaj poste alklaku Antaŭenigi al Supra Nivelo, kiel montrite en la sekva figuro. Figuro 14 · Antaŭenigi al Supra Nivela Opcio
Certigu antaŭenigi ĉiujn havenojn al la plej alta nivelo antaŭ alklaki la piktogramon de generi komponanton en la ilobreto.
5. Alklaku la piktogramon Genera Komponanton en la ilobreto SmartDesign, kiel montrite en la sekva figuro.
UG0644 Uzantgvidilo Revizio 5.0
20
DDR AXI Arbitro
5. Alklaku la piktogramon Genera Komponanton en la ilobreto SmartDesign, kiel montrite en la sekva figuro. La SmartDesign-komponento estas generita. Figuro 15 · Generu Komponon
6. Navigu al View > Vindozo > Files. La Files dialogujo montriĝas. 7. Dekstre alklaku la simulan dosierujon kaj alklaku Importi Files, kiel montrite en la sekva figuro.
Figuro 16 · Importi File
8. Importi la bildan stimulon file, navigu kaj importu unu el la sekvaj files kaj alklaku Malfermi.
UG0644 Uzantgvidilo Revizio 5.0
21
DDR AXI Arbitro
8. Importi la bildan stimulon file, navigu kaj importu unu el la sekvaj files kaj alklaku Malfermi. a. A sample RGB_in.txt file estas provizita per la testbenko ĉe la sekva vojo:
..Project_namecomponentMicrosemiSolutionCore ddr_memory_arbiter 2.0.0Stimulo
Por importi la sample testbenko enigo bildo, foliumi al la sample testbench eniga bildo file, kaj alklaku Malfermi, kiel montrite en la sekva figuro. Figuro 17 · Eniga Bildo File Elekto
b. Por importi malsaman bildon, foliumu al la dosierujo enhavanta la deziratan bildon file, kaj alklaku Malfermi. La importita bilda stimulo file estas listigita sub simuladosierujo, kiel montrite en la sekva figuro. Figuro 18 · Eniga Bildo File en Simulada Adresaro
9. Importu la ddr BFM files. Du files kiuj estas ekvivalentaj de
UG0644 Uzantgvidilo Revizio 5.0
kaj
22
DDR AXI Arbitro
9. Importu la ddr BFM files. Du files kiuj estas ekvivalentaj de DDR BFM — ddr3.v kaj ddr3_parameters.v estas provizitaj kun la testbenko ĉe la sekva vojo: ..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus. Dekstre alklaku la stimulan dosierujon kaj elektu Importi Files opcio, kaj tiam elektu la menciitan BFM files. La importita DDR BFM files estas listigitaj sub stimulo, kiel montrite en la sekva figuro. Figuro 19 · Importita File
10. Navigu al File > Importi > Aliaj. La Importo Files dialogujo montriĝas. Figuro 20 · Import Testbench File
11. Importu la testbenkon kaj MSS-komponenton files (top_tb.cxf, mss_top_sb_MSS.cxf, mss_top.cxf, kaj mss
..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulo
UG0644 Uzantgvidilo Revizio 5.0
23
11.
DDR AXI Arbitro
Figuro 21 · Import Testbench kaj MSS Komponento Files
Figuro 22 · top_tb Kreita
UG0644 Uzantgvidilo Revizio 5.0
24
DDR AXI Arbitro
3.5.1
Simulante MSS SmartDesign
La sekvaj instrukcioj priskribas kiel simuli MSS SmartDesign:
1. Alklaku la langeton Dezajna Hierarkio kaj elektu Komponanton el la montra fallisto. La importita MSS SmartDesign estas montrata.
2. Dekstre alklaku mss_top sub Laboro kaj alklaku Malfermu Komponon, kiel montrite en la sekva figuro. La komponanto mss_top_sb_0 estas montrata.
Figuro 23 · Malferma Komponanto
3. Dekstre alklaku la mss_top_sb_0-komponenton kaj alklaku Agordi, kiel montrite en la sekva figuro.
UG0644 Uzantgvidilo Revizio 5.0
25
DDR AXI Arbitro
3. Dekstre alklaku la mss_top_sb_0-komponenton kaj alklaku Agordi, kiel montrite en la sekva figuro. Figuro 24 · Agordi Komponon
La fenestro de MSS-Agordo estas montrata, kiel montrite en la sekva figuro. Figuro 25 · MSS-Agorda Fenestro
4. Klaku Poste tra ĉiuj agordaj langetoj, kiel montrite en la sekva bildo.
UG0644 Uzantgvidilo Revizio 5.0
26
DDR AXI Arbitro
4. Klaku Poste tra ĉiuj agordaj langetoj, kiel montrite en la sekva bildo. Figuro 26 · Agordaj langetoj
La MSS estas agordita post kiam la langeto Interruptoj estas agordita. La sekva figuro montras la progresadon de MSS-Agordo. Figuro 27 · MSS-Agorda Fenestro Post Agordo
5. Klaku Poste post kiam la agordo estas kompleta. La fenestro de Memormapo estas montrata, kiel montrite en la sekva figuro.
Figuro 28 · Memormapo
6. Klaku Fini.
7. Alklaku Generate Component de la ilobreto SmartDesign por generi la MSS, kiel montrite en la
UG0644 Uzantgvidilo Revizio 5.0
27
DDR AXI Arbitro
7. Klaku Generi Komponanton de la ilobreto SmartDesign por generi la MSS, kiel montrite en la sekva figuro. Figuro 29 · Generu Komponon
8. En la Dezajna Hierarkio-fenestro, dekstre alklaku mss_top sub Laboro kaj alklaku Agordi Kiel Radikon, kiel montrite en la sekva figuro. Figuro 30 · Agordu MSS kiel Radiko
9. En la fenestro Dezajna Fluo, vastigu Kontrolu Antaŭsintezitan Dezajnon sub Krei Dezajnon, dekstre alklaku
UG0644 Uzantgvidilo Revizio 5.0
28
DDR AXI Arbitro
9. En la fenestro Dezajna Fluo, vastigu Kontrolu Antaŭsintezitan Dezajnon sub Krei Dezajnon, dekstre alklaku Simuli kaj alklaku Malfermu Interage. Ĝi simulas la MSS. Figuro 31 · Simulu la Antaŭsintezitan Dezajnon
10. Alklaku Ne se vigla mesaĝo estas montrata por asocii Testbench-stimulon kun MSS. 11. Fermu la fenestron Modelsim post kiam la simulado finiĝos.
Figuro 32 · Simulada Fenestro
UG0644 Uzantgvidilo Revizio 5.0
29
DDR AXI Arbitro
3.5.2
Simulado de Testbenko
La sekvaj instrukcioj priskribas kiel simuli testbenkon:
1. Elektu la top_tb SmartDesign Testbench kaj alklaku Generate Component de la SmartDesign ilobreto por generi la testbench, kiel montrite en la sekva figuro.
Figuro 33 · Generado de Komponanto
2. En la fenestro de Stimula Hierarkio, dekstre alklaku top_tb (top_tb.v) testbench file kaj alklaku Agordi kiel aktivan stimulon. La stimulo estas aktivigita por la testbenko top_tb file.
3. En la fenestro de Stimula Hierarkio, dekstre alklaku top_tb (
UG0644 Uzantgvidilo Revizio 5.0
) testbenko file kaj alklaku Malfermu
30
DDR AXI Arbitro
3. En la fenestro de Stimula Hierarkio, dekstre alklaku top_tb (top_tb.v) testbench file kaj alklaku Malfermu Interage de Simuli Antaŭ-Sinteza Dezajno. Ĉi tio simulas la kernon por unu kadro. Figuro 34 · Simulado de Antaŭsinteza Dezajno
4. Se la simulado estas interrompita pro la rultempa limo en la DO file, uzu la komandon run -all por kompletigi la simuladon. Post kiam la simulado estas finita, navigu al View > Files > simulado al view la testbenka eligbildo file en la simulada dosierujo.
La eligo de la simulado la tekstekvivalento de unu kadro de la bildo, estas konservita en la teksto Read_out_rd_ch(x).txt. file depende de la legkanalo uzata. Ĉi tio povas esti konvertita en bildon kaj komparita kun la originala bildo.
3.6
Uzado de Rimedoj
La DDR Arbiter-bloko estas efektivigita sur M2S150T SmartFusion®2 System-on-Chip (SoC) FPGA en la
FC1152-pakaĵo) kaj PolarFire FPGA (MPF300TS_ES - 1FCG1152E-pakaĵo).
Tablo 4 · Rimedo-Uzo por DDR AXI Arbiter
Rimedo DFF-oj 4-eniga LUT-oj MACC RAM1Kx18
Uzado 2992 4493 0 20
(Por:
g_RD_CHANNEL(X)_HORIZONTALA_RESOLUCIO = 1280
g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_WR_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_AXI_LARGO = 64
g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH = 24
RAM64x18
g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH = 32) 0
UG0644 Uzantgvidilo Revizio 5.0
31
DDR AXI Arbitro
Microsemi Corporate Headquarters One Enterprise, Aliso Viejo, CA 92656 Usono Ene de Usono: +1 800-713-4113 Ekster Usono: +1 949-380-6100 Fakso: +1 949-215-4996 Retpoŝto: sales.support@microsemi.com www.microsemi.com
© 2018 Microsemi Corporation. Ĉiuj rajtoj rezervitaj. Microsemi kaj la Microsemi-emblemo estas varmarkoj de Microsemi Corporation. Ĉiuj aliaj varmarkoj kaj servomarkoj estas la posedaĵo de siaj respektivaj posedantoj.
Microsemi faras neniun garantion, reprezentadon aŭ garantion koncerne la informojn enhavitajn ĉi tie aŭ la taŭgecon de ĝiaj produktoj kaj servoj por iu ajn aparta celo, nek Microsemi supozas ajnan respondecon de la apliko aŭ uzo de ajna produkto aŭ cirkvito. La produktoj venditaj ĉi-suba kaj ĉiuj aliaj produktoj venditaj de Microsemi estis submetitaj al limigitaj provoj kaj ne devus esti uzataj kune kun misi-kritika ekipaĵo aŭ aplikoj. Oni kredas, ke ajnaj agadospecifoj estas fidindaj sed ne estas kontrolitaj, kaj Aĉetanto devas fari kaj plenumi ĉiujn agadojn kaj aliajn provojn de la produktoj, sole kaj kune kun aŭ instalitaj en iuj finaj produktoj. Aĉetanto ne dependas de iuj datumoj kaj agado-specifoj aŭ parametroj provizitaj de Microsemi. Estas la respondeco de la Aĉetanto sendepende determini taŭgecon de iuj produktoj kaj testi kaj kontroli la samon. La informoj provizitaj de Microsemi ĉi-sube estas provizitaj "kiel estas, kie estas" kaj kun ĉiuj misfunkciadoj, kaj la tuta risko asociita kun tiaj informoj estas tute kun la Aĉetanto. Microsemi ne donas, eksplicite aŭ implicite, al iu ajn partio ajnajn patentajn rajtojn, licencojn, aŭ ajnajn aliajn IP-rajtojn, ĉu koncerne tiajn informojn mem aŭ io ajn priskribitan per tiaj informoj. Informoj provizitaj en ĉi tiu dokumento estas proprieta de Microsemi, kaj Microsemi rezervas la rajton fari ajnajn ŝanĝojn al la informoj en ĉi tiu dokumento aŭ al ajnaj produktoj kaj servoj iam ajn sen avizo.
Microsemi Corporation (Nasdaq: MSCC) ofertas ampleksan biletujon de duonkonduktaĵoj kaj sistemaj solvoj por aerospaco kaj defendo, komunikado, datumcentro kaj industriaj merkatoj. Produktoj inkluzivas alt-efikecajn kaj radiad-harditajn analogajn mikssignalajn integrajn cirkvitojn, FPGAojn, SoCojn kaj ASICojn; produktoj pri administrado de potenco; tempaj kaj sinkronigaj aparatoj kaj precizaj tempsolvoj, fiksante la mondan normon por tempo; aparatoj pri voĉa prilaborado; RF-solvoj; diskretaj komponantoj; entreprenaj stokado kaj komunikado solvoj; sekureco teknologioj kaj skalebla anti-tamper produktoj; Eterretaj solvoj; Power-over-Ethernet ICs kaj midspans; same kiel laŭmendajn dezajnokapablojn kaj servojn. Microsemi havas ĉefsidejon en Aliso Viejo, Kalifornio, kaj havas ĉirkaŭ 4,800 dungitojn tutmonde. Lernu pli ĉe www.microsemi.com.
50200644
UG0644 Uzantgvidilo Revizio 5.0
32
Dokumentoj/Rimedoj
 |
Mikroĉipo UG0644 DDR AXI Arbitro [pdf] Uzantogvidilo UG0644 DDR AXI Arbitro, UG0644, DDR AXI Arbitro, AXI Arbitro |
