UG0644 DDR AXI Arbiter
Πληροφορίες προϊόντος
Το DDR AXI Arbiter είναι ένα στοιχείο υλικού που παρέχει α
Κύρια διεπαφή AXI 64-bit με τους ελεγκτές DDR-SDRAM στο chip.
Χρησιμοποιείται συνήθως σε εφαρμογές βίντεο για buffering και
επεξεργασία δεδομένων εικονοστοιχείων βίντεο. Το εγχειρίδιο χρήσης του προϊόντος παρέχει
λεπτομερείς πληροφορίες και οδηγίες για την εφαρμογή υλικού,
προσομοίωση και χρήση πόρων.
Υλοποίηση Υλικού
Το DDR AXI Arbiter έχει σχεδιαστεί για διασύνδεση με το DDR-SDRAM
ελεγκτές στο τσιπ. Παρέχει μια κύρια διεπαφή AXI 64-bit
που επιτρέπει τη γρήγορη επεξεργασία δεδομένων εικονοστοιχείων βίντεο. Ο χρήστης του προϊόντος
Το εγχειρίδιο παρέχει μια λεπτομερή περιγραφή σχεδίασης του DDR AXI
Το Arbiter και η εφαρμογή υλικού του.
Προσομοίωση
Το εγχειρίδιο χρήσης του προϊόντος παρέχει οδηγίες για την προσομοίωση του
DDR AXI Arbiter χρησιμοποιώντας εργαλεία MSS SmartDesign και Testbench. Αυτά τα
εργαλεία επιτρέπουν στο χρήστη να επικυρώσει την ορθότητα του σχεδίου και
διασφαλίστε τη σωστή λειτουργία του στοιχείου υλικού.
Αξιοποίηση πόρων
Το DDR AXI Arbiter χρησιμοποιεί πόρους συστήματος όπως η λογική
κελιά, μπλοκ μνήμης και πόρους δρομολόγησης. Ο χρήστης του προϊόντος
εγχειρίδιο παρέχει μια λεπτομερή αναφορά χρήσης πόρων η οποία
περιγράφει τις απαιτήσεις πόρων του DDR AXI Arbiter. Αυτό
πληροφορίες μπορούν να χρησιμοποιηθούν για να διασφαλιστεί ότι το στοιχείο υλικού μπορεί
να υλοποιηθεί εντός των διαθέσιμων πόρων του συστήματος.
Οδηγίες χρήσης προϊόντος
Οι παρακάτω οδηγίες παρέχουν οδηγίες για τον τρόπο χρήσης του
Διαιτητής DDR AXI:
Βήμα 1: Υλοποίηση υλικού
Εφαρμόστε το στοιχείο υλικού DDR AXI Arbiter στη διασύνδεση
με τους ελεγκτές στο chip DDR-SDRAM. Ακολουθήστε το σχέδιο
περιγραφή που παρέχεται στο εγχειρίδιο χρήσης του προϊόντος για να διασφαλιστεί η σωστή
υλοποίηση του στοιχείου υλικού.
Βήμα 2: Προσομοίωση
Προσομοιώστε τη σχεδίαση DDR AXI Arbiter χρησιμοποιώντας το MSS SmartDesign και
Εργαλεία πάγκου δοκιμών. Ακολουθήστε τις οδηγίες που παρέχονται στο προϊόν
εγχειρίδιο χρήστη για την επικύρωση της ορθότητας του σχεδιασμού και τη διασφάλιση
σωστή λειτουργία του στοιχείου υλικού.
Βήμα 3: Αξιοποίηση πόρων
Review την αναφορά χρήσης πόρων που παρέχεται στο προϊόν
εγχειρίδιο χρήστη για τον προσδιορισμό των απαιτήσεων πόρων του DDR AXI
Διαιτητής. Βεβαιωθείτε ότι το στοιχείο υλικού μπορεί να εφαρμοστεί
μέσα στους διαθέσιμους πόρους του συστήματος.
Ακολουθώντας αυτές τις οδηγίες, μπορείτε να χρησιμοποιήσετε αποτελεσματικά το DDR
Εξάρτημα υλικού AXI Arbiter για αποθήκευση δεδομένων εικονοστοιχείων βίντεο και
επεξεργασία σε εφαρμογές βίντεο.
Οδηγός χρήσης UG0644
Διαιτητής DDR AXI
Φεβρουάριος 2018
Διαιτητής DDR AXI
Περιεχόμενα
1 Ιστορικό αναθεώρησης ………………………………………………………………………………………………………………….. 1
1.1 Αναθεώρηση 5.0 …………………………………………………………………………………………………………………………. 1 1.2 Αναθεώρηση 4.0 ……………………………………………………………………………………………………………………………. 1 1.3 Αναθεώρηση 3.0 ……………………………………………………………………………………………………………………………. 1 1.4 Αναθεώρηση 2.0 ……………………………………………………………………………………………………………………………. 1 1.5 Αναθεώρηση 1.0 …………………………………………………………………………………………………………………………. 1
2 Εισαγωγή ……………………………………………………………………………………………………………………………….. 2 3 Υλικό Υλοποίηση …………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………
3.1 Περιγραφή σχεδίασης ……………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… 3 3.2 Είσοδοι και Έξοδοι …………………………………………………………………………………………………………………….. 5 3.3 Παράμετροι διαμόρφωσης ………… ………………………………………………………………………………………………. 13 3.4 Διαγράμματα χρονισμού ……………………………………………………………………………………………………………………………………………………………………………………………………. 14 3.5 Πάγκος δοκιμών ……………………………………………………………………………………………………………………… 16
3.5.1 Προσομοίωση MSS SmartDesign …………………………………………………………………………………………………………………………………………………………………………………. 25 3.5.2 Προσομοίωση δοκιμαστικού πάγκου…………………………………………………………………………………………………………………… 30 3.6 Αξιοποίηση πόρων ………………………………………………………………………………………………………………………………………………………………………………………………………………………….. 31
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
Διαιτητής DDR AXI
1
Ιστορικό αναθεώρησης
Το ιστορικό αναθεωρήσεων περιγράφει τις αλλαγές που εφαρμόστηκαν στο έγγραφο. Οι αλλαγές παρατίθενται με αναθεώρηση, ξεκινώντας από την πιο πρόσφατη δημοσίευση.
1.1
Αναθεώρηση 5.0
Στην αναθεώρηση 5.0 αυτού του εγγράφου, η ενότητα Χρήση πόρων και η Αναφορά χρήσης πόρων
ενημερώθηκαν. Για περισσότερες πληροφορίες, ανατρέξτε στην ενότητα Χρήση πόρων (βλ. σελίδα 31).
1.2
Αναθεώρηση 4.0
Ακολουθεί μια σύνοψη των αλλαγών στην αναθεώρηση 4.0 αυτού του εγγράφου.
Προστέθηκαν οι παράμετροι διαμόρφωσης του πάγκου δοκιμών στον πίνακα. Για περισσότερες πληροφορίες, ανατρέξτε στην ενότητα Παράμετροι διαμόρφωσης (δείτε σελίδα 16). Προστέθηκαν πληροφορίες για την προσομοίωση του πυρήνα χρησιμοποιώντας το testbench. Για περισσότερες πληροφορίες, ανατρέξτε στην ενότητα Testbench (βλ. σελίδα 16). Ενημερώθηκε η χρήση πόρων για τις τιμές Arbiter DDR AXI στον πίνακα. Για περισσότερες πληροφορίες, ανατρέξτε στην ενότητα Χρήση πόρων (βλ. σελίδα 31).
1.3
Αναθεώρηση 3.0
Ακολουθεί μια σύνοψη των αλλαγών στην αναθεώρηση 3.0 αυτού του εγγράφου.
Προστέθηκαν πληροφορίες 8 bit για το κανάλι εγγραφής 1 και 2. Για περισσότερες πληροφορίες, ανατρέξτε στην ενότητα Περιγραφή σχεδίασης (δείτε σελίδα 3). Ενημερώθηκε η ενότητα Testbench. Για περισσότερες πληροφορίες, ανατρέξτε στην ενότητα Testbench (βλ. σελίδα 16).
1.4
Αναθεώρηση 2.0
Στην αναθεώρηση 2.0 αυτού του εγγράφου, τα σχήματα και οι πίνακες του ενημερώθηκαν στην ενότητα Testbench.
Για περισσότερες πληροφορίες, ανατρέξτε στην ενότητα Testbench (βλ. σελίδα 16).
1.5
Αναθεώρηση 1.0
Η αναθεώρηση 1.0 ήταν η πρώτη δημοσίευση αυτού του εγγράφου
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
1
Διαιτητής DDR AXI
2
Εισαγωγή
Οι μνήμες αποτελούν αναπόσπαστο μέρος κάθε τυπικής εφαρμογής βίντεο και γραφικών. Χρησιμοποιούνται για την αποθήκευση δεδομένων εικονοστοιχείων βίντεο. Ένα κοινό buffering π.χampΤο le είναι buffers καρέ οθόνης στα οποία τα πλήρη δεδομένα εικονοστοιχείων βίντεο για ένα πλαίσιο αποθηκεύονται στη μνήμη.
Η σύγχρονη μνήμη DRAM (SDRAM) διπλού ρυθμού δεδομένων (DDR) είναι μια από τις κοινώς χρησιμοποιούμενες μνήμες σε εφαρμογές βίντεο για αποθήκευση στην προσωρινή μνήμη. Η SDRAM χρησιμοποιείται λόγω της ταχύτητάς της που απαιτείται για γρήγορη επεξεργασία σε συστήματα βίντεο.
Το παρακάτω σχήμα δείχνει έναν πρώηνampένα διάγραμμα σε επίπεδο συστήματος διασύνδεσης μνήμης DDR-SDRAM με εφαρμογή βίντεο.
Εικόνα 1 · Διεπαφή μνήμης DDR-SDRAM
Στο Microsemi SmartFusion®2 System-on-Chip (SoC), υπάρχουν δύο ελεγκτές DDR στο τσιπ με προηγμένη επεκτάσιμη διεπαφή 64 bit (AXI) και προηγμένες εξαρτημένες διεπαφές υψηλής απόδοσης διαύλου 32 bit (AHB) προς το πεδίο με δυνατότητα προγραμματισμού ύφασμα gate array (FPGA). Απαιτείται μια κύρια διεπαφή AXI ή AHB για την ανάγνωση και εγγραφή της μνήμης DDR-SDRAM που είναι διασυνδεδεμένη με τους ελεγκτές DDR στο chip.
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
2
Διαιτητής DDR AXI
3
Υλοποίηση Υλικού
3.1
Περιγραφή σχεδίου
Το DDR AXI Arbiter παρέχει μια κύρια διεπαφή 64-bit AXI στους ελεγκτές DDR-SDRAM στο chip του
Συσκευές SmartFusion2. Το DDR AXI Arbiter έχει τέσσερα κανάλια ανάγνωσης και δύο κανάλια εγγραφής προς το
λογική χρήστη. Το μπλοκ διαιτητεύεται μεταξύ των τεσσάρων καναλιών ανάγνωσης για να παρέχει πρόσβαση στην ανάγνωση AXI
κανάλι με κυκλικό τρόπο. Εφόσον το αίτημα ανάγνωσης του πλοιάρχου καναλιού 1 είναι υψηλό, ο AXI
το κανάλι ανάγνωσης έχει εκχωρηθεί σε αυτό. Το κανάλι ανάγνωσης 1 έχει σταθερό πλάτος δεδομένων εξόδου 24-bit. Διαβάστε τα κανάλια 2, 3,
και 4 μπορούν να διαμορφωθούν ως πλάτος εξόδου δεδομένων 8-bit, 24-bit ή 32-bit. Αυτό επιλέγεται από την παγκόσμια
παράμετρος διαμόρφωσης.
Το μπλοκ διαιτητεύει επίσης μεταξύ των δύο καναλιών εγγραφής για να παρέχει πρόσβαση στο κανάλι εγγραφής AXI με τρόπο κυκλικής διαδοχής. Και τα δύο κανάλια εγγραφής έχουν την ίδια προτεραιότητα. Τα κανάλια εγγραφής 1 και 2 μπορούν να διαμορφωθούν ως πλάτος δεδομένων εισόδου 8-bit, 24-bit ή 32-bit.
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
3
Διαιτητής DDR AXI
Το παρακάτω σχήμα δείχνει το διάγραμμα pin-out ανώτατου επιπέδου του DDR AXI Arbiter. Εικόνα 2 · Διάγραμμα μπλοκ ανωτάτου επιπέδου του μπλοκ Arbiter DDR AXI
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
4
Διαιτητής DDR AXI
Το παρακάτω σχήμα δείχνει το μπλοκ διάγραμμα ανώτατου επιπέδου ενός συστήματος με μπλοκ DDR AXI Arbiter που έχει μεταφερθεί στη συσκευή SmartFusion2. Εικόνα 3 · Διάγραμμα μπλοκ επιπέδου συστήματος του DDR AXI Arbiter στη συσκευή SmartFusion2
3.2
Είσοδοι και Έξοδοι
Ο παρακάτω πίνακας παραθέτει τις θύρες εισόδου και εξόδου του DDR AXI Arbiter.
Πίνακας 1 · Θύρες εισόδου και εξόδου του DDR AXI Arbiter
Όνομα σήματος RESET_N_I
Εισαγωγή κατεύθυνσης
Πλάτος
SYS_CLOCK_I BUFF_READ_CLOCK_I
Εισαγωγή Είσοδος
rd_req_1_i rd_ack_o
Εισόδου-εξόδου
rd_done_1_o start_read_addr_1_i
Είσοδος εξόδου
bytes_to_read_1_i
Εισαγωγή
video_rdata_1_o
Παραγωγή
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL1_AXI_BUFF_ AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH1):0]Περιγραφή
Ενεργό σήμα χαμηλής ασύγχρονης επαναφοράς στη σχεδίαση
Ρολόι συστήματος
Το ρολόι ανάγνωσης του εσωτερικού buffer του καναλιού εγγραφής, πρέπει να είναι διπλάσια από τη συχνότητα SYS_CLOCK_I
Διαβάστε το αίτημα από τον Master 1
Αναγνώριση διαιτητή για ανάγνωση του αιτήματος από τον Master 1
Διαβάστε την ολοκλήρωση στο Master 1
Διεύθυνση DDR από όπου πρέπει να ξεκινήσει η ανάγνωση για το κανάλι ανάγνωσης 1
Byte προς ανάγνωση από το κανάλι ανάγνωσης 1
Έξοδος δεδομένων βίντεο από το κανάλι ανάγνωσης 1
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
5
Διαιτητής DDR AXI
Όνομα σήματος rdata_valid_1_o rd_req_2_i rd_ack_2_o
rd_done_2_o start_read_addr_2_i
bytes_to_read_2_i
video_rdata_2_o
rdata_valid_2_o rd_req_3_i rd_ack_3_o
rd_done_3_o start_read_addr_3_i
bytes_to_read_3_i
video_rdata_3_o
rdata_valid_3_o rd_req_4_i rd_ack_4_o
rd_done_4_o start_read_addr_4_i
bytes_to_read_4_i
video_rdata_4_o
rdata_valid_4_o wr_req_1_i wr_ack_1_o
wr_done_1_o start_write_addr_1_i
bytes_to_write_1_i
video_wdata_1_i
wdata_valid_1_i wr_req_2_i
Έξοδος Κατεύθυνσης Είσοδος Έξοδος
Είσοδος εξόδου
Εισαγωγή
Παραγωγή
Έξοδος Είσοδος Έξοδος
Είσοδος εξόδου
Εισαγωγή
Παραγωγή
Έξοδος Είσοδος Έξοδος
Είσοδος εξόδου
Εισαγωγή
Παραγωγή
Έξοδος Είσοδος Έξοδος
Είσοδος εξόδου
Εισαγωγή
Εισαγωγή
Εισαγωγή Είσοδος
Πλάτος
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL2_VIDEO_DATA_WIDTH1):0] [(g_AXI_AWIDTH-1):0] [(g_AXI_AWIDTH-3):3] 1] [(g_RD_CHANNEL0_VIDEO_DATA_WIDTH3 ). – 1:0 ] [(g_WR_CHANNEL1_VIDEO_DATA_WIDTH0):4]
Περιγραφή Ανάγνωση δεδομένων έγκυρα από το κανάλι ανάγνωσης 1 Αίτημα ανάγνωσης από το Master 2 Επιβεβαίωση Arbiter για ανάγνωση του αιτήματος από το Master 2 Ολοκλήρωση ανάγνωσης στη διεύθυνση Master 2 DDR από όπου πρέπει να ξεκινήσει η ανάγνωση για ανάγνωση καναλιού 2 Byte για ανάγνωση από το κανάλι ανάγνωσης 2 Δεδομένα βίντεο Έξοδος από το κανάλι ανάγνωσης 2 Ανάγνωση δεδομένων έγκυρα από το κανάλι ανάγνωσης 2 Αίτημα ανάγνωσης από το Master 3 Επιβεβαίωση διαιτησίας για ανάγνωση αίτησης από το Master 3 Ολοκλήρωση ανάγνωσης στη διεύθυνση Master 3 DDR από όπου πρέπει να ξεκινήσει η ανάγνωση για ανάγνωση καναλιού 3 Byte από ανάγνωση κανάλι 3 Έξοδος δεδομένων βίντεο από το κανάλι ανάγνωσης 3 Ανάγνωση δεδομένων έγκυρα από το κανάλι ανάγνωσης 3 Αίτημα ανάγνωσης από το Master 4 Επιβεβαίωση διαιτησίας για την ανάγνωση του αιτήματος από το Master 4 Ολοκλήρωση ανάγνωσης στη διεύθυνση Master 4 DDR από όπου πρέπει να ξεκινήσει η ανάγνωση για ανάγνωση καναλιού 4 Byte ανάγνωση από το κανάλι ανάγνωσης 4 Έξοδος δεδομένων βίντεο από το κανάλι ανάγνωσης 4 Ανάγνωση δεδομένων έγκυρων από το κανάλι ανάγνωσης 4 Αίτημα εγγραφής από τον κύριο 1 Επιβεβαίωση διαιτησίας για αίτηση εγγραφής από τον κύριο 1 Ολοκλήρωση εγγραφής στη διεύθυνση Master 1 DDR στην οποία πρέπει να γίνει εγγραφή από το κανάλι εγγραφής 1 Byte προς εγγραφή από το κανάλι εγγραφής 1 Δεδομένα βίντεο Εισαγωγή στο κανάλι εγγραφής 1
Εγγραφή δεδομένων έγκυρων για την εγγραφή καναλιού 1 Αίτημα εγγραφής από τον Master 1
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
6
Διαιτητής DDR AXI
Όνομα σήματος wr_ack_2_o
Έξοδος κατεύθυνσης
wr_done_2_o start_write_addr_2_i
Είσοδος εξόδου
bytes_to_write_2_i
Εισαγωγή
video_wdata_2_i
Εισαγωγή
wdata_valid_2_i AXI I/F σήματα Ανάγνωση καναλιού διεύθυνσης m_arid_o
Εισόδου-εξόδου
m_araddr_o
Παραγωγή
m_arlen_o
Παραγωγή
m_arsize_o m_arburst_o
Έξοδος Έξοδος
m_arlock_o
Παραγωγή
m_arcache_o
Παραγωγή
m_arprot_o
Παραγωγή
Πλάτος
[(g_AXI_AWIDTH-1):0] [(g_WR_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_WR_CHANNEL2_VIDEO_DATA_WIDTH1):0]
Περιγραφή Επιβεβαίωση διαιτητή για αίτηση εγγραφής από το Master 2 Ολοκλήρωση εγγραφής στη διεύθυνση DDR Master 2 στην οποία πρέπει να γίνει εγγραφή από το κανάλι εγγραφής 2 Byte που πρέπει να γραφτούν από το κανάλι εγγραφής 2 Δεδομένα βίντεο Είσοδος για εγγραφή στο κανάλι 2
Γράψτε δεδομένα έγκυρα για εγγραφή καναλιού 2
Διαβάστε το αναγνωριστικό διεύθυνσης. Ταυτοποίηση tag για την ομάδα σημάτων διευθύνσεων ανάγνωσης.
Διαβάστε τη διεύθυνση. Παρέχει την αρχική διεύθυνση μιας συναλλαγής ριπής ανάγνωσης. Παρέχεται μόνο η διεύθυνση έναρξης της ριπής.
Μήκος ριπής. Παρέχει τον ακριβή αριθμό των μεταφορών σε μια ριπή. Αυτές οι πληροφορίες καθορίζουν τον αριθμό των μεταφορών δεδομένων που σχετίζονται με τη διεύθυνση
Μέγεθος ριπής. Μέγεθος κάθε μεταφοράς στη ριπή
Τύπος ριπής. Σε συνδυασμό με τις πληροφορίες μεγέθους, περιγράφεται λεπτομερώς πώς υπολογίζεται η διεύθυνση για κάθε μεταφορά εντός της ριπής.
Διορθώθηκε στο 2'b01 à Αυξητική ριπή διεύθυνσης
Τύπος κλειδαριάς. Παρέχει πρόσθετες πληροφορίες σχετικά με τα ατομικά χαρακτηριστικά της μεταφοράς.
Διορθώθηκε σε 2'b00 à Κανονική πρόσβαση
Τύπος κρυφής μνήμης. Παρέχει πρόσθετες πληροφορίες σχετικά με τα χαρακτηριστικά προσωρινής αποθήκευσης της μεταφοράς.
Διορθώθηκε σε 4'b0000 à Χωρίς προσωρινή αποθήκευση και μη προσωρινή μνήμη
Τύπος προστασίας. Παρέχει πληροφορίες για τη μονάδα προστασίας για τη συναλλαγή.
Διορθώθηκε σε 3'b000 à Κανονική, ασφαλής πρόσβαση σε δεδομένα
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
7
Διαιτητής DDR AXI
Όνομα σήματος m_arvalid_o
Έξοδος κατεύθυνσης
Πλάτος
m_arready_i
Εισαγωγή
Διαβάστε το κανάλι δεδομένων
m_rid_i
Εισαγωγή
[3:0]m_rdata_i m_rresp_i
m_rlast_i m_rvalid_i
Εισαγωγή Είσοδος
[(g_AXI_DWIDTH-1):0] [1:0]Εισαγωγή Είσοδος
m_ready_o
Παραγωγή
Γράψτε το κανάλι διεύθυνσης
m_awid_o
Παραγωγή
m_awaddr_o
Παραγωγή
[3:0] [(g_AXI_AWIDTH-1):0]UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
Περιγραφή Η διεύθυνση ανάγνωσης είναι έγκυρη.
Όταν HIGH, οι πληροφορίες διεύθυνσης ανάγνωσης και ελέγχου είναι έγκυρες και παραμένουν υψηλές έως ότου το σήμα επιβεβαίωσης διεύθυνσης m_arready είναι υψηλό.
`1′ = Οι πληροφορίες διεύθυνσης και ελέγχου είναι έγκυρες
`0′ = Οι πληροφορίες διεύθυνσης και ελέγχου δεν είναι έγκυρες. Διαβάστε τη διεύθυνση έτοιμη. Ο slave είναι έτοιμος να δεχτεί μια διεύθυνση και τα σχετικά σήματα ελέγχου:
1 = σκλάβος έτοιμος
0 = ο σκλάβος δεν είναι έτοιμος.
Διαβάστε ID tag. ταυτότητα tag της ομάδας δεδομένων ανάγνωσης σημάτων. Η τιμή m_rid δημιουργείται από το Slave και πρέπει να ταιριάζει με την τιμή m_arid της συναλλαγής ανάγνωσης στην οποία ανταποκρίνεται. Διαβάστε δεδομένα. Διαβάστε την απάντηση.
Η κατάσταση της μεταφοράς ανάγνωσης. Οι επιτρεπόμενες απαντήσεις είναι OKAY, EXOKAY, SLVERR και DECERR. Διαβάστε το τελευταίο.
Τελευταία μεταφορά σε ριπή ανάγνωσης. Διαβάστε έγκυρο. Τα απαιτούμενα δεδομένα ανάγνωσης είναι διαθέσιμα και η μεταφορά ανάγνωσης μπορεί να ολοκληρωθεί:
1 = διαθέσιμα δεδομένα ανάγνωσης
0 = τα δεδομένα ανάγνωσης δεν είναι διαθέσιμα. Διαβάστε έτοιμο. Ο Master μπορεί να αποδεχτεί τα δεδομένα ανάγνωσης και τις πληροφορίες απόκρισης:
1= κύριος έτοιμος
0 = ο κύριος δεν είναι έτοιμος.
Γράψτε ID διεύθυνσης. Ταυτοποίηση tag για την ομάδα διευθύνσεων εγγραφής σημάτων. Γράψε διεύθυνση. Παρέχει τη διεύθυνση της πρώτης μεταφοράς σε μια συναλλαγή ριπής εγγραφής. Τα συσχετισμένα σήματα ελέγχου χρησιμοποιούνται για τον προσδιορισμό των διευθύνσεων των υπόλοιπων μεταφορών στη ριπή.
8
Διαιτητής DDR AXI
Όνομα σήματος m_awlen_o
Έξοδος κατεύθυνσης
Πλάτος [3:0]
m_awsize_o
Παραγωγή
[2:0]m_awburst_o
Παραγωγή
[1:0]m_awlock_o
Παραγωγή
[1:0]m_awcache_o
Παραγωγή
[3:0]m_awprot_o
Παραγωγή
[2:0]m_awvalid_o
Παραγωγή
Περιγραφή
Μήκος ριπής. Παρέχει τον ακριβή αριθμό των μεταφορών σε μια ριπή. Αυτές οι πληροφορίες καθορίζουν τον αριθμό των μεταφορών δεδομένων που σχετίζονται με τη διεύθυνση.
Μέγεθος ριπής. Μέγεθος κάθε μεταφοράς στη ριπή. Οι στροβοσκοπικές λωρίδες byte υποδεικνύουν ακριβώς ποιες λωρίδες byte να ενημερώσετε.
Διορθώθηκε σε 3'b011 à 8 byte ανά μεταφορά δεδομένων ή μεταφορά 64 bit
Τύπος ριπής. Σε συνδυασμό με τις πληροφορίες μεγέθους, περιγράφεται λεπτομερώς πώς υπολογίζεται η διεύθυνση για κάθε μεταφορά εντός της ριπής.
Διορθώθηκε στο 2'b01 à Αυξητική ριπή διεύθυνσης
Τύπος κλειδαριάς. Παρέχει πρόσθετες πληροφορίες σχετικά με τα ατομικά χαρακτηριστικά της μεταφοράς.
Διορθώθηκε σε 2'b00 à Κανονική πρόσβαση
Τύπος κρυφής μνήμης. Υποδεικνύει τα χαρακτηριστικά της συναλλαγής με δυνατότητα προσωρινής αποθήκευσης, προσωρινής αποθήκευσης, εγγραφής, εγγραφής και εκχώρησης.
Διορθώθηκε σε 4'b0000 à Χωρίς προσωρινή αποθήκευση και μη προσωρινή μνήμη
Τύπος προστασίας. Υποδεικνύει το κανονικό, προνομιακό ή ασφαλές επίπεδο προστασίας της συναλλαγής και εάν η συναλλαγή είναι πρόσβαση σε δεδομένα ή πρόσβαση σε οδηγίες.
Διορθώθηκε σε 3'b000 à Κανονική, ασφαλής πρόσβαση σε δεδομένα
Γράψτε τη διεύθυνση έγκυρη. Υποδεικνύει ότι έγκυρη διεύθυνση εγγραφής και έλεγχος
πληροφορίες είναι διαθέσιμες:
1 = διαθέσιμες πληροφορίες διεύθυνσης και ελέγχου
0 = μη διαθέσιμες πληροφορίες διεύθυνσης και ελέγχου. Οι πληροφορίες διεύθυνσης και ελέγχου παραμένουν σταθερές έως ότου το σήμα επιβεβαίωσης διεύθυνσης, m_awready, γίνει ΥΨΗΛΟ.
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
9
Διαιτητής DDR AXI
Όνομα σήματος m_awready_i
Εισαγωγή κατεύθυνσης
Πλάτος
Γράψτε το κανάλι δεδομένων
m_wid_o
Παραγωγή
[3:0]m_wdata_o m_wstrb_o
Έξοδος Έξοδος
[(g_AXI_DWIDTH-1):0]Παράμετρος AXI_DWDITH[7:0]
m_wlast_o m_wvalid_o
Έξοδος Έξοδος
m_wready_i
Εισαγωγή
Σήματα καναλιού απόκρισης εγγραφής
m_bid_i
Εισαγωγή
[3:0]m_bresp_i m_bvalid_i
Εισαγωγή
[1:0]Εισαγωγή
m_bready_o
Παραγωγή
Περιγραφή Γράψτε τη διεύθυνση έτοιμη. Υποδεικνύει ότι η υποτελής είναι έτοιμη να δεχτεί μια διεύθυνση και τα σχετικά σήματα ελέγχου:
1 = σκλάβος έτοιμος
0 = ο σκλάβος δεν είναι έτοιμος.
Γράψτε ταυτότητα tag. ταυτότητα tag της μεταφοράς δεδομένων εγγραφής. Η τιμή m_wid πρέπει να ταιριάζει με την τιμή m_awid της συναλλαγής εγγραφής. Γράψτε δεδομένα
Γράψτε στροβοσκοπικά. Αυτό το σήμα υποδεικνύει ποιες λωρίδες byte να ενημερώσετε στη μνήμη. Υπάρχει ένα strobe εγγραφής για κάθε οκτώ bit του διαύλου δεδομένων εγγραφής Write last. Τελευταία μεταφορά σε μια έκρηξη εγγραφής. Γράψτε έγκυρο. Διατίθενται έγκυρα δεδομένα εγγραφής και στροβοσκοπικά:
1 = εγγραφή δεδομένων και διαθέσιμα στροβοσκοπικά
0 = εγγραφή δεδομένων και στροβοσκοπικά μη διαθέσιμα. Γράψε έτοιμο. Το Slave μπορεί να δεχτεί τα δεδομένα εγγραφής: 1 = slave έτοιμο
0 = ο σκλάβος δεν είναι έτοιμος.
Αναγνωριστικό απόκρισης. Η ταυτοποίηση tag της γραπτής απάντησης. Η τιμή m_bid πρέπει να ταιριάζει με την τιμή m_awid της συναλλαγής εγγραφής στην οποία ανταποκρίνεται η υποτελής μονάδα. Γράψτε απάντηση. Κατάσταση της συναλλαγής εγγραφής. Οι επιτρεπόμενες αποκρίσεις είναι OK, EXOKAY, SLVERR και DECERR. Γράψτε την απάντηση έγκυρη. Διατίθεται έγκυρη απάντηση εγγραφής:
1 = εγγραφή απάντησης διαθέσιμη
0 = η απάντηση εγγραφής δεν είναι διαθέσιμη. Έτοιμη η απάντηση. Ο Master μπορεί να δεχτεί τις πληροφορίες απάντησης.
1 = κύριος έτοιμος
0 = ο κύριος δεν είναι έτοιμος.
Το παρακάτω σχήμα δείχνει το εσωτερικό μπλοκ διάγραμμα του διαιτητή DDR AXI.
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
10
Διαιτητής DDR AXI
Το παρακάτω σχήμα δείχνει το εσωτερικό μπλοκ διάγραμμα του διαιτητή DDR AXI. Εικόνα 4 · Εσωτερικό μπλοκ διάγραμμα του DDR AXI Arbiter
Κάθε κανάλι ανάγνωσης ενεργοποιείται όταν λάβει υψηλό σήμα εισόδου στην είσοδο read_req_(x)_i. Τότε αυτό
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
11
Διαιτητής DDR AXI
Κάθε κανάλι ανάγνωσης ενεργοποιείται όταν λάβει υψηλό σήμα εισόδου στην είσοδο read_req_(x)_i. Τότε είναιamples η αρχική διεύθυνση AXI και τα byte για την ανάγνωση εισόδων που εισάγονται από την εξωτερική κύρια μονάδα. Το κανάλι αναγνωρίζει τον εξωτερικό κύριο με την εναλλαγή read_ack_(x)_o. Το κανάλι επεξεργάζεται τις εισόδους και δημιουργεί τις απαιτούμενες συναλλαγές AXI για την ανάγνωση των δεδομένων από το DDR-SDRAM. Τα δεδομένα που διαβάζονται σε μορφή AXI 64-bit αποθηκεύονται σε εσωτερικό buffer. Μετά την ανάγνωση και την αποθήκευση των απαιτούμενων δεδομένων στην εσωτερική προσωρινή μνήμη, ενεργοποιείται η μονάδα un-packer. Η μονάδα un-packer αποσυσκευάζει κάθε λέξη 64-bit στο μήκος bit δεδομένων εξόδου που απαιτείται για το συγκεκριμένο κανάλι για π.χ.ampΕάν το κανάλι έχει διαμορφωθεί ως πλάτος δεδομένων εξόδου 32 bit, κάθε λέξη 64 bit αποστέλλεται ως δύο λέξεις δεδομένων εξόδου 32 bit. Για το κανάλι 1 που είναι κανάλι 24 bit, το πρόγραμμα un-packer αποσυσκευάζει κάθε λέξη 64 bit σε δεδομένα εξόδου 24 bit. Καθώς το 64 δεν είναι πολλαπλάσιο του 24, το πρόγραμμα αποσυσκευασίας για το κανάλι ανάγνωσης 1 συνδυάζει μια ομάδα τριών λέξεων 64 bit για να δημιουργήσει οκτώ λέξεις δεδομένων 24 bit. Αυτό θέτει έναν περιορισμό στο κανάλι ανάγνωσης 1 ότι τα byte δεδομένων που ζητούνται από την εξωτερική κύρια μονάδα πρέπει να διαιρούνται με το 8. Τα κανάλια ανάγνωσης 2, 3 και 4 μπορούν να διαμορφωθούν ως πλάτος δεδομένων 8 bit, 24 bit και 32 bit, το οποίο είναι καθορίζεται από την παράμετρο καθολικής διαμόρφωσης g_RD_CHANNEL(X) _VIDEO_DATA_WIDTH. Εάν έχουν ρυθμιστεί ως 24-bit, ο παραπάνω περιορισμός θα ισχύει και για καθένα από αυτά. Αλλά αν έχουν διαμορφωθεί ως 8-bit ή 32-bit, δεν υπάρχει τέτοιος περιορισμός καθώς το 64 είναι πολλαπλάσιο του 32 και του 8. Σε αυτές τις περιπτώσεις, κάθε λέξη 64-bit αποσυσκευάζεται είτε σε δύο λέξεις δεδομένων 32-bit ή σε οκτώ 8 - λέξεις δεδομένων bit.
Το Read Channel 1 αποσυσκευάζει λέξεις δεδομένων 64 bit που διαβάζονται από DDR-SDRAM σε λέξεις δεδομένων εξόδου 24 bit σε παρτίδες 48 λέξεων 64 bit, δηλαδή κάθε φορά που υπάρχουν διαθέσιμες 48 λέξεις 64 bit στην εσωτερική προσωρινή μνήμη του καναλιού ανάγνωσης 1, το un-packer ξεκινά να τα αποσυσκευάζει για να δώσει δεδομένα εξόδου 24 bit. Εάν τα απαιτούμενα byte δεδομένων για ανάγνωση είναι λιγότερα από 48 λέξεις 64 bit, η αποσυσκευασία ενεργοποιείται μόνο μετά την ανάγνωση των πλήρων δεδομένων από το DDR-SDRAM. Στα υπόλοιπα τρία κανάλια ανάγνωσης, ο μη συσκευαστής αρχίζει να στέλνει δεδομένα ανάγνωσης μόνο μετά την ανάγνωση του πλήρους ζητούμενου αριθμού byte από το DDR-SDRAM.
Όταν ένα κανάλι ανάγνωσης έχει διαμορφωθεί για πλάτος εξόδου 24 bit, η αρχική διεύθυνση ανάγνωσης πρέπει να ευθυγραμμιστεί με όριο 24 byte. Αυτό απαιτείται για να ικανοποιηθεί ο περιορισμός ότι ο αποσυσκευαστής αποσυσκευάζει μια ομάδα τριών λέξεων 64 bit για την παραγωγή οκτώ λέξεων εξόδου 24 bit.
Όλα τα κανάλια ανάγνωσης παράγουν την έξοδο ανάγνωσης ολοκληρώθηκε στην εξωτερική κύρια μονάδα μετά την αποστολή των ζητούμενων byte στην εξωτερική κύρια μονάδα.
Στην περίπτωση καναλιών εγγραφής, η εξωτερική κύρια μονάδα πρέπει να εισάγει τα απαιτούμενα δεδομένα στο συγκεκριμένο κανάλι. Το κανάλι εγγραφής λαμβάνει τα δεδομένα εισόδου και τα συσκευάζει σε λέξεις 64-bit και τα αποθηκεύει στον εσωτερικό χώρο αποθήκευσης. Αφού αποθηκευτούν τα απαιτούμενα δεδομένα, η εξωτερική κύρια μονάδα πρέπει να παρέχει το αίτημα εγγραφής μαζί με τη διεύθυνση έναρξης και τα byte για εγγραφή. Στο sampΜε αυτές τις εισόδους, το κανάλι εγγραφής αναγνωρίζει την εξωτερική κύρια μονάδα. Μετά από αυτό, το κανάλι δημιουργεί τις συναλλαγές εγγραφής AXI για να εγγράψει τα αποθηκευμένα δεδομένα στο DDR-SDRAM. Όλα τα κανάλια εγγραφής παράγουν την έξοδο εγγραφής στην εξωτερική κύρια μονάδα μόλις τα ζητούμενα byte εγγραφούν στο DDR-SDRAM. Αφού δοθεί αίτημα εγγραφής σε οποιοδήποτε κανάλι εγγραφής, νέα δεδομένα δεν πρέπει να εγγραφούν στο κανάλι εγγραφής, έως ότου η τρέχουσα ολοκλήρωση της συναλλαγής υποδειχθεί με τον ισχυρισμό του wr_done_(x)_o
Τα κανάλια εγγραφής 1 και 2 μπορούν να διαμορφωθούν ως πλάτος δεδομένων 8-bit, 24-bit και 32-bit, το οποίο καθορίζεται από την παράμετρο καθολικής διαμόρφωσης g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH. Εάν έχουν ρυθμιστεί ως 24 bit, τότε τα byte που θα γραφούν πρέπει να είναι πολλαπλάσια του οκτώ, καθώς ο εσωτερικός συσκευαστής συσκευάζει οκτώ λέξεις δεδομένων 24 bit για να δημιουργήσει τρεις λέξεις δεδομένων 64 bit. Αλλά εάν έχουν ρυθμιστεί ως 8-bit ή 32-bit, δεν υπάρχει τέτοιος περιορισμός.
Για ένα κανάλι 32 bit, πρέπει να διαβαστούν τουλάχιστον δύο λέξεις 32 bit. Για ένα κανάλι 8 bit, πρέπει να διαβαστούν ελάχιστες λέξεις 8 bit, επειδή δεν υπάρχει padding που παρέχεται από τη μονάδα arbiter. Σε όλα τα κανάλια ανάγνωσης και εγγραφής, το βάθος των εσωτερικών buffer είναι πολλαπλάσιο του οριζόντιου πλάτους της οθόνης. Το εσωτερικό βάθος του buffer υπολογίζεται ως εξής:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION* g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH * g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Όπου, X = Αριθμός καναλιού
Το πλάτος του εσωτερικού buffer καθορίζεται από το πλάτος του διαύλου δεδομένων AXI, δηλαδή την παράμετρο διαμόρφωσης
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
12
Διαιτητής DDR AXI
Το πλάτος της εσωτερικής προσωρινής μνήμης καθορίζεται από το πλάτος διαύλου δεδομένων AXI, δηλαδή την παράμετρο διαμόρφωσης g_AXI_DWIDTH.
Οι συναλλαγές ανάγνωσης και εγγραφής AXI εκτελούνται σύμφωνα με τις προδιαγραφές ARM AMBA AXI. Το μέγεθος συναλλαγής για κάθε μεταφορά δεδομένων καθορίζεται στα 64-bit. Το μπλοκ δημιουργεί συναλλαγές AXI σταθερού μήκους ριπής 16 παλμών. Το μπλοκ ελέγχει επίσης εάν οποιαδήποτε μεμονωμένη ριπή διασχίζει το όριο διεύθυνσης AXI των 4 KByte. Εάν μια μεμονωμένη ριπή διασχίσει το όριο των 4 KByte, η ριπή χωρίζεται σε 2 ριπές στο όριο των 4 KByte.
3.3
Παράμετροι διαμόρφωσης
Ο παρακάτω πίνακας παραθέτει τις παραμέτρους διαμόρφωσης που χρησιμοποιούνται στην υλοποίηση υλικού του DDR AXI Arbiter. Αυτές είναι γενικές παράμετροι και μπορούν να διαφοροποιηθούν ανάλογα με τις απαιτήσεις της εφαρμογής.
Πίνακας 2 · Παράμετροι διαμόρφωσης
Όνομα g_AXI_AWIDTH g_AXI_DWIDTH g_RD_CHANNEL1_AXI_BUFF_AWIDTH
g_RD_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL3_AXI_BUFF_AWIDTH
g_RD_CHANNEL4_AXI_BUFF_AWIDTH
g_WR_CHANNEL1_AXI_BUFF_AWIDTH
g_WR_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL1_HORIZONTAL_RESOLUTION g_RD_CHANNEL2_HORIZONTAL_RESOLUTION g_RD_CHANNEL3_HORIZONTAL_RESOLUTION g_RD_CHANNEL4_HORIZONTAL_RESOLUTION g_WR_CHANNEL_RESOLUTION g_WR_CHANNEL_RESOLUTION g_WR_CHANNEL_RESOLUTION g_WR_CHANNEL_RESOLUTION G_WR_CHANNEL1_WORT AL_RESOLUTION g_RD_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL1_VIDEO_DATA_WIDTH g_RD_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL3_VIDEO_DATA_WIDTH g_WR_WRVIDEO_DATA_DATA4 TA_WIDTH g_RD_CHANNEL1_BUFFER_LINE_STORAGE
Περιγραφή
Πλάτος διαύλου διεύθυνσης AXI
Πλάτος διαύλου δεδομένων AXI
Πλάτος διαύλου διεύθυνσης για την εσωτερική προσωρινή μνήμη ανάγνωσης Καναλιού 1, η οποία αποθηκεύει τα δεδομένα ανάγνωσης AXI.
Πλάτος διαύλου διεύθυνσης για την εσωτερική προσωρινή μνήμη ανάγνωσης Καναλιού 2, η οποία αποθηκεύει τα δεδομένα ανάγνωσης AXI.
Πλάτος διαύλου διεύθυνσης για την εσωτερική προσωρινή μνήμη ανάγνωσης Καναλιού 3, η οποία αποθηκεύει τα δεδομένα ανάγνωσης AXI.
Πλάτος διαύλου διεύθυνσης για την εσωτερική προσωρινή μνήμη ανάγνωσης Καναλιού 4, η οποία αποθηκεύει τα δεδομένα ανάγνωσης AXI.
Πλάτος διαύλου διεύθυνσης για την εσωτερική προσωρινή μνήμη του καναλιού εγγραφής 1, η οποία αποθηκεύει τα δεδομένα εγγραφής AXI.
Πλάτος διαύλου διεύθυνσης για την εσωτερική προσωρινή μνήμη του καναλιού εγγραφής 2, η οποία αποθηκεύει τα δεδομένα εγγραφής AXI.
Εμφάνιση βίντεο οριζόντιας ανάλυσης για ανάγνωση Καναλιού 1
Εμφάνιση βίντεο οριζόντιας ανάλυσης για ανάγνωση Καναλιού 2
Εμφάνιση βίντεο οριζόντιας ανάλυσης για ανάγνωση Καναλιού 3
Εμφάνιση βίντεο οριζόντιας ανάλυσης για ανάγνωση Καναλιού 4
Οριζόντια ανάλυση προβολής βίντεο για εγγραφή καναλιού 1
Οριζόντια ανάλυση προβολής βίντεο για εγγραφή καναλιού 2
Ανάγνωση πλάτους bit εξόδου βίντεο Καναλιού 1
Ανάγνωση πλάτους bit εξόδου βίντεο Καναλιού 2
Ανάγνωση πλάτους bit εξόδου βίντεο Καναλιού 3
Ανάγνωση πλάτους bit εξόδου βίντεο Καναλιού 4
Πλάτος bit εισόδου βίντεο για εγγραφή καναλιού 1.
Πλάτος bit εισόδου βίντεο για εγγραφή καναλιού 2.
Βάθος του εσωτερικού buffer για ανάγνωση Καναλιού 1 ως προς τον αριθμό των οριζόντιων γραμμών εμφάνισης. Το βάθος του buffer είναι g_RD_CHANNEL1_HORIZONTAL_RESOLUTION * g_RD_CHANNEL1_VIDEO_DATA_WIDTH * g_RD_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
13
Διαιτητής DDR AXI
3.4
Όνομα g_RD_CHANNEL2_BUFFER_LINE_STORAGE g_RD_CHANNEL3_BUFFER_LINE_STORAGE g_RD_CHANNEL4_BUFFER_LINE_STORAGE g_WR_CHANNEL1_BUFFER_LINE_STORAGE g_WR_CHANNEL2_BUFFER_LINE_S
Περιγραφή
Βάθος του εσωτερικού buffer για ανάγνωση Καναλιού 2 ως προς τον αριθμό των οριζόντιων γραμμών εμφάνισης. Το βάθος του buffer είναι g_RD_CHANNEL2_HORIZONTAL_RESOLUTION * g_RD_CHANNEL2_VIDEO_DATA_WIDTH * g_RD_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Βάθος του εσωτερικού buffer για ανάγνωση Καναλιού 3 ως προς τον αριθμό των οριζόντιων γραμμών εμφάνισης. Το βάθος του buffer είναι g_RD_CHANNEL3_HORIZONTAL_RESOLUTION * g_RD_CHANNEL3_VIDEO_DATA_WIDTH * g_RD_CHANNEL3_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Βάθος του εσωτερικού buffer για ανάγνωση Καναλιού 4 ως προς τον αριθμό των οριζόντιων γραμμών εμφάνισης. Το βάθος του buffer είναι g_RD_CHANNEL4_HORIZONTAL_RESOLUTION * g_RD_CHANNEL4_VIDEO_DATA_WIDTH * g_RD_CHANNEL4_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Το βάθος της εσωτερικής προσωρινής μνήμης για το κανάλι εγγραφής 1 ως προς τον αριθμό των οριζόντιων γραμμών εμφάνισης. Το βάθος του buffer είναι g_WR_CHANNEL1_HORIZONTAL_RESOLUTION * g_WR_CHANNEL1_VIDEO_DATA_WIDTH * g_WR_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Το βάθος της εσωτερικής προσωρινής μνήμης για το κανάλι εγγραφής 2 ως προς τον αριθμό των οριζόντιων γραμμών εμφάνισης. Το βάθος του buffer είναι g_WR_CHANNEL2_HORIZONTAL_RESOLUTION * g_WR_CHANNEL2_VIDEO_DATA_WIDTH * g_WR_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Διαγράμματα χρονισμού
Το παρακάτω σχήμα δείχνει τη σύνδεση των εισόδων αιτήματος ανάγνωσης και εγγραφής, τη διεύθυνση μνήμης έναρξης, τα byte για εισόδους ανάγνωσης ή εγγραφής από εξωτερικό κύριο, επιβεβαίωση ανάγνωσης ή εγγραφής και εξόδων ολοκλήρωσης ανάγνωσης ή εγγραφής που δίνονται από τον διαιτητή.
Σχήμα 5 · Διάγραμμα χρονισμού για σήματα που χρησιμοποιούνται στη γραφή/ανάγνωση μέσω της διεπαφής AXI
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
14
Διαιτητής DDR AXI
Το ακόλουθο σχήμα δείχνει τη σύνδεση μεταξύ της εισόδου δεδομένων εγγραφής από την εξωτερική κύρια μονάδα μαζί με την είσοδο δεδομένων που ισχύει και για τα δύο κανάλια εγγραφής. Εικόνα 6 · Διάγραμμα χρονισμού για εγγραφή σε εσωτερική αποθήκευση
Το παρακάτω σχήμα δείχνει τη σύνδεση μεταξύ της εξόδου δεδομένων ανάγνωσης προς την εξωτερική κύρια μονάδα μαζί με την έξοδο δεδομένων που ισχύει για όλα τα κανάλια ανάγνωσης 2, 3 και 4. Εικόνα 7 · Διάγραμμα χρονισμού για δεδομένα που λαμβάνονται μέσω του DDR AXI Arbiter για τα κανάλια ανάγνωσης 2, 3 και 4
Το παρακάτω σχήμα δείχνει τη σύνδεση μεταξύ της εξόδου δεδομένων ανάγνωσης για το κανάλι ανάγνωσης 1 όταν το g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION είναι μεγαλύτερο από 128 (σε αυτήν την περίπτωση = 256). Εικόνα 8 · Διάγραμμα χρονισμού για δεδομένα που λαμβάνονται μέσω του καναλιού 1 ανάγνωσης Arbiter DDR AXI (άνω των 128 byte)
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
15
Διαιτητής DDR AXI
Το παρακάτω σχήμα δείχνει τη σύνδεση μεταξύ της εξόδου δεδομένων ανάγνωσης για το κανάλι ανάγνωσης 1 όταν το g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION είναι μικρότερο ή ίσο με 128 (σε αυτήν την περίπτωση = 64). Εικόνα 9 · Διάγραμμα χρονισμού για δεδομένα που λαμβάνονται μέσω του καναλιού 1 ανάγνωσης Arbiter DDR AXI (λιγότερο ή ίσο με 128 byte)
3.5
Πάγκος δοκιμών
Παρέχεται ένας πάγκος δοκιμών για τον έλεγχο της λειτουργικότητας του πυρήνα DDR Arbiter. Ο παρακάτω πίνακας παραθέτει τις παραμέτρους που μπορούν να διαμορφωθούν ανάλογα με την εφαρμογή.
Πίνακας 3 · Παράμετροι διαμόρφωσης Testbench
Όνομα IMAGE_1_FILE_NAME IMAGE_2_FILE_NAME g_DATA_WIDTH WIDTH HEIGHT
Περιγραφή Εισαγωγή file όνομα για την εικόνα που θα γραφεί από το κανάλι εγγραφής 1 Είσοδος file όνομα για την εικόνα που θα γραφτεί από το κανάλι εγγραφής 2 Πλάτος δεδομένων βίντεο του καναλιού ανάγνωσης ή εγγραφής Οριζόντια ανάλυση της εικόνας που θα γραφτεί και θα διαβαστεί από τα κανάλια εγγραφής και ανάγνωσης Κάθετη ανάλυση της εικόνας που θα γραφτεί και θα διαβαστεί από το κανάλι εγγραφής και ανάγνωσης κανάλια
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
16
Διαιτητής DDR AXI
Τα παρακάτω βήματα περιγράφουν πώς χρησιμοποιείται το testbench για την προσομοίωση του πυρήνα μέσω του Libero SoC. 1. Στο παράθυρο Design Flow, κάντε δεξί κλικ στο Create SmartDesign και κάντε κλικ στο Run για να δημιουργήσετε ένα SmartDesign.
Εικόνα 10 · Δημιουργία SmartDesign
2. Εισαγάγετε το όνομα του νέου σχεδίου ως video_dma στο παράθυρο διαλόγου Create New SmartDesign και κάντε κλικ στο OK. Δημιουργείται ένα SmartDesign και εμφανίζεται ένας καμβάς στα δεξιά του παραθύρου Ροή σχεδίασης.
Εικόνα 11 · Ονομασία SmartDesign
3. Στο παράθυρο Catalog, αναπτύξτε το Solutions-Video και σύρετε και αποθέστε το SF2 DDR Memory Arbiter στον καμβά SmartDesign.
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
17
Διαιτητής DDR AXI
Εικόνα 12 · Διαιτητής μνήμης DDR στον κατάλογο Libero SoC
Εμφανίζεται το DDR Memory Arbiter Core, όπως φαίνεται στην παρακάτω εικόνα. Κάντε διπλό κλικ στον πυρήνα για να διαμορφώσετε τον διαιτητή εάν απαιτείται.
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
18
Διαιτητής DDR AXI
Εικόνα 13 · Πυρήνας Arbiter Memory DDR σε καμβά SmartDesign
4. Επιλέξτε όλες τις θύρες του πυρήνα και κάντε δεξί κλικ και, στη συνέχεια, κάντε κλικ στην επιλογή Προώθηση σε ανώτατο επίπεδο, όπως φαίνεται στο
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
19
Διαιτητής DDR AXI
4. Επιλέξτε όλες τις θύρες του πυρήνα και κάντε δεξί κλικ και στη συνέχεια κάντε κλικ στο Promote to Top Level, όπως φαίνεται στην παρακάτω εικόνα. Εικόνα 14 · Επιλογή Προώθησης σε Ανώτατο Επίπεδο
Βεβαιωθείτε ότι έχετε προωθήσει όλες τις θύρες στο ανώτερο επίπεδο πριν κάνετε κλικ στο εικονίδιο του στοιχείου δημιουργίας στη γραμμή εργαλείων.
5. Κάντε κλικ στο εικονίδιο Generate Component στη γραμμή εργαλείων SmartDesign, όπως φαίνεται στην παρακάτω εικόνα.
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
20
Διαιτητής DDR AXI
5. Κάντε κλικ στο εικονίδιο Generate Component στη γραμμή εργαλείων SmartDesign, όπως φαίνεται στην παρακάτω εικόνα. Δημιουργείται το στοιχείο SmartDesign. Εικόνα 15 · Δημιουργία στοιχείου
6. Πλοηγηθείτε στο View > Windows > Fileμικρό. Ο FileΕμφανίζεται το παράθυρο διαλόγου. 7. Κάντε δεξί κλικ στο φάκελο προσομοίωσης και κάντε κλικ στην Εισαγωγή Files, όπως φαίνεται στο παρακάτω σχήμα.
Εικόνα 16 · Εισαγωγή File
8. Για να εισαγάγετε το ερέθισμα εικόνας file, πλοηγηθείτε και εισαγάγετε ένα από τα παρακάτω files και κάντε κλικ στο Άνοιγμα.
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
21
Διαιτητής DDR AXI
8. Για να εισαγάγετε το ερέθισμα εικόνας file, πλοηγηθείτε και εισαγάγετε ένα από τα παρακάτω files και κάντε κλικ στο Άνοιγμα. ένα. Οπως καιample RGB_in.txt file παρέχεται με τον πάγκο δοκιμών στην ακόλουθη διαδρομή:
..Project_namecomponentMicrosemiSolutionCore ddr_memory_arbiter 2.0.0Stimulus
Για την εισαγωγή του sample test bench εικόνα εισαγωγής, περιηγηθείτε στο sample testbench εικόνα εισόδου fileκαι κάντε κλικ στο Άνοιγμα, όπως φαίνεται στην παρακάτω εικόνα. Εικόνα 17 · Εισαγωγή εικόνας File Επιλογή
σι. Για να εισαγάγετε μια διαφορετική εικόνα, περιηγηθείτε στον φάκελο που περιέχει την επιθυμητή εικόνα fileκαι κάντε κλικ στο Άνοιγμα. Το εισαγόμενο ερέθισμα εικόνας file παρατίθεται στον κατάλογο προσομοίωσης, όπως φαίνεται στο παρακάτω σχήμα. Εικόνα 18 · Εισαγωγή εικόνας File στον Κατάλογο προσομοίωσης
9. Εισαγάγετε το ddr BFM fileμικρό. Δύο files που ισοδυναμούν με
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
και
22
Διαιτητής DDR AXI
9. Εισαγάγετε το ddr BFM fileμικρό. Δύο files που είναι ισοδύναμα του DDR BFM — ddr3.v και ddr3_parameters.v παρέχονται με τον πάγκο δοκιμών στην ακόλουθη διαδρομή: ..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus. Κάντε δεξί κλικ στο φάκελο ερεθίσματος και επιλέξτε Εισαγωγή Files και, στη συνέχεια, επιλέξτε το προαναφερθέν BFM fileμικρό. Το εισαγόμενο DDR BFM fileΤα s παρατίθενται στο ερέθισμα, όπως φαίνεται στο παρακάτω σχήμα. Εικόνα 19 · Εισαγόμενο File
10. Πλοηγηθείτε στο File > Εισαγωγή > Άλλα. Η Εισαγωγή FileΕμφανίζεται το παράθυρο διαλόγου. Εικόνα 20 · Import Testbench File
11. Εισαγάγετε το στοιχείο testbench και MSS files (top_tb.cxf, mss_top_sb_MSS.cxf, mss_top.cxf και mss
..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
23
11.
Διαιτητής DDR AXI
Εικόνα 21 · Εισαγωγή Testbench και MSS Component Files
Εικόνα 22 · top_tb Δημιουργήθηκε
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
24
Διαιτητής DDR AXI
3.5.1
Προσομοίωση MSS SmartDesign
Οι ακόλουθες οδηγίες περιγράφουν τον τρόπο προσομοίωσης του MSS SmartDesign:
1. Κάντε κλικ στην καρτέλα Design Hierarchy και επιλέξτε Component από την αναπτυσσόμενη λίστα εμφάνισης. Εμφανίζεται το εισαγόμενο MSS SmartDesign.
2. Κάντε δεξί κλικ στο mss_top στην περιοχή Work και κάντε κλικ στο Open Component, όπως φαίνεται στην παρακάτω εικόνα. Εμφανίζεται το στοιχείο mss_top_sb_0.
Εικόνα 23 · Ανοίξτε το στοιχείο
3. Κάντε δεξί κλικ στο στοιχείο mss_top_sb_0 και κάντε κλικ στο Configure, όπως φαίνεται στην παρακάτω εικόνα.
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
25
Διαιτητής DDR AXI
3. Κάντε δεξί κλικ στο στοιχείο mss_top_sb_0 και κάντε κλικ στο Configure, όπως φαίνεται στην παρακάτω εικόνα. Εικόνα 24 · Διαμόρφωση στοιχείου
Εμφανίζεται το παράθυρο Διαμόρφωση MSS, όπως φαίνεται στην παρακάτω εικόνα. Εικόνα 25 · Παράθυρο διαμόρφωσης MSS
4. Κάντε κλικ στο Next σε όλες τις καρτέλες διαμόρφωσης, όπως φαίνεται στην παρακάτω εικόνα.
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
26
Διαιτητής DDR AXI
4. Κάντε κλικ στο Next σε όλες τις καρτέλες διαμόρφωσης, όπως φαίνεται στην παρακάτω εικόνα. Εικόνα 26 · Καρτέλες διαμόρφωσης
Το MSS διαμορφώνεται μετά τη διαμόρφωση της καρτέλας Διακοπές. Το παρακάτω σχήμα δείχνει την εξέλιξη της διαμόρφωσης MSS. Εικόνα 27 · Παράθυρο ρύθμισης παραμέτρων MSS μετά τη διαμόρφωση
5. Κάντε κλικ στο Επόμενο αφού ολοκληρωθεί η διαμόρφωση. Εμφανίζεται το παράθυρο Χάρτης μνήμης, όπως φαίνεται στην παρακάτω εικόνα.
Εικόνα 28 · Χάρτης μνήμης
6. Κάντε κλικ στο Finish.
7. Κάντε κλικ στην επιλογή Δημιουργία στοιχείου από τη γραμμή εργαλείων SmartDesign για να δημιουργήσετε το MSS, όπως φαίνεται στο
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
27
Διαιτητής DDR AXI
7. Κάντε κλικ στο Generate Component από τη γραμμή εργαλείων SmartDesign για να δημιουργήσετε το MSS, όπως φαίνεται στην παρακάτω εικόνα. Εικόνα 29 · Δημιουργία στοιχείου
8. Στο παράθυρο Design Hierarchy, κάντε δεξί κλικ στο mss_top στην περιοχή Work και κάντε κλικ στο Set As Root, όπως φαίνεται στην παρακάτω εικόνα. Εικόνα 30 · Ορίστε το MSS ως Root
9. Στο παράθυρο Ροή σχεδίασης, αναπτύξτε το στοιχείο Verify Pre-synthesized Design στην περιοχή Create Design, κάντε δεξί κλικ
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
28
Διαιτητής DDR AXI
9. Στο παράθυρο Ροή σχεδίασης, αναπτύξτε το στοιχείο Verify Pre-synthesized Design στην περιοχή Create Design, κάντε δεξί κλικ στο Simulate και κάντε κλικ στο Open Interactively. Προσομοιώνει το MSS. Εικόνα 31 · Προσομοίωση του προσυνθετικού σχεδίου
10. Κάντε κλικ στο Όχι εάν εμφανιστεί ένα μήνυμα ειδοποίησης για συσχέτιση του ερεθίσματος Testbench με το MSS. 11. Κλείστε το παράθυρο Modelsim αφού ολοκληρωθεί η προσομοίωση.
Εικόνα 32 · Παράθυρο προσομοίωσης
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
29
Διαιτητής DDR AXI
3.5.2
Προσομοίωση Testbench
Οι ακόλουθες οδηγίες περιγράφουν τον τρόπο προσομοίωσης δοκιμαστικού πάγκου:
1. Επιλέξτε το top_tb SmartDesign Testbench και κάντε κλικ στο Generate Component από τη γραμμή εργαλείων SmartDesign για να δημιουργήσετε το testbench, όπως φαίνεται στην παρακάτω εικόνα.
Εικόνα 33 · Δημιουργία στοιχείου
2. Στο παράθυρο Hierarchy Stimulus, κάντε δεξί κλικ στο top_tb (top_tb.v) testbench file και κάντε κλικ στην επιλογή Ορισμός ως ενεργού ερεθίσματος. Το ερέθισμα ενεργοποιείται για το top_tb testbench file.
3. Στο παράθυρο Hierarchy Stimulus, κάντε δεξί κλικ στο top_tb (
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
) πάγκος δοκιμών file και κάντε κλικ στο Άνοιγμα
30
Διαιτητής DDR AXI
3. Στο παράθυρο Hierarchy Stimulus, κάντε δεξί κλικ στο top_tb (top_tb.v) testbench file και κάντε κλικ στο Άνοιγμα διαδραστικά από την Προσομοίωση σχεδίασης Pre-Synth. Αυτό προσομοιώνει τον πυρήνα για ένα πλαίσιο. Εικόνα 34 · Προσομοίωση σχεδίασης προ-σύνθεσης
4. Εάν η προσομοίωση διακοπεί λόγω του ορίου χρόνου εκτέλεσης στο DO file, χρησιμοποιήστε την εντολή run -all για να ολοκληρώσετε την προσομοίωση. Αφού ολοκληρωθεί η προσομοίωση, μεταβείτε στο View > Files > προσομοίωση σε view την εικόνα εξόδου του πάγκου δοκιμής file στον φάκελο προσομοίωσης.
Η έξοδος της προσομοίωσης το κείμενο ισοδύναμο ενός καρέ της εικόνας, αποθηκεύεται στο κείμενο Read_out_rd_ch(x).txt file ανάλογα με το κανάλι ανάγνωσης που χρησιμοποιείται. Αυτό μπορεί να μετατραπεί σε εικόνα και να συγκριθεί με την αρχική εικόνα.
3.6
Αξιοποίηση πόρων
Το μπλοκ DDR Arbiter υλοποιείται σε ένα FPGA M2S150T SmartFusion®2 System-on-Chip (SoC) στο
πακέτο FC1152) και PolarFire FPGA (πακέτο MPF300TS_ES – 1FCG1152E).
Πίνακας 4 · Χρήση πόρων για DDR AXI Arbiter
Πόροι DFFs 4 εισόδων LUT MACC RAM1Kx18
Χρήση 2992 4493 0 20
(Για:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION = 1280
g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_WR_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_AXI_DWIDTH = 64
g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH = 24
RAM 64x18
g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH = 32) 0
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
31
Διαιτητής DDR AXI
Microsemi Corporate Headquarters One Enterprise, Aliso Viejo, CA 92656 USA Εντός των ΗΠΑ: +1 800-713-4113 Εκτός ΗΠΑ: +1 949-380-6100 Φαξ: +1 949-215-4996 Email: sales.support@microsemi.com www.microsemi.com
© 2018 Microsemi Corporation. Ολα τα δικαιώματα διατηρούνται. Η ονομασία Microsemi και το λογότυπο Microsemi είναι εμπορικά σήματα της Microsemi Corporation. Όλα τα άλλα εμπορικά σήματα και σήματα υπηρεσιών είναι ιδιοκτησία των αντίστοιχων κατόχων τους.
Η Microsemi δεν παρέχει καμία εγγύηση, αντιπροσώπευση ή εγγύηση σχετικά με τις πληροφορίες που περιέχονται στο παρόν ή την καταλληλότητα των προϊόντων και των υπηρεσιών της για οποιονδήποτε συγκεκριμένο σκοπό, ούτε η Microsemi αναλαμβάνει οποιαδήποτε ευθύνη που προκύπτει από την εφαρμογή ή τη χρήση οποιουδήποτε προϊόντος ή κυκλώματος. Τα προϊόντα που πωλούνται σύμφωνα με το παρόν και οποιαδήποτε άλλα προϊόντα που πωλούνται από τη Microsemi έχουν υποβληθεί σε περιορισμένες δοκιμές και δεν πρέπει να χρησιμοποιούνται σε συνδυασμό με κρίσιμους για την αποστολή εξοπλισμό ή εφαρμογές. Οποιεσδήποτε προδιαγραφές απόδοσης πιστεύεται ότι είναι αξιόπιστες, αλλά δεν επαληθεύονται και ο Αγοραστής πρέπει να διεξάγει και να ολοκληρώσει όλες τις επιδόσεις και άλλες δοκιμές των προϊόντων, μόνος και μαζί με ή εγκατεστημένα σε οποιαδήποτε τελικά προϊόντα. Ο αγοραστής δεν θα βασίζεται σε δεδομένα και προδιαγραφές ή παραμέτρους απόδοσης που παρέχονται από τη Microsemi. Είναι ευθύνη του Αγοραστή να προσδιορίσει ανεξάρτητα την καταλληλότητα οποιωνδήποτε προϊόντων και να ελέγξει και να επαληθεύσει την ίδια. Οι πληροφορίες που παρέχονται από τη Microsemi παρακάτω παρέχονται «ως έχουν, όπου υπάρχει» και με όλα τα σφάλματα, και ολόκληρος ο κίνδυνος που σχετίζεται με αυτές τις πληροφορίες ανήκει εξ ολοκλήρου στον Αγοραστή. Η Microsemi δεν εκχωρεί, ρητά ή σιωπηρά, σε κανένα συμβαλλόμενο μέρος δικαιώματα ευρεσιτεχνίας, άδειες ή άλλα δικαιώματα πνευματικής ιδιοκτησίας, είτε όσον αφορά αυτές τις πληροφορίες καθεαυτές είτε οτιδήποτε περιγράφεται από αυτές τις πληροφορίες. Οι πληροφορίες που παρέχονται σε αυτό το έγγραφο είναι ιδιοκτησία της Microsemi και η Microsemi διατηρεί το δικαίωμα να κάνει οποιεσδήποτε αλλαγές στις πληροφορίες σε αυτό το έγγραφο ή σε οποιαδήποτε προϊόντα και υπηρεσίες ανά πάσα στιγμή χωρίς προειδοποίηση.
Η Microsemi Corporation (Nasdaq: MSCC) προσφέρει ένα ολοκληρωμένο χαρτοφυλάκιο λύσεων ημιαγωγών και συστημάτων για την αεροδιαστημική και την άμυνα, τις επικοινωνίες, τα κέντρα δεδομένων και τις βιομηχανικές αγορές. Τα προϊόντα περιλαμβάνουν υψηλής απόδοσης και σκληρυμένα με ακτινοβολία αναλογικά ολοκληρωμένα κυκλώματα μικτού σήματος, FPGA, SoC και ASIC. προϊόντα διαχείρισης ενέργειας? συσκευές χρονισμού και συγχρονισμού και ακριβείς λύσεις χρόνου, που θέτουν τα παγκόσμια πρότυπα για το χρόνο. συσκευές επεξεργασίας φωνής? Λύσεις RF; διακριτά εξαρτήματα? λύσεις αποθήκευσης και επικοινωνίας για επιχειρήσεις· τεχνολογίες ασφαλείας και επεκτάσιμο anti-tampε προϊόντα? Λύσεις Ethernet; Power-over-Ethernet IC και μεσαία ανοίγματα. καθώς και προσαρμοσμένες δυνατότητες και υπηρεσίες σχεδιασμού. Η Microsemi έχει την έδρα της στο Aliso Viejo της Καλιφόρνια και έχει περίπου 4,800 υπαλλήλους παγκοσμίως. Μάθετε περισσότερα στο www.microsemi.com.
50200644
UG0644 Οδηγός χρήστη Αναθεώρηση 5.0
32
Έγγραφα / Πόροι
 |
Microchip UG0644 DDR AXI Arbiter [pdf] Οδηγός χρήστη UG0644 DDR AXI Arbiter, UG0644, DDR AXI Arbiter, AXI Arbiter |
