F Tile Serial Lite IV Intel FPGA IP-Benutzerhandbuch

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F Tile Serial Lite IV Intel FPGA IP

F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch
Aktualisiert für Intel® Quartus® Prime Design Suite: 22.1 IP-Version: 5.0.0

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UG-20324

ID: 683074 Stand: 2022.04.28

Inhalt
Inhalt
1. Informationen zum F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch ………………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview……………………………………………………………. 6 2.1. Freigabeinformationen…………………………………………………………………………………..7 2.2. Unterstützte Funktionen…………………………………………………………………………………….. 7 2.3. Unterstützungsstufe der IP-Version………………………………………………………………………………..8 2.4. Unterstützung der Gerätegeschwindigkeit…………………………………………………………………………..8 2.5. Ressourcennutzung und Latenz ……………………………………………………………………9 2.6. Bandbreiteneffizienz …………………………………………………………………………………. 9
3. Erste Schritte ………………………………………………………………………………………………. 11 3.1. Installieren und Lizenzieren von Intel FPGA IP-Cores……………………………………………………… 11 3.1.1. Intel FPGA-IP-Evaluierungsmodus …………………………………………………………. 11 3.2. Festlegen der IP-Parameter und Optionen………………………………………………………… 14 3.3. Generiert File Struktur……………………………………………………………………………… 14 3.4. Simulieren von Intel FPGA IP-Kernen…………………………………………………………………… 16 3.4.1. Simulation und Verifizierung des Entwurfs…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… Synthetisieren von IP-Kernen in anderen EDA-Tools ………………………………………………………. 17 3.5. Kompilieren des vollständigen Designs……………………………………………………………………………..17
4. Funktionsbeschreibung…………………………………………………………………………………….. 19 4.1. TX-Datenpfad…………………………………………………………………………………………..20 4.1.1. TX MAC Adapter…………………………………………………………………………….. 21 4.1.2. Einfügen des Steuerworts (CW) …………………………………………………………… 23 4.1.3. TX CRC…………………………………………………………………………………………28 4.1.4. TX MII Encoder……………………………………………………………………………….29 4.1.5. TX PCS und PMA…………………………………………………………………………….. 30 4.2. RX-Datenpfad ……………………………………………………………………………………………. 30 4.2.1. RX PCS und PMA…………………………………………………………………………….. 31 4.2.2. RX MII-Decoder……………………………………………………………………………… 31 4.2.3. RX CRC……………………………………………………………………………………….. 31 4.2.4. RX Deskew ………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… 32. RX CW-Entfernung………………………………………………………………………………4.2.5 35. F-Tile Serial Lite IV Intel FPGA IP Clock Architektur……………………………………………. 4.3 36. Reset und Verbindungsinitialisierung………………………………………………………………………..4.4 37. TX-Reset- und Initialisierungssequenz ……………………………………………………. 4.4.1 38. RX-Reset- und Initialisierungssequenz ……………………………………………………. 4.4.2 39. Berechnung der Verbindungsrate und Bandbreiteneffizienz…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………
5. Parameter ……………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP-Schnittstellensignale……………………………………………….. 44 6.1. Taktsignale…………………………………………………………………………………………….44 6.2. Signale zurücksetzen…………………………………………………………………………………………… 44 6.3. MAC-Signale…………………………………………………………………………………………….. 45 6.4. Transceiver-Rekonfigurationssignale ……………………………………………………………… 48 6.5. PMA-Signale …………………………………………………………………………………………….. 49

F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 2

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7. Entwerfen mit F-Tile Serial Lite IV Intel FPGA IP………………………………………………… 51 7.1. Richtlinien zum Zurücksetzen……………………………………………………………………………………….. 51 7.2. Richtlinien zur Fehlerbehandlung…………………………………………………………………………..51
8. Archiv des F-Tile Serial Lite IV Intel FPGA IP-Benutzerhandbuchs …………………………………………. 52 9. Dokumentrevisionsverlauf für das F-Tile Serial Lite IV Intel FPGA IP Benutzerhandbuch ………53

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F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 3

683074 | 2022.04.28 Feedback senden

1. Informationen zum F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch

Dieses Dokument beschreibt IP-Funktionen, eine Architekturbeschreibung, Schritte zum Generieren und Richtlinien zum Entwerfen des F-Tile Serial Lite IV Intel® FPGA IP unter Verwendung der F-Tile-Transceiver in Intel AgilexTM-Geräten.

Zielgruppe

Dieses Dokument richtet sich an folgende Benutzer:
· Designarchitekten, um IP-Auswahl während der Designplanungsphase auf Systemebene zu treffen
· Hardware-Designer bei der Integration des IP in ihr Design auf Systemebene
· Validierungsingenieure während der Simulations- und Hardwarevalidierungsphasen auf Systemebene

Zugehörige Dokumente

In der folgenden Tabelle sind weitere Referenzdokumente aufgeführt, die sich auf das F-Tile Serial Lite IV Intel FPGA IP beziehen.

Tabelle 1.

Zugehörige Dokumente

Referenz

F-Tile Serial Lite IV Intel FPGA IP-Design Bspample Benutzerhandbuch

Intel Agilex Gerätedatenblatt

Beschreibung
Dieses Dokument enthält Generierungs-, Nutzungsrichtlinien und Funktionsbeschreibungen des F-Tile Serial Lite IV Intel FPGA IP-Designs exampDateien in Intel Agilex-Geräten.
Dieses Dokument beschreibt die elektrischen Eigenschaften, Schalteigenschaften, Konfigurationsspezifikationen und das Timing für Intel Agilex-Geräte.

Tabelle 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Akronyme und Glossar Akronymliste
Akronym

Expansion Control Word Reed-Solomon Forward Error Correction Physical Medium Attachment Sender Empfänger Impuls-AmpLitude-Modulation, 4-stufig, keine Rückkehr zur Null

Fortsetzung…

Intel Corporation. Alle Rechte vorbehalten. Intel, das Intel-Logo und andere Intel-Marken sind Marken der Intel Corporation oder ihrer Tochtergesellschaften. Intel garantiert die Leistung seiner FPGA- und Halbleiterprodukte gemäß den aktuellen Spezifikationen gemäß der Standardgarantie von Intel, behält sich jedoch das Recht vor, jederzeit ohne Vorankündigung Änderungen an Produkten und Diensten vorzunehmen. Intel übernimmt keine Verantwortung oder Haftung, die sich aus der Anwendung oder Verwendung von hierin beschriebenen Informationen, Produkten oder Diensten ergeben, es sei denn, Intel hat ausdrücklich schriftlich zugestimmt. Intel-Kunden wird empfohlen, die neueste Version der Gerätespezifikationen zu beschaffen, bevor sie sich auf veröffentlichte Informationen verlassen und bevor sie Produkte oder Dienstleistungen bestellen. *Andere Namen und Marken können als Eigentum anderer beansprucht werden.

ISO 9001: 2015 registriert

1. Informationen zum F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 683074 | 2022.04.28

PCS MII XGMII

Akronym

Erweiterung Physische Codierungsunterschicht Medienunabhängige Schnittstelle 10-Gigabit-Medienunabhängige Schnittstelle

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F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 5

683074 | 2022.04.28 Feedback senden

2. F-Tile Serial Lite IV Intel FPGA IP Overview

Abbildung 1.

F-Tile Serial Lite IV Intel FPGA IP eignet sich für Datenkommunikation mit hoher Bandbreite für Chip-zu-Chip-, Platine-zu-Platine- und Backplane-Anwendungen.

Das F-Tile Serial Lite IV Intel FPGA IP enthält Media Access Control (MAC), Physical Coding Sublayer (PCS) und Physical Media Attachment (PMA)-Blöcke. Das IP unterstützt Datenübertragungsgeschwindigkeiten von bis zu 56 Gbit/s pro Lane mit maximal vier PAM4-Lanes oder 28 Gbit/s pro Lane mit maximal 16 NRZ-Lanes. Diese IP bietet eine hohe Bandbreite, niedrige Overhead-Frames, eine niedrige E/A-Anzahl und unterstützt eine hohe Skalierbarkeit sowohl bei der Anzahl der Lanes als auch bei der Geschwindigkeit. Diese IP ist auch leicht rekonfigurierbar mit Unterstützung einer breiten Palette von Datenraten mit dem Ethernet-PCS-Modus des F-Kachel-Transceivers.

Diese IP unterstützt zwei Übertragungsmodi:
· Basismodus – Dies ist ein reiner Streaming-Modus, in dem Daten ohne Paketstart, Leerzyklus und Paketende gesendet werden, um die Bandbreite zu erhöhen. Das IP nimmt die ersten gültigen Daten als Beginn eines Bursts.
· Vollmodus – Dies ist ein Paketübertragungsmodus. In diesem Modus sendet das IP einen Burst und einen Sync-Zyklus am Anfang und am Ende eines Pakets als Trennzeichen.

F-Tile Serial Lite IV Blockdiagramm auf hoher Ebene

Avalon Streaming-Schnittstelle TX

F-Tile Serial Lite IV Intel FPGA-IP
MAC-TX
TX USRIF_CTRL

64*n Lanes Bits (NRZ Modus)/ 2*n Lanes Bits (PAM4 Modus)

TX-MAC

Adapter EINSETZEN

MII-CODE

Benutzerdefinierte PCS

TX-STK

TX MII

EMIB ENCODE SCRAMBLER FEC

TX-PMA

n Lanes Bits (PAM4-Modus)/ n Lanes Bits (NRZ-Modus)
Serielle TX-Schnittstelle

Avalon Streaming-Schnittstelle RX
64*n Lanes Bits (NRZ Modus)/ 2*n Lanes Bits (PAM4 Modus)

RX-STK

CW-RMV

SCHRÄGSTELLUNG

MII

& AUSRICHTEN DEKODIEREN

RX MII

EMIB

DECODE BLOCK SYNC & FEC DESCRAMBLER

RX-PMA

CSR

2n Lanes Bits (PAM4-Modus)/ n Lanes Bits (NRZ-Modus) Serielle RX-Schnittstelle
Avalon Memory-Mapped Interface Register Config

Legende

Weiche Logik

Harte Logik

ISO 9001: 2015 registriert

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Sie können F-Tile Serial Lite IV Intel FPGA IP-Design ex generierenampDateien, um mehr über die IP-Funktionen zu erfahren. Siehe F-Tile Serial Lite IV Intel FPGA IP Design Example Benutzerhandbuch.
Zugehörige Informationen · Funktionsbeschreibung auf Seite 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example Benutzerhandbuch

2.1. Freigabeinformationen

Die IP-Versionen von Intel FPGA stimmen mit den Softwareversionen der Intel Quartus® Prime Design Suite bis v19.1 überein. Ab der Softwareversion 19.2 der Intel Quartus Prime Design Suite verfügt Intel FPGA IP über ein neues Versionierungsschema.

Die Nummer der Intel FPGA IP-Version (XYZ) kann sich mit jeder Intel Quartus Prime-Softwareversion ändern. Eine Änderung in:

· X zeigt eine größere Überarbeitung des IP an. Wenn Sie die Intel Quartus Prime-Software aktualisieren, müssen Sie die IP neu generieren.
· Y gibt an, dass die IP neue Funktionen enthält. Regenerieren Sie Ihre IP, um diese neuen Funktionen einzubeziehen.
· Z gibt an, dass das IP geringfügige Änderungen enthält. Generieren Sie Ihre IP-Adresse neu, um diese Änderungen einzubeziehen.

Tabelle 3.

F-Tile Serial Lite IV Intel FPGA IP-Versionsinformationen

Artikel IP-Version Intel Quartus Prime Version Veröffentlichungsdatum Bestellcode

5.0.0 22.1 2022.04.28 IP-SLITE4F

Beschreibung

2.2. Unterstützte Funktionen
In der folgenden Tabelle sind die Funktionen aufgeführt, die in F-Tile Serial Lite IV Intel FPGA IP verfügbar sind:

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F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Tabelle 4.

F-Tile Serial Lite IV Intel FPGA IP-Funktionen

Besonderheit

Beschreibung

Datenübertragung

· Für den PAM4-Modus:
— FHT unterstützt nur 56.1, 58 und 116 Gbit/s pro Lane mit maximal 4 Lanes.
— FGT unterstützt bis zu 58 Gbit/s pro Lane mit maximal 12 Lanes.
Siehe Tabelle 18 auf Seite 42 für weitere Details zu den unterstützten Transceiver-Datenraten für den PAM4-Modus.
· Für den NRZ-Modus:
— FHT unterstützt nur 28.05 und 58 Gbit/s pro Lane mit maximal 4 Lanes.
— FGT unterstützt bis zu 28.05 Gbit/s pro Lane mit maximal 16 Lanes.
Weitere Einzelheiten zu den unterstützten Transceiver-Datenraten für den NRZ-Modus finden Sie in Tabelle 18 auf Seite 42.
· Unterstützt kontinuierliche Streaming- (Basic) oder Packet-Modi (Full).
· Unterstützt Rahmenpakete mit geringem Overhead.
· Unterstützt Byte-Granularitätsübertragung für jede Burst-Größe.
· Unterstützt benutzerinitiierte oder automatische Fahrspurausrichtung.
· Unterstützt programmierbaren Ausrichtungszeitraum.

PCS

· Verwendet harte IP-Logik, die mit Intel Agilex F-Kachel-Transceivern zur Reduzierung von Soft-Logik-Ressourcen verbunden ist.
· Unterstützt PAM4-Modulationsmodus für 100GBASE-KP4-Spezifikation. RS-FEC ist in diesem Modulationsmodus immer aktiviert.
· Unterstützt NRZ mit optionalem RS-FEC-Modulationsmodus.
· Unterstützt 64b/66b-Kodierung und Dekodierung.

Fehlererkennung und -behandlung

· Unterstützt CRC-Fehlerprüfung auf TX- und RX-Datenpfaden. · Unterstützt RX-Link-Fehlerprüfung. · Unterstützt RX PCS-Fehlererkennung.

Schnittstellen

· Unterstützt nur Vollduplex-Paketübertragung mit unabhängigen Links.
· Verwendet Punkt-zu-Punkt-Verbindung zu mehreren FPGA-Geräten mit geringer Übertragungslatenz.
· Unterstützt benutzerdefinierte Befehle.

2.3. Supportlevel für IP-Version

Die Intel Quartus Prime-Software und Intel FPGA-Geräteunterstützung für das F-Tile Serial Lite IV Intel FPGA IP ist wie folgt:

Tabelle 5.

IP-Version und Support-Level

Intel Quartus Prime 22.1

Gerät Intel Agilex F-Kachel-Transceiver

IP-Versionssimulationskompilierungs-Hardwaredesign

5.0.0

2.4. Unterstützung der Gerätegeschwindigkeit
Das F-Tile Serial Lite IV Intel FPGA IP unterstützt die folgenden Geschwindigkeitsstufen für Intel Agilex F-Tile-Geräte: · Transceiver-Geschwindigkeitsstufe: -1, -2 und -3 · Core-Geschwindigkeitsstufe: -1, -2 und - 3

F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 8

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2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Zugehörige Informationen
Intel Agilex Device Data Sheet Weitere Informationen zur unterstützten Datenrate in Intel Agilex F-Kachel-Transceivern.

2.5. Ressourcennutzung und Latenz

Die Ressourcen und die Latenz für die F-Tile Serial Lite IV Intel FPGA IP wurden von der Softwareversion 22.1 der Intel Quartus Prime Pro Edition bezogen.

Tabelle 6.

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP-Ressourcennutzung
Die Latenzmessung basiert auf der Umlauflatenz vom TX-Kerneingang zum RX-Kernausgang.

Transceiver-Typ

Variante

Anzahl der Datenspuren Modus RS-FEC ALM

Latenz (TX-Core-Taktzyklus)

FGT

28.05 Gbit/s NRZ 16

Grundlegend Behinderte 21,691 65

Vollständig deaktiviert 22,135 65

Basis aktiviert 21,915 189

Voll aktiviert 22,452 189

58 Gbit/s PAM4 12

Basis aktiviert 28,206 146

Voll aktiviert 30,360 146

FHT

58-Gbit/s-NRZ

Basis aktiviert 15,793 146

Voll aktiviert 16,624 146

58 Gbit/s PAM4 4

Basis aktiviert 15,771 154

Voll aktiviert 16,611 154

116 Gbit/s PAM4 4

Basis aktiviert 21,605 128

Voll aktiviert 23,148 128

2.6. Bandbreiteneffizienz

Tabelle 7.

Bandbreiteneffizienz

Variablen Transceiver-Modus

PAM4

Streaming-Modus RS-FEC

Voll aktiviert

Grundlegend aktiviert

Bitrate der seriellen Schnittstelle in Gbps (RAW_RATE)
Burstgröße einer Übertragung in Wortanzahl (BURST_SIZE) (1)
Ausrichtungszeitraum im Taktzyklus (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Einstellungen

NRZ

Voll

Deaktiviert

Ermöglicht

28.0

2,048

4,096

Grundlegend deaktiviert 28.0

Aktiviert 28.0

4,194,304

4,096

4,096 Fortsetzung…

(1) Die BURST_SIZE für den Basismodus geht gegen unendlich, daher wird eine große Zahl verwendet.

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F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Variablen

Einstellungen

64/66b-Kodierung

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Overhead einer Burst-Größe in Wortanzahl (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Ausrichtungsmarkierungsperiode 81,915 im Taktzyklus (ALIGN_MARKER_PERIOD)

81,915

81,916

Breite der Ausrichtungsmarkierung in 5

Taktzyklus

(ALIGN_MARKER_WIDTH)

Bandbreiteneffizienz (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Effektive Rate (Gbit/s) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Maximale Benutzertaktfrequenz (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Zugehörige Informationen Verbindungsrate und Bandbreiteneffizienzberechnung auf Seite 40

(2) Im Vollmodus umfasst die Größe von BURST_SIZE_OVHD die gepaarten START/END-Steuerwörter in einem Datenstrom.
(3) Für den Basismodus ist BURST_SIZE_OVHD 0, weil es beim Streaming kein START/END gibt.
(4) Siehe Berechnung der Verbindungsrate und Bandbreiteneffizienz für die Berechnung der Bandbreiteneffizienz.
(5) Siehe Berechnung der Verbindungsrate und Bandbreiteneffizienz für die Berechnung der effektiven Rate.
(6) Siehe Berechnung der Verbindungsrate und Bandbreiteneffizienz für die Berechnung der maximalen Benutzertaktfrequenz.

F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 10

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3. Erste Schritte

3.1. Installieren und Lizenzieren von Intel FPGA IP-Cores

Die Intel Quartus Prime-Softwareinstallation enthält die Intel FPGA IP-Bibliothek. Diese Bibliothek bietet viele nützliche IP-Kerne für Ihre Produktionsnutzung, ohne dass eine zusätzliche Lizenz erforderlich ist. Einige Intel FPGA IP-Kerne erfordern den Kauf einer separaten Lizenz für die Nutzung in der Produktion. Der Intel FPGA IP-Evaluierungsmodus ermöglicht es Ihnen, diese lizenzierten Intel FPGA IP-Cores in Simulation und Hardware zu evaluieren, bevor Sie sich für den Kauf einer vollständigen Produktions-IP-Core-Lizenz entscheiden. Sie müssen nur eine vollständige Produktionslizenz für lizenzierte Intel IP-Kerne erwerben, nachdem Sie die Hardwaretests abgeschlossen haben und bereit sind, das IP in der Produktion zu verwenden.

Die Intel Quartus Prime-Software installiert IP-Kerne standardmäßig an den folgenden Orten:

Abbildung 2.

IP Core-Installationspfad
intelFPGA(_pro) quartus – Enthält die Intel Quartus Prime Software ip – Enthält die Intel FPGA IP-Bibliothek und IP-Kerne von Drittanbietern altera – Enthält den Quellcode der Intel FPGA IP-Bibliothek – Enthält die Intel FPGA IP-Quelle files

Tabelle 8.

IP Core-Installationsorte

Standort

Software

:intelFPGA_proquartusipaltera

Intel Quartus Prime Pro-Edition

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Plattform Windows* Linux*

Notiz:

Die Intel Quartus Prime-Software unterstützt keine Leerzeichen im Installationspfad.

3.1.1. Intel FPGA IP-Evaluierungsmodus
Mit dem kostenlosen Intel FPGA IP Evaluation Mode können Sie lizenzierte Intel FPGA IP-Kerne in Simulation und Hardware vor dem Kauf evaluieren. Der Intel FPGA IP Evaluation Mode unterstützt die folgenden Evaluationen ohne zusätzliche Lizenz:
· Simulieren Sie das Verhalten eines lizenzierten Intel FPGA IP-Kerns in Ihrem System. · Überprüfen Sie die Funktionalität, Größe und Geschwindigkeit des IP-Kerns schnell und einfach. · Generieren Sie eine zeitlich begrenzte Geräteprogrammierung files für Designs, die IP-Kerne enthalten. · Programmieren Sie ein Gerät mit Ihrem IP-Core und verifizieren Sie Ihr Design in Hardware.

ISO 9001: 2015 registriert

3. Erste Schritte
683074 | 2022.04.28
Der Intel FPGA IP Evaluation Mode unterstützt die folgenden Betriebsmodi:
· Tethered – Ermöglicht die unbegrenzte Ausführung des Designs, das die lizenzierte Intel FPGA-IP enthält, mit einer Verbindung zwischen Ihrem Board und dem Host-Computer. Der angebundene Modus erfordert eine serielle gemeinsame Testaktionsgruppe (JTAG) Kabel verbunden zwischen JTAG Port auf Ihrem Board und dem Host-Computer, auf dem Intel Quartus Prime Programmer für die Dauer des Hardware-Evaluierungszeitraums ausgeführt wird. Der Programmierer erfordert nur eine Mindestinstallation der Intel Quartus Prime-Software und erfordert keine Intel Quartus Prime-Lizenz. Der Host-Computer steuert die Auswertezeit, indem er ein periodisches Signal über die JTAG Hafen. Wenn alle lizenzierten IP-Cores im Design den Tethering-Modus unterstützen, läuft die Evaluierungszeit, bis eine beliebige IP-Core-Evaluierung abläuft. Wenn alle IP-Kerne eine unbegrenzte Evaluierungszeit unterstützen, kommt es zu keiner Zeitüberschreitung des Geräts.
· Untethered – Ermöglicht die Ausführung des Designs, das das lizenzierte IP enthält, für eine begrenzte Zeit. Der IP-Core kehrt in den Unethered-Modus zurück, wenn das Gerät die Verbindung zum Host-Computer trennt, auf dem die Intel Quartus Prime-Software ausgeführt wird. Der IP-Core kehrt auch in den Unthered-Modus zurück, wenn ein anderer lizenzierter IP-Core im Design den Tethered-Modus nicht unterstützt.
Wenn die Evaluierungszeit für ein lizenziertes Intel FPGA-IP im Design abläuft, funktioniert das Design nicht mehr. Alle IP-Kerne, die den Intel FPGA-IP-Evaluierungsmodus verwenden, laufen gleichzeitig ab, wenn bei einem beliebigen IP-Kern im Design eine Zeitüberschreitung auftritt. Wenn die Evaluierungszeit abgelaufen ist, müssen Sie das FPGA-Gerät neu programmieren, bevor Sie mit der Hardwareüberprüfung fortfahren. Um die Nutzung des IP-Cores für die Produktion zu erweitern, erwerben Sie eine vollständige Produktionslizenz für den IP-Core.
Sie müssen die Lizenz erwerben und einen vollständigen Produktionslizenzschlüssel generieren, bevor Sie eine uneingeschränkte Geräteprogrammierung generieren können file. Während des Intel FPGA IP Evaluation Mode generiert der Compiler nur eine zeitlich begrenzte Geräteprogrammierung file ( _time_limited.sof), die am Zeitlimit abläuft.

F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 12

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3. Erste Schritte 683074 | 2022.04.28

Abbildung 3.

Ablauf des Intel FPGA-IP-Evaluierungsmodus
Installieren Sie die Intel Quartus Prime-Software mit der Intel FPGA-IP-Bibliothek

Parametrieren und instanziieren Sie einen lizenzierten Intel FPGA IP Core

Überprüfen Sie die IP in einem unterstützten Simulator

Kompilieren Sie das Design in der Intel Quartus Prime Software

Generieren Sie eine zeitlich begrenzte Geräteprogrammierung File

Programmieren Sie das Intel FPGA-Gerät und überprüfen Sie den Betrieb auf der Platine
Keine IP bereit für den Produktionseinsatz?
Ja Kaufen Sie eine vollständige Produktion
IP-Lizenz

Notiz:

Fügen Sie lizenziertes geistiges Eigentum in kommerzielle Produkte ein
Einzelheiten zur Parametrierung und Implementierung finden Sie im Benutzerhandbuch des jeweiligen IP-Cores.
Intel lizenziert IP-Cores auf unbefristeter Basis pro Arbeitsplatz. Die Lizenzgebühr beinhaltet Wartung und Support für das erste Jahr. Sie müssen den Wartungsvertrag erneuern, um über das erste Jahr hinaus Updates, Fehlerbehebungen und technischen Support zu erhalten. Sie müssen eine vollständige Produktionslizenz für Intel FPGA-IP-Kerne erwerben, die eine Produktionslizenz erfordern, bevor Sie Programme generieren files, die Sie unbegrenzt nutzen können. Während des Intel FPGA IP Evaluation Mode generiert der Compiler nur eine zeitlich begrenzte Geräteprogrammierung file ( _time_limited.sof), die am Zeitlimit abläuft. Um Ihre Produktionslizenzschlüssel zu erhalten, besuchen Sie das Intel FPGA Self-Service Licensing Center.
Die Intel FPGA-Software-Lizenzvereinbarungen regeln die Installation und Nutzung lizenzierter IP-Cores, der Intel Quartus Prime-Designsoftware und aller nicht lizenzierten IP-Cores.

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F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 13

3. Erste Schritte 683074 | 2022.04.28
Zugehörige Informationen · Support-Center für die Intel FPGA-Lizenzierung · Einführung in die Installation und Lizenzierung der Intel FPGA-Software
3.2. Festlegen der IP-Parameter und -Optionen
Mit dem IP-Parameter-Editor können Sie Ihre benutzerdefinierte IP-Variation schnell konfigurieren. Verwenden Sie die folgenden Schritte, um IP-Optionen und -Parameter in der Intel Quartus Prime Pro Edition-Software anzugeben.
1. Wenn Sie noch kein Intel Quartus Prime Pro Edition-Projekt haben, in das Sie Ihr F-Tile Serial Lite IV Intel FPGA IP integrieren können, müssen Sie eines erstellen. a. Klicken Sie in der Intel Quartus Prime Pro Edition auf File Assistent für neue Projekte, um ein neues Quartus Prime-Projekt zu erstellen, oder File Projekt öffnen, um ein vorhandenes Quartus Prime-Projekt zu öffnen. Der Assistent fordert Sie auf, ein Gerät anzugeben. b. Geben Sie die Gerätefamilie Intel Agilex an und wählen Sie ein F-Kachel-Produktionsgerät aus, das die Geschwindigkeitsanforderungen für das IP erfüllt. c. Klicken Sie auf Fertig stellen.
2. Suchen Sie im IP-Katalog F-Tile Serial Lite IV Intel FPGA IP und wählen Sie es aus. Das Fenster Neue IP-Variation wird angezeigt.
3. Geben Sie einen Namen der obersten Ebene für Ihre neue benutzerdefinierte IP-Variation an. Der Parametereditor speichert die IP-Variationseinstellungen in a file genannt .ip.
4. Klicken Sie auf OK. Der Parametereditor erscheint. 5. Geben Sie die Parameter für Ihre IP-Variation an. Siehe Parameterabschnitt für
Informationen zu F-Tile Serial Lite IV Intel FPGA IP-Parametern. 6. Optional zur Generierung einer Simulationstestbench oder Kompilierung und Hardwaredesign
example, folgen Sie den Anweisungen in Design Example Benutzerhandbuch. 7. Klicken Sie auf HDL generieren. Das Dialogfeld Generierung wird angezeigt. 8. Ausgabe angeben file Generierungsoptionen, und klicken Sie dann auf Generieren. Die IP-Variante
files nach Ihren Vorgaben generieren. 9. Klicken Sie auf Fertig stellen. Der Parameter-Editor fügt die .ip-Datei der obersten Ebene hinzu file zum aktuellen
Projekt automatisch. Wenn Sie aufgefordert werden, die .ip file zum Projekt hinzuzufügen, klicken Sie auf Projekt hinzufügen/entfernen Files in Project, um die hinzuzufügen file. 10. Nachdem Sie Ihre IP-Variation generiert und instanziiert haben, nehmen Sie geeignete Pin-Zuweisungen vor, um Ports zu verbinden, und legen Sie alle geeigneten RTL-Parameter pro Instanz fest.
Zugehörige Informationsparameter auf Seite 42
3.3. Generiert File Struktur
Die Intel Quartus Prime Pro Edition-Software generiert die folgende IP-Ausgabe file Struktur.
Für Informationen über die file Aufbau des Designs zample finden Sie in der F-Tile Serial Lite IV Intel FPGA IP Design Example Benutzerhandbuch.

F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 14

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3. Erste Schritte 683074 | 2022.04.28

Abbildung 4. F-Tile Serial Lite IV Intel FPGA IP generiert Files
.ip – IP-Integration file

IP-Variation files

_ IP-Variation files

example_design

.cmp – VHDL-Komponentendeklaration file _bb.v – Verilog HDL-Blackbox-EDA-Synthese file _inst.v und .vhd – Sample Instanziierungsvorlagen .xml – XML-Bericht file

ExampDateispeicherort für Ihr IP-Core-Design zample files. Der Standardspeicherort ist example_design, aber Sie werden aufgefordert, einen anderen Pfad anzugeben.

.qgsimc – Listet Simulationsparameter zur Unterstützung der inkrementellen Regenerierung auf .qgsynthc – Listet Syntheseparameter zur Unterstützung der inkrementellen Regeneration auf

.qip – Listet die IP-Synthese auf files

_generation.rpt – Bericht zur IP-Generierung

.sopcinfo- Software-Toolketten-Integration file .html- Verbindungs- und Speicherkartendaten

.csv – Pinbelegung file

.spd – Kombiniert einzelne Simulationsskripte

Sim-Simulation files

synth IP-Synthese files

.v Simulation auf oberster Ebene file

.v IP-Synthese der obersten Ebene file

Simulatorskripte

Subcore-Bibliotheken

Synth
Subcore-Synthese files

sim
Subcore-Simulation files

Tabelle 9.

F-Tile Serial Lite IV Intel FPGA IP generiert Files

File Name

Beschreibung

.ip

Das Platform Designer-System oder die IP-Variation der obersten Ebene file. ist der Name, den Sie Ihrer IP-Variation geben.

.cmp

Die VHDL-Komponentendeklaration (.cmp) file ist ein Text file die lokale generische und Portdefinitionen enthält, die Sie im VHDL-Design verwenden können files.

.html

Ein Bericht, der Verbindungsinformationen, eine Speicherkarte, die die Adresse jedes Slaves in Bezug auf jeden Master, mit dem er verbunden ist, zeigt, und Parameterzuweisungen enthält.

_generation.rpt

IP- oder Plattform-Designer-Generierungsprotokoll file. Eine Zusammenfassung der Nachrichten während der IP-Generierung.

.qgsimc

Listet Simulationsparameter zur Unterstützung der inkrementellen Regenerierung auf.

.qgsynthc

Listet Syntheseparameter zur Unterstützung der inkrementellen Regeneration auf.

.qip

Enthält alle erforderlichen Informationen über die IP-Komponente, um die IP-Komponente in die Intel Quartus Prime-Software zu integrieren und zu kompilieren.
Fortsetzung…

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F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 15

3. Erste Schritte 683074 | 2022.04.28

File Name .sopcinfo
.csv .spd _bb.v _inst.v oder _inst.vhd .regmap
.svd
.v oder .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

Beschreibung
Beschreibt die Verbindungen und IP-Komponentenparametrierungen in Ihrem Platform Designer-System. Sie können seinen Inhalt parsen, um Anforderungen zu erhalten, wenn Sie Softwaretreiber für IP-Komponenten entwickeln. Nachgelagerte Tools wie die Nios® II Toolchain nutzen dies file. Die .sopcinfo file und das system.h file die für die Nios II-Toolkette generiert werden, enthalten Adresszuordnungsinformationen für jeden Slave relativ zu jedem Master, der auf den Slave zugreift. Unterschiedliche Master können eine unterschiedliche Adressabbildung haben, um auf eine bestimmte Slave-Komponente zuzugreifen.
Enthält Informationen zum Upgrade-Status der IP-Komponente.
Erforderliche Eingabe file für ip-make-simscript zum Generieren von Simulationsskripten für unterstützte Simulatoren. Die .spd file enthält eine Liste von files, die für die Simulation generiert werden, zusammen mit Informationen über Speicher, die Sie initialisieren können.
Sie können die Blackbox von Verilog (_bb.v) verwenden. file als leere Moduldeklaration zur Verwendung als Blackbox.
HDL zample Instanziierungsvorlage. Sie können den Inhalt kopieren und einfügen file in Ihr HDL file um die IP-Variation zu instanziieren.
Wenn IP Registerinformationen enthält, wird .regmap file erzeugt. Die .regmap file beschreibt die Registerzuordnungsinformationen von Master- und Slave-Schnittstellen. Dies file ergänzt die .sopcinfo file durch Bereitstellung detaillierterer Registerinformationen über das System. Dadurch wird die Registeranzeige aktiviert views und vom Benutzer anpassbare Statistiken in der Systemkonsole.
Ermöglicht Hard Processor System (HPS) System Debug Tools view die Registerzuordnungen von Peripheriegeräten, die in einem Platform Designer-System mit HPS verbunden sind. Während der Synthese wird die .svd files für Slave-Schnittstellen, die für Systemkonsolen-Master sichtbar sind, werden in der .sof-Datei gespeichert file im Debug-Bereich. Die Systemkonsole liest diesen Abschnitt, den Platform Designer nach Registrierungszuordnungsinformationen abfragen kann. Bei System-Slaves kann Platform Designer über den Namen auf die Register zugreifen.
HDL files, die jedes Submodul oder Kind-IP zur Synthese oder Simulation instanziieren.
Enthält ein ModelSim*/QuestaSim*-Skript msim_setup.tcl zum Einrichten und Ausführen einer Simulation.
Enthält ein Shell-Skript vcs_setup.sh zum Einrichten und Ausführen einer VCS*-Simulation. Enthält ein Shell-Skript vcsmx_setup.sh und synopsys_sim.setup file zum Einrichten und Ausführen einer VCS MX-Simulation.
Enthält ein Shell-Skript xcelium_setup.sh und andere Einstellungen files zum Einrichten und Ausführen der Xcelium*-Simulation.
Enthält HDL files für die IP-Submodule.
Für jedes generierte untergeordnete IP-Verzeichnis generiert Platform Designer die Unterverzeichnisse synth/ und sim/.

3.4. Simulieren von Intel FPGA IP-Kernen
Die Intel Quartus Prime-Software unterstützt die IP-Core-RTL-Simulation in bestimmten EDA-Simulatoren. Die IP-Generierung erstellt optional eine Simulation files, einschließlich des funktionalen Simulationsmodells, jeder Testbench (oder zample design) und anbieterspezifische Simulator-Setup-Skripte für jeden IP-Core. Sie können das funktionale Simulationsmodell und jede Testbench oder Ex verwendenample-Design für die Simulation. Die Ausgabe der IP-Generierung kann auch Skripte zum Kompilieren und Ausführen einer beliebigen Testbench enthalten. Die Skripte listen alle Modelle oder Bibliotheken auf, die Sie zur Simulation Ihres IP-Kerns benötigen.

F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 16

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3. Erste Schritte 683074 | 2022.04.28

Die Intel Quartus Prime-Software bietet Integration mit vielen Simulatoren und unterstützt mehrere Simulationsabläufe, einschließlich Ihrer eigenen skriptbasierten und benutzerdefinierten Simulationsabläufe. Welchen Flow Sie auch wählen, die IP-Core-Simulation umfasst die folgenden Schritte:
1. Generieren Sie IP HDL, Testbench (oder zample design) und Simulator-Setup-Skript files.
2. Richten Sie Ihre Simulatorumgebung und alle Simulationsskripte ein.
3. Kompilieren Sie Simulationsmodellbibliotheken.
4. Führen Sie Ihren Simulator aus.

3.4.1. Simulation und Verifizierung des Designs

Standardmäßig generiert der Parametereditor simulatorspezifische Skripte mit Befehlen zum Kompilieren, Ausarbeiten und Simulieren von Intel FPGA-IP-Modellen und Simulationsmodellbibliotheken files. Sie können die Befehle in Ihr Simulations-Testbench-Skript kopieren oder diese bearbeiten files zum Hinzufügen von Befehlen zum Kompilieren, Ausarbeiten und Simulieren Ihres Designs und Ihrer Testbench.

Tabelle 10. Intel FPGA-IP-Core-Simulationsskripts

Simulator

File Verzeichnis

ModellSim

_sim/Mentor

QuestaSim

VCS

_sim/synopsys/vcs

VCSMX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Skript msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Synthetisieren von IP-Cores in anderen EDA-Tools
Verwenden Sie optional ein anderes unterstütztes EDA-Tool, um ein Design zu synthetisieren, das Intel FPGA-IP-Kerne enthält. Wenn Sie die IP-Core-Synthese generieren files zur Verwendung mit EDA-Synthesetools von Drittanbietern können Sie eine Netzliste für Bereichs- und Zeitschätzungen erstellen. Um die Generierung zu aktivieren, aktivieren Sie Zeit- und Ressourcenschätzungen für EDA-Synthesetools von Drittanbietern erstellen, wenn Sie Ihre IP-Variation anpassen.
Die Netzliste für Bereichs- und Zeitschätzungen beschreibt die IP-Core-Konnektivität und -Architektur, enthält jedoch keine Details über die wahre Funktionalität. Diese Informationen ermöglichen es bestimmten Synthesetools von Drittanbietern, Flächen- und Zeitschätzungen besser zu melden. Darüber hinaus können Synthesewerkzeuge die Zeitinformationen verwenden, um zeitgesteuerte Optimierungen zu erreichen und die Qualität der Ergebnisse zu verbessern.
Die Intel Quartus Prime Software generiert die _syn.v Netzliste file im Verilog HDL-Format, unabhängig von der Ausgabe file Format, das Sie angeben. Wenn Sie diese Netzliste für die Synthese verwenden, müssen Sie den IP-Core-Wrapper einschließen file .v oder .vhd in Ihrem Intel Quartus Prime-Projekt.

(7) Wenn Sie die EDA-Tool-Option nicht eingerichtet haben – die es Ihnen ermöglicht, EDA-Simulatoren von Drittanbietern von der Intel Quartus Prime-Software aus zu starten – führen Sie dieses Skript in der ModelSim- oder QuestaSim-Simulator-Tcl-Konsole aus (nicht in der Intel Quartus Prime-Software Tcl-Konsole), um Fehler zu vermeiden.

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3. Erste Schritte 683074 | 2022.04.28
3.6. Kompilieren des vollständigen Designs
Sie können den Befehl Kompilierung starten im Menü Verarbeitung in der Software Intel Quartus Prime Pro Edition verwenden, um Ihr Design zu kompilieren.

F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 18

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683074 | 2022.04.28 Feedback senden

4. Funktionsbeschreibung

Abbildung 5.

F-Tile Serial Lite IV Intel FPGA IP besteht aus MAC und Ethernet PCS. Der MAC kommuniziert mit den kundenspezifischen PCS über MII-Schnittstellen.

Das IP unterstützt zwei Modulationsmodi:
· PAM4–Stellt 1 bis 12 Bahnen zur Auswahl bereit. Das IP instanziiert immer zwei PCS-Kanäle für jede Spur im PAM4-Modulationsmodus.
· NRZ–Stellt 1 bis 16 Bahnen zur Auswahl bereit.

Jeder Modulationsmodus unterstützt zwei Datenmodi:
· Basismodus – Dies ist ein reiner Streaming-Modus, in dem Daten ohne Paketstart, Leerzyklus und Paketende gesendet werden, um die Bandbreite zu erhöhen. Das IP nimmt die ersten gültigen Daten als Beginn eines Bursts.

Datenübertragung im Basismodus tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001: 2015 registriert

4. Funktionsbeschreibung 683074 | 2022.04.28

Abbildung 6.

· Vollmodus – Dies ist die Datenübertragung im Paketmodus. In diesem Modus sendet das IP einen Burst und einen Sync-Zyklus am Anfang und am Ende eines Pakets als Trennzeichen.

Datenübertragung im Vollmodus tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Zugehörige Informationen · F-Tile Serial Lite IV Intel FPGA IP Overview auf Seite 6 · F-Tile Serial Lite IV Intel FPGA IP-Design Example Benutzerhandbuch

4.1. TX-Datenpfad
Der TX-Datenpfad besteht aus den folgenden Komponenten: · MAC-Adapter · Steuerwort-Einfügungsblock · CRC · MII-Codierer · PCS-Block · PMA-Block

F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 20

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4. Funktionsbeschreibung 683074 | 2022.04.28
Abbildung 7. TX-Datenpfad

Von der Benutzerlogik

TX-MAC

Avalon-Streaming-Schnittstelle

MAC-Adapter

Einfügen von Steuerwörtern

CRC

MII-Encoder

MII-Schnittstelle Kundenspezifische PCS
PCS und PMA

Serielle TX-Schnittstelle zu einem anderen FPGA-Gerät

4.1.1. TX-MAC-Adapter
Der TX-MAC-Adapter steuert die Datenübertragung zur Benutzerlogik über die Avalon®-Streaming-Schnittstelle. Dieser Block unterstützt benutzerdefinierte Informationsübertragung und Flusskontrolle.

Übertragen von benutzerdefinierten Informationen

Im Full-Modus stellt das IP das Signal tx_is_usr_cmd bereit, das Sie verwenden können, um einen benutzerdefinierten Informationszyklus wie die XOFF/XON-Übertragung an die Benutzerlogik zu initiieren. Sie können den benutzerdefinierten Informationsübertragungszyklus einleiten, indem Sie dieses Signal aktivieren und die Informationen mithilfe von tx_avs_data zusammen mit der Aktivierung der Signale tx_avs_startofpacket und tx_avs_valid übertragen. Der Block deaktiviert dann tx_avs_ready für zwei Zyklen.

Notiz:

Die benutzerdefinierte Informationsfunktion ist nur im Vollmodus verfügbar.

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F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 21

4. Funktionsbeschreibung 683074 | 2022.04.28

Abbildung 8.

Durchflussregelung

Es gibt Bedingungen, unter denen der TX-MAC nicht bereit ist, Daten von der Benutzerlogik zu empfangen, wie z. B. während eines Verbindungsneuausrichtungsprozesses oder wenn keine Daten zur Übertragung von der Benutzerlogik verfügbar sind. Um Datenverlust aufgrund dieser Bedingungen zu vermeiden, verwendet das IP das Signal tx_avs_ready, um den Datenfluss von der Benutzerlogik zu steuern. Das IP deaktiviert das Signal, wenn die folgenden Bedingungen eintreten:
· Wenn tx_avs_startofpacket aktiviert ist, wird tx_avs_ready für einen Taktzyklus deaktiviert.
· Wenn tx_avs_endofpacket aktiviert wird, wird tx_avs_ready für einen Taktzyklus deaktiviert.
· Wenn irgendwelche gepaarten CWs geltend gemacht werden, wird tx_avs_ready für zwei Taktzyklen nicht geltend gemacht.
· Wenn das Einfügen einer RS-FEC-Ausrichtungsmarkierung an der kundenspezifischen PCS-Schnittstelle auftritt, wird tx_avs_ready für vier Taktzyklen deaktiviert.
· Alle 17 Ethernet-Kerntaktzyklen im PAM4-Modulationsmodus und alle 33 Ethernet-Kerntaktzyklen im NRZ-Modulationsmodus. tx_avs_ready wird für einen Taktzyklus deaktiviert.
· Wenn die Benutzerlogik tx_avs_valid deaktiviert, während keine Datenübertragung erfolgt.

Die folgenden Zeitdiagramme sind zampDateien des TX-MAC-Adapters mit tx_avs_ready für die Datenflusskontrolle.

Flusskontrolle mit tx_avs_valid Deassertion und START/END Paired CWs

tx_core_clkout

tx_avs_valid tx_avs_data

T1 T2 T3

Gültiges Signal wird deaktiviert

D5 D6

tx_avs_ready tx_avs_startofpacket

Das Bereitschaftssignal wird für zwei Zyklen deaktiviert, um END-STRT CW einzufügen

tx_avs_endofpacket

usrif_data

T1 T2 T3

CW_Daten

DN END STRT D0 D1 D2 D3 LEER D4

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4. Funktionsbeschreibung 683074 | 2022.04.28

Abbildung 9.

Flusskontrolle mit Einfügen von Ausrichtungsmarkierungen
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0 x 0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Abbildung 10.

Flusssteuerung mit gepaarten START/ENDE-CWs fallen mit der Einfügung der Ausrichtungsmarkierung zusammen

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_bereit

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 ENDE STRT D0

CW_Daten

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 ENDE STRT D0

CRC_Daten

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 ENDE STRT D0

MII_Daten

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 ENDE STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

ENDE STRT D0

i_sl_tx_mii_c[7:0]

0 x 0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Einfügung des Steuerworts (CW).
Das F-Tile Serial Lite IV Intel FPGA IP konstruiert CWs basierend auf den Eingangssignalen von der Benutzerlogik. Die CWs geben Paketbegrenzer, Übertragungsstatusinformationen oder Benutzerdaten an den PCS-Block an und sie werden von XGMII-Steuercodes abgeleitet.
Die folgende Tabelle zeigt die Beschreibung der unterstützten CWs:

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4. Funktionsbeschreibung 683074 | 2022.04.28

Tabelle 11.
ANFANG ENDE AUSRICHTEN

Beschreibung der unterstützten CWs

Anzahl der Wörter (1 Wort

= 64 Bit)

LEER_CYC

LEERLAUF

NEIN

DATEN

In-Band-

Beschreibung
Beginn des Datentrennzeichens. Ende des Datenbegrenzers. Steuerwort (CW) für RX-Ausrichtung. Leerer Zyklus in einer Datenübertragung. LEERLAUF (außerhalb des Bandes). Nutzlast.

Tabelle 12. CW-Feldbeschreibung
Feld RSVD num_valid_bytes_eob
LEER eop sop seop align CRC32 usr

Beschreibung
Reserviertes Feld. Kann für zukünftige Erweiterungen verwendet werden. An 0 gebunden.
Anzahl gültiger Bytes im letzten Wort (64 Bit). Dies ist ein 3-Bit-Wert. · 3'b000: 8 Bytes · 3'b001: 1 Byte · 3'b010: 2 Bytes · 3'b011: 3 Bytes · 3'b100: 4 Bytes · 3'b101: 5 Bytes · 3'b110: 6 Bytes · 3'b111: 7 Bytes
Anzahl ungültiger Wörter am Ende eines Bursts.
Gibt an, dass die RX-Avalon-Streaming-Schnittstelle ein Paketendesignal aktiviert.
Gibt an, dass die RX-Avalon-Streaming-Schnittstelle ein Start-of-Packet-Signal aktiviert.
Gibt an, dass die RX-Avalon-Streaming-Schnittstelle einen Start-of-Packet und ein End-of-Packet im selben Zyklus bestätigt.
Überprüfen Sie die RX-Ausrichtung.
Die Werte des berechneten CRC.
Zeigt an, dass das Steuerwort (CW) benutzerdefinierte Informationen enthält.

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4. Funktionsbeschreibung 683074 | 2022.04.28

4.1.2.1. Start-of-Burst CW

Abbildung 11. Start-of-Burst-CW-Format

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

Daten

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

Kanal

7:0

'hFB(START)

Kontrolle 7:0

Tabelle 13.

Im Full-Modus können Sie das START CW einfügen, indem Sie das Signal tx_avs_startofpacket aktivieren. Wenn Sie nur das tx_avs_startofpacket-Signal aktivieren, wird das sop-Bit gesetzt. Wenn Sie sowohl das tx_avs_startofpacket- als auch das tx_avs_endofpacket-Signal aktivieren, wird das seop-Bit gesetzt.

START CW Feldwerte
Feld sop/seop
usr (8)
ausrichten

Wert

Abhängig vom tx_is_usr_cmd-Signal:

1: Wenn tx_is_usr_cmd = 1

0: Wenn tx_is_usr_cmd = 0

Im Basismodus sendet der MAC ein START CW, nachdem das Zurücksetzen aufgehoben wurde. Wenn keine Daten verfügbar sind, sendet der MAC kontinuierlich EMPTY_CYC gepaart mit END- und START-CWs, bis Sie mit dem Senden von Daten beginnen.

4.1.2.2. Ende des Bursts CW

Abbildung 12. End-of-Burst-CW-Format

ENDE

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

Daten 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

LEER

7:0

RSVD

num_valid_bytes_eob

Kontrolle

7:0

(8) Dies wird nur im Vollmodus unterstützt.
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Tabelle 14.

Der MAC fügt das END CW ein, wenn das tx_avs_endofpacket geltend gemacht wird. Das END CW enthält die Anzahl gültiger Bytes beim letzten Datenwort und die CRC-Informationen.

Der CRC-Wert ist ein 32-Bit-CRC-Ergebnis für die Daten zwischen dem START CW und dem Datenwort vor dem END CW.

Die folgende Tabelle zeigt die Werte der Felder in END CW.

END CW-Feldwerte
Feld eop CRC32 num_valid_bytes_eob

Wert 1
CRC32 berechneter Wert. Anzahl gültiger Bytes beim letzten Datenwort.

4.1.2.3. Ausrichtung Paired CW

Abbildung 13. Ausrichtung im gepaarten CW-Format

ALIGN CW Pair mit START/END

64+8-Bit-XGMII-Schnittstelle

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

Daten

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

'hFB

Kontrolle 7:0

64+8-Bit-XGMII-Schnittstelle

ENDE

63:56

'hFD

55:48

RSVD

47:40

RSVD

Daten

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

Kontrolle 7:0

Das ALIGN CW ist ein gepaartes CW mit START/END oder END/START CWs. Sie können das gepaarte ALIGN-CW einfügen, indem Sie entweder das tx_link_reinit-Signal aktivieren, den Alignment-Periode-Zähler setzen oder einen Reset einleiten. Wenn das gepaarte ALIGN-CW eingefügt wird, wird das Ausrichtungsfeld auf 1 gesetzt, um den Empfängerausrichtungsblock zu initiieren, um die Datenausrichtung über alle Bahnen zu prüfen.

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Tabelle 15.

ALIGN CW-Feldwerte
Feld ausrichten
eop sop usr seop

Wert 1 0 0 0 0

4.1.2.4. Leerlauf CW

Abbildung 14. Leerzyklus-CW-Format

EMPTY_CYC Mit END/START koppeln

64+8-Bit-XGMII-Schnittstelle

ENDE

63:56

'hFD

55:48

RSVD

47:40

RSVD

Daten

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

Kontrolle 7:0

64+8-Bit-XGMII-Schnittstelle

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

Daten

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

Kontrolle 7:0

Tabelle 16.

Wenn Sie tx_avs_valid für zwei Taktzyklen während eines Bursts deaktivieren, fügt der MAC ein EMPTY_CYC CW gepaart mit END/START CWs ein. Sie können dieses CW verwenden, wenn momentan keine Daten zur Übertragung verfügbar sind.

Wenn Sie tx_avs_valid für einen Zyklus deaktivieren, deaktiviert die IP tx_avs_valid für den doppelten Zeitraum der Deaktivierung von tx_avs_valid, um ein Paar END/START-CWs zu generieren.

EMPTY_CYC CW-Feldwerte
Feld ausrichten
eop

Wert 0 0

Fortsetzung…

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4. Funktionsbeschreibung 683074 | 2022.04.28

Feld sop usr seop

Wert 0 0 0

4.1.2.5. Leerlauf CW

Abbildung 15. Leerlauf-CW-Format

LEERLAUF CW

63:56

'h07

55:48

'h07

47:40

'h07

Daten

39:32 31:24

'h07 'h07

23:16

'h07

15:8

'h07

7:0

'h07

Kontrolle 7:0

Der MAC fügt das IDLE CW ein, wenn keine Übertragung stattfindet. Während dieser Periode ist das Signal tx_avs_valid niedrig.
Sie können IDLE CW verwenden, wenn eine Burst-Übertragung abgeschlossen ist oder sich die Übertragung im Leerlauf befindet.

4.1.2.6. Datenwort

Das Datenwort ist die Nutzlast eines Pakets. Die XGMII-Steuerbits sind im Datenwortformat alle auf 0 gesetzt.

Abbildung 16. Datenwortformat

64+8-Bit-XGMII-Schnittstelle

DATENWORT

63:56

Benutzerdaten 7

55:48

Benutzerdaten 6

47:40

Benutzerdaten 5

Daten

39:32 31:24

Benutzerdaten 4 Benutzerdaten 3

23:16

Benutzerdaten 2

15:8

Benutzerdaten 1

7:0

Benutzerdaten 0

Kontrolle 7:0

4.1.3. TX-CRC
Sie können den TX CRC-Block mit dem Parameter Enable CRC im IP Parameter Editor aktivieren. Diese Funktion wird sowohl im Basis- als auch im Vollmodus unterstützt.

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4. Funktionsbeschreibung 683074 | 2022.04.28

Der MAC fügt den CRC-Wert zum END CW hinzu, indem er das Signal tx_avs_endofpacket aktiviert. Im BASIC-Modus enthält nur das mit END CW gepaarte ALIGN CW ein gültiges CRC-Feld.
Der TX-CRC-Block bildet eine Schnittstelle mit dem TX-Steuerwort-Einfügungs- und TX-MII-Codierblock. Der TX-CRC-Block berechnet den CRC-Wert für 64-Bit-Wert-pro-Zyklus-Daten beginnend mit START CW bis zu END CW.
Sie können das crc_error_inject-Signal aktivieren, um Daten in einer bestimmten Lane absichtlich zu beschädigen, um CRC-Fehler zu erzeugen.

4.1.4. TX MII-Encoder

Der TX-MII-Codierer handhabt die Paketübertragung vom MAC zum TX-PCS.

Die folgende Abbildung zeigt das Datenmuster auf dem 8-Bit-MII-Bus im PAM4-Modulationsmodus. START und END CW erscheinen einmal alle zwei MII-Spuren.

Abbildung 17. MII-Datenmuster im PAM4-Modulationsmodus

ZYKLUS 1

ZYKLUS 2

ZYKLUS 3

ZYKLUS 4

ZYKLUS 5

SOP_CW

DATEN_1

DATEN_9 DATEN_17

LEERLAUF

DATA_DUMMY SOP_CW
DATA_DUMMY

DATEN_2 DATEN_3 DATEN_4

DATEN_10 DATEN_11 DATEN_12

DATEN_18 DATEN_19 DATEN_20

EOP_CW LEERLAUF
EOP_CW

SOP_CW

DATEN_5 DATEN_13 DATEN_21

LEERLAUF

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATEN_7 DATEN_8

DATEN_15 DATEN_16

DATEN_23 DATEN_24

LEERLAUF EOP_CW

Die folgende Abbildung zeigt das Datenmuster auf dem 8-Bit-MII-Bus im NRZ-Modulationsmodus. START und END CW erscheinen in allen MII-Spuren.

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4. Funktionsbeschreibung 683074 | 2022.04.28

Abbildung 18. MII-Datenmuster im NRZ-Modulationsmodus

ZYKLUS 1

ZYKLUS 2

ZYKLUS 3

SOP_CW

DATEN_1

DATEN_9

SOP_CW

DATEN_2 DATEN_10

SOP_CW SOP_CW

DATEN_3 DATEN_4

DATEN_11 DATEN_12

SOP_CW

DATEN_5 DATEN_13

SOP_CW

DATEN_6 DATEN_14

SOP_CW

DATEN_7 DATEN_15

SOP_CW

DATEN_8 DATEN_16

ZYKLUS 4 DATEN_17 DATEN_18 DATEN_19 DATEN_20 DATEN_21 DATEN_22 DATEN_23 DATEN_24

ZYKLUS 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS und PMA
Das F-Tile Serial Lite IV Intel FPGA IP konfiguriert den F-Tile-Transceiver für den Ethernet-PCS-Modus.

4.2. RX-Datenpfad
Der RX-Datenweg besteht aus den folgenden Komponenten: · PMA-Block · PCS-Block · MII-Decoder · CRC · Deskew-Block · Steuerwort-Entfernungsblock

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4. Funktionsbeschreibung 683074 | 2022.04.28
Abbildung 19. RX-Datenpfad

Zur Benutzerlogik Avalon Streaming Interface
RX-MAC
Steuerwortentfernung
Ausrichten

CRC

MII-Decoder

MII-Schnittstelle Kundenspezifische PCS
PCS und PMA

Serielle RX-Schnittstelle von einem anderen FPGA-Gerät
4.2.1. RX PCS und PMA
Das F-Tile Serial Lite IV Intel FPGA IP konfiguriert den F-Tile-Transceiver für den Ethernet-PCS-Modus.
4.2.2. RX MII-Decoder
Dieser Block identifiziert, ob eingehende Daten Steuerwort- und Ausrichtungsmarkierungen enthalten. Der RX-MII-Decoder gibt Daten in Form von 1-Bit-Gültigkeit, 1-Bit-Markierungsanzeige, 1-Bit-Steueranzeige und 64-Bit-Daten pro Bahn aus.
4.2.3. RX-CRC
Sie können den TX CRC-Block mit dem Parameter Enable CRC im IP Parameter Editor aktivieren. Diese Funktion wird sowohl im Basis- als auch im Vollmodus unterstützt. Der RX-CRC-Block bildet eine Schnittstelle mit den Blöcken RX Control Word Removal und RX MII Decoder. Das IP aktiviert das rx_crc_error-Signal, wenn ein CRC-Fehler auftritt.

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4. Funktionsbeschreibung 683074 | 2022.04.28
Das IP deaktiviert den rx_crc_error bei jedem neuen Burst. Es ist eine Ausgabe an die Benutzerlogik zur Fehlerbehandlung der Benutzerlogik.
4.2.4. RX-Entzerrung
Der RX-Deskew-Block erkennt die Ausrichtungsmarkierungen für jede Spur und richtet die Daten neu aus, bevor er sie an den RX-CW-Entfernungsblock sendet.
Sie können festlegen, dass der IP-Core die Daten für jede Spur automatisch ausrichtet, wenn ein Ausrichtungsfehler auftritt, indem Sie den Parameter Automatische Ausrichtung aktivieren im IP-Parameter-Editor festlegen. Wenn Sie die automatische Ausrichtungsfunktion deaktivieren, aktiviert der IP-Core das rx_error-Signal, um einen Ausrichtungsfehler anzuzeigen. Sie müssen rx_link_reinit aktivieren, um den Spurausrichtungsprozess einzuleiten, wenn ein Spurausrichtungsfehler auftritt.
Der RX Deskew erkennt die Ausrichtungsmarkierungen basierend auf einer Zustandsmaschine. Das folgende Diagramm zeigt die Zustände im RX-Deskew-Block.

F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 32

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4. Funktionsbeschreibung 683074 | 2022.04.28

Abbildung 20.

Flussdiagramm für RX Deskew Lane Alignment State Machine mit Auto Alignment Enabled
Start

LEERLAUF

Zurücksetzen = 1 ja nein

Alle PCs

NEIN

Bahnen bereit?

WARTEN

Alle Sync-Marker Nr
erkannt?
Ja
AUSRICHTEN

NEIN
ja Timeout?

Ja
Ausrichtung verloren?
kein Ende

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F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 33

4. Funktionsbeschreibung 683074 | 2022.04.28

Abbildung 21.

Ablaufdiagramm RX Deskew Lane Alignment State Machine mit deaktivierter automatischer Ausrichtung
Start

LEERLAUF

Zurücksetzen = 1 ja nein

Alle PCs

NEIN

Bahnen bereit?

Ja
rx_link_reinit =1
kein Fehler

nein ja Timeout?

WARTEN
nein Alle Sync-Marker
erkannt?
ja AUSRICHTEN

Ja
Ausrichtung verloren?
NEIN
Ende
1. Der Ausrichtungsprozess beginnt mit dem IDLE-Zustand. Der Block geht in den WAIT-Zustand über, wenn alle PCS-Bahnen bereit sind und rx_link_reinit deaktiviert ist.
2. Im WAIT-Zustand prüft der Block, dass alle erkannten Markierungen innerhalb desselben Zyklus geltend gemacht werden. Wenn diese Bedingung wahr ist, wechselt der Block in den Zustand ALIGNED.
3. Wenn sich der Block im Zustand AUSGERICHTET befindet, zeigt dies an, dass die Fahrspuren ausgerichtet sind. In diesem Zustand überwacht der Block weiterhin die Spurausrichtung und prüft, ob alle Markierungen innerhalb desselben Zyklus vorhanden sind. Wenn im selben Zyklus nicht mindestens eine Marke vorhanden ist und der Parameter „Automatische Ausrichtung aktivieren“ gesetzt ist, geht der Block zum

F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 34

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4. Funktionsbeschreibung 683074 | 2022.04.28

IDLE-Zustand, um den Ausrichtungsprozess neu zu initialisieren. Wenn Enable Auto Alignment nicht gesetzt ist und mindestens eine Markierung nicht im selben Zyklus vorhanden ist, geht der Block in den ERROR-Zustand und wartet darauf, dass die Benutzerlogik das rx_link_reinit-Signal aktiviert, um den Spurausrichtungsprozess einzuleiten.

Abbildung 22. Spurneuausrichtung mit aktivierter automatischer Ausrichtung aktivieren rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

Deskew-Zustand

AUSGELEGT

LEERLAUF

WARTEN

AUSGELEGT

AUTO_AUSRICHTEN = 1

Abbildung 23. Neuausrichtung der Fahrspur mit deaktivierter Funktion „Automatische Ausrichtung aktivieren“ rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

Deskew-Zustand

AUSGELEGT

FEHLER

LEERLAUF

WARTEN

AUSGELEGT

AUTO_AUSRICHTEN = 0
4.2.5. RX CW-Entfernung
Dieser Block decodiert die CWs und sendet Daten an die Benutzerlogik unter Verwendung der Avalon-Streaming-Schnittstelle nach dem Entfernen der CWs.
Wenn keine gültigen Daten verfügbar sind, deaktiviert der RX-CW-Entfernungsblock das rx_avs_valid-Signal.
Wenn im FULL-Modus das Benutzerbit gesetzt ist, aktiviert dieser Block das rx_is_usr_cmd-Signal und die Daten im ersten Taktzyklus werden als benutzerdefinierte Informationen oder Befehle verwendet.
Wenn rx_avs_ready deaktiviert und rx_avs_valid aktiviert wird, erzeugt der RX-CW-Entfernungsblock einen Fehlerzustand für die Benutzerlogik.
Die mit diesem Block verbundenen Avalon-Streaming-Signale sind wie folgt: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

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F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 35

4. Funktionsbeschreibung 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (nur im Vollmodus verfügbar)
4.3. F-Tile Serial Lite IV Intel FPGA-IP-Taktarchitektur
Das F-Tile Serial Lite IV Intel FPGA IP hat vier Takteingänge, die Takte für verschiedene Blöcke erzeugen: · Transceiver-Referenztakt (xcvr_ref_clk) – Eingangstakt von externem Takt
Chips oder Oszillatoren, die Takte für TX MAC, RX MAC und benutzerdefinierte TX- und RX-PCS-Blöcke erzeugen. Siehe Parameter für den unterstützten Frequenzbereich. · TX-Kerntakt (tx_core_clk) – Dieser Takt wird von der Transceiver-PLL abgeleitet und für TX-MAC verwendet. Dieser Takt ist auch ein Ausgangstakt vom F-Kachel-Transceiver zur Verbindung mit der TX-Benutzerlogik. · RX-Kerntakt (rx_core_clk) – Dieser Takt wird von der PLL des Transceivers abgeleitet und für RX-Entzerrungs-FIFO und RX-MAC verwendet. Dieser Takt ist auch ein Ausgangstakt vom F-Kachel-Transceiver zur Verbindung mit der RX-Benutzerlogik. · Takt für Transceiver-Rekonfigurationsschnittstelle (reconfig_clk) – Eingangstakt von externen Taktschaltungen oder Oszillatoren, der Takte für die F-Kachel-Transceiver-Rekonfigurationsschnittstelle sowohl in TX- als auch in RX-Datenpfaden erzeugt. Die Taktfrequenz beträgt 100 bis 162 MHz.
Das folgende Blockdiagramm zeigt F-Tile Serial Lite IV Intel FPGA IP-Taktdomänen und die Verbindungen innerhalb der IP.

F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 36

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4. Funktionsbeschreibung 683074 | 2022.04.28

Abbildung 24.

F-Tile Serial Lite IV Intel FPGA-IP-Taktarchitektur

Oszillator

FPGA1
F-Tile Serial Lite IV Intel FPGA IP-Transceiver-Rekonfigurations-Schnittstellenuhr
(reconfig_clk)

tx_core_clkout (Verbindung zur Benutzerlogik)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA-IP

Transceiver-Rekonfigurations-Schnittstellenuhr

(reconfig_clk)

Oszillator

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (Verbindung zur Benutzerlogik)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon Streaming Interface TX-Daten
TX-MAC

serial_link[n-1:0]

Ausrichten

FIFO

Avalon Streaming Interface RX-Daten RX MAC

Avalon Streaming Interface RX-Daten
RX-MAC

Deskew-FIFO

rx_core_clkout (Verbindung zur Benutzerlogik)

rx_core_clk= clk_pll_div64[mid_ch]

Benutzerdefinierte PCS

serial_link[n-1:0]

TX-MAC

Avalon Streaming Interface TX-Daten

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (Verbindung zur Benutzerlogik)

Transceiver-Referenzuhr (xcvr_ref_clk)
Transceiver-Referenzuhr (xcvr_ref_clk)

Oszillator*

Legende

FPGA-Gerät
TX-Core-Taktdomäne
RX-Core-Clock-Domäne
Transceiver-Referenztaktdomäne Externes Gerät Datensignale

4.4. Reset und Link-Initialisierung
Die MAC-, F-Kachel-Hard-IP- und Rekonfigurationsblöcke haben unterschiedliche Reset-Signale: · TX- und RX-MAC-Blöcke verwenden tx_core_rst_n- und rx_core_rst_n-Reset-Signale. · tx_pcs_fec_phy_reset_n und rx_pcs_fec_phy_reset_n setzen Signalantrieb zurück
den Soft-Reset-Controller, um die F-Kachel-Hard-IP zurückzusetzen. · Der Rekonfigurationsblock verwendet das Rücksetzsignal reconfig_reset.

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F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 37

4. Funktionsbeschreibung 683074 | 2022.04.28

Abbildung 25. Reset-Architektur
Avalon Streaming Interface TX-Daten
MAC
RX-Daten der Avalon Streaming SYNC-Schnittstelle

FPGA F-Kachel Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_bereit phy_rx_pcs_bereit

F-Kachel Hard IP

Serielle TX-Daten Serielle RX-Daten

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Logik zurücksetzen
Zugehörige Informationen · Richtlinien zum Zurücksetzen auf Seite 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example Benutzerhandbuch
4.4.1. TX-Reset- und Initialisierungssequenz
Die TX-Reset-Sequenz für F-Tile Serial Lite IV Intel FPGA IP ist wie folgt: 1. Assert tx_pcs_fec_phy_reset_n, tx_core_rst_n und reconfig_reset
gleichzeitig, um die F-Kachel-Hard-IP-, MAC- und Rekonfigurationsblöcke zurückzusetzen. Geben Sie tx_pcs_fec_phy_reset_n frei und setzen Sie die Neukonfiguration zurück, nachdem Sie auf tx_reset_ack gewartet haben, um sicherzustellen, dass die Blöcke ordnungsgemäß zurückgesetzt werden. 2. Das IP aktiviert dann die Signale phy_tx_lanes_stable, tx_pll_locked und phy_ehip_ready, nachdem tx_pcs_fec_phy_reset_n zurückgesetzt wurde, um anzuzeigen, dass die TX-PHY zur Übertragung bereit ist. 3. Das Signal tx_core_rst_n wird deaktiviert, nachdem das Signal phy_ehip_ready hoch geht. 4. Das IP beginnt mit der Übertragung von IDLE-Zeichen auf der MII-Schnittstelle, sobald der MAC nicht mehr zurückgesetzt ist. Es besteht keine Notwendigkeit für TX-Spurausrichtung und -versatz, da alle Spuren denselben Takt verwenden. 5. Während der Übertragung von IDLE-Zeichen bestätigt der MAC das tx_link_up-Signal. 6. Der MAC beginnt dann mit der Übertragung von ALIGN gepaart mit START/END oder END/START CW in einem festen Intervall, um den Spurausrichtungsprozess des angeschlossenen Empfängers einzuleiten.

F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 38

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4. Funktionsbeschreibung 683074 | 2022.04.28

Abbildung 26.

Zeitdiagramm für TX-Reset und -Initialisierung
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _gesperrt

phy_tx_lanes_stable

phy_ehip_bereit

tx_link_up

7
5 6 8

4.4.2. RX-Reset- und Initialisierungssequenz
Die RX-Reset-Sequenz für F-Tile Serial Lite IV Intel FPGA IP ist wie folgt:
1. Setzen Sie rx_pcs_fec_phy_reset_n, rx_core_rst_n und reconfig_reset gleichzeitig ein, um die harten IP-, MAC- und Rekonfigurationsblöcke der F-Kachel zurückzusetzen. Geben Sie rx_pcs_fec_phy_reset_n frei und setzen Sie die Neukonfiguration zurück, nachdem Sie auf rx_reset_ack gewartet haben, um sicherzustellen, dass die Blöcke ordnungsgemäß zurückgesetzt werden.
2. Das IP macht dann das phy_rx_pcs_ready-Signal geltend, nachdem das benutzerdefinierte PCS-Reset freigegeben wurde, um anzuzeigen, dass RX PHY zur Übertragung bereit ist.
3. Das Signal rx_core_rst_n wird deaktiviert, nachdem das Signal phy_rx_pcs_ready hoch geht.
4. Das IP startet den Spurausrichtungsprozess, nachdem der RX-MAC-Reset freigegeben wurde und nach Empfang von ALIGN gepaart mit START/END oder END/START CW.
5. Der RX-Deskew-Block macht das rx_link_up-Signal geltend, sobald die Ausrichtung für alle Bahnen abgeschlossen ist.
6. Das IP aktiviert dann das rx_link_up-Signal an die Benutzerlogik, um anzuzeigen, dass die RX-Verbindung bereit ist, den Datenempfang zu starten.

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4. Funktionsbeschreibung 683074 | 2022.04.28

Abbildung 27. Zeitdiagramm für RX-Reset und -Initialisierung
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_bereit

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Berechnung der Verbindungsrate und Bandbreiteneffizienz

Die Berechnung der IP-Bandbreiteneffizienz von F-Tile Serial Lite IV Intel FPGA lautet wie folgt:

Bandbreiteneffizienz = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]

Tabelle 17. Beschreibung der Variablen für die Bandbreiteneffizienz

Variable

Beschreibung

raw_rate Burst_size

Dies ist die Bitrate, die von der seriellen Schnittstelle erreicht wird. raw_rate = SERDES-Breite * Transceiver-Taktfrequenz Bspample: raw_rate = 64 * 402.812500 Gbit/s = 25.78 Gbit/s
Wert der Burst-Größe. Um die durchschnittliche Bandbreiteneffizienz zu berechnen, verwenden Sie den gemeinsamen Burst-Größenwert. Verwenden Sie für die maximale Rate den Wert für die maximale Burst-Größe.

Burst_size_ovhd

Der Burst-Size-Overhead-Wert.
Im Full-Modus bezieht sich der burst_size_ovhd-Wert auf die gepaarten START- und END-CWs.
Im Basismodus gibt es kein burst_size_ovhd, weil es keine gepaarten START- und END-CWs gibt.

align_marker_period

Der Wert des Zeitraums, in dem eine Ausrichtungsmarkierung eingefügt wird. Der Wert ist 81920 Taktzyklus für Kompilierung und 1280 für schnelle Simulation. Dieser Wert wird von der PCS-Festlogik erhalten.

align_marker_width srl4_align_period

Die Anzahl der Taktzyklen, in denen ein gültiges Ausrichtungsmarkierungssignal hoch gehalten wird.
Die Anzahl der Taktzyklen zwischen zwei Ausrichtungsmarkierungen. Sie können diesen Wert mit dem Parameter Alignment Period im IP Parameter Editor festlegen.

F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 40

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4. Funktionsbeschreibung 683074 | 2022.04.28
Die Verbindungsratenberechnungen lauten wie folgt: Effektive Rate = Bandbreiteneffizienz * raw_rate Sie können die maximale Benutzertaktfrequenz mit der folgenden Gleichung erhalten. Die Berechnung der maximalen Benutzertaktfrequenz geht von einem kontinuierlichen Datenstrom aus und es tritt kein IDLE-Zyklus an der Benutzerlogik auf. Diese Rate ist beim Entwerfen des Benutzerlogik-FIFO wichtig, um einen FIFO-Überlauf zu vermeiden. Maximale Benutzertaktfrequenz = effektive Rate / 64

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F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 41

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5. Parameter

Tabelle 18. F-Tile Serial Lite IV Intel FPGA IP-Parameterbeschreibung

Parameter

Wert

Standard

Beschreibung

Allgemeine Gestaltungsmöglichkeiten

PMA-Modulationstyp

· PAM4 · NRZ

PAM4

Wählen Sie den PCS-Modulationsmodus.

PMA-Typ

· FHT · FGT

FGT

Wählt den Transceiver-Typ aus.

PMA-Datenrate

· Für den PAM4-Modus:
— FGT-Transceiver-Typ: 20 Gbit/s 58 Gbit/s
— FHT-Transceivertyp: 56.1 Gbit/s, 58 Gbit/s, 116 Gbit/s
· Für den NRZ-Modus:
— FGT-Transceiver-Typ: 10 Gbit/s 28.05 Gbit/s
— FHT-Transceivertyp: 28.05 Gbit/s, 58 Gbit/s

56.1 (FGT/FHT-PAM4)
28.05 Gbit/s (FGT/FHT-NRZ)

Gibt die effektive Datenrate am Ausgang des Transceivers unter Berücksichtigung von Übertragungs- und anderen Overheads an. Der Wert wird vom IP durch Aufrunden auf 1 Dezimalstelle in Gbps-Einheit berechnet.

PMA-Modus

· Duplex · Tx · Rx

Duplex

Beim FHT-Transceivertyp ist die unterstützte Richtung nur Duplex. Für den FGT-Transceivertyp ist die unterstützte Richtung Duplex, Tx und Rx.

Anzahl der PMA

· Für den PAM4-Modus:

Fahrspuren

— 1 bis 12

· Für den NRZ-Modus:

— 1 bis 16

Wählen Sie die Anzahl der Bahnen aus. Beim Simplex-Design beträgt die unterstützte Anzahl von Bahnen 1.

PLL-Referenztaktfrequenz

· Für FHT-Transceivertyp: 156.25 MHz
· Für FGT-Transceivertyp: 27.5 MHz 379.84375 MHz, abhängig von der gewählten Transceiver-Datenrate.

· Für FHT-Transceivertyp: 156.25 MHz
· Für FGT-Transceivertyp: 165 MHz

Gibt die Referenztaktfrequenz des Transceivers an.

System-PLL

—

Referenzuhr

Frequenz

170 MHz

Nur verfügbar für FHT-Transceiver-Typ. Gibt den System-PLL-Referenztakt an und wird als Eingang der F-Tile-Referenz und der System-PLL-Takte Intel FPGA IP verwendet, um den System-PLL-Takt zu erzeugen.

System-PLL-Frequenz
Ausrichtungszeitraum

— 128 65536

Aktivieren Sie RS-FEC

Aktivieren

876.5625 MHz 128 Aktivieren

Legt die System-PLL-Taktfrequenz fest.
Gibt den Zeitraum der Ausrichtungsmarkierung an. Der Wert muss x2 sein. Einschalten, um die RS-FEC-Funktion zu aktivieren.
Fortsetzung…

ISO 9001: 2015 registriert

5. Parameter 683074 | 2022.04.28

Parameter

Wert

Standard

Beschreibung

Deaktivieren

Für den PAM4-PCS-Modulationsmodus ist RS-FEC immer aktiviert.

Benutzeroberfläche

Streaming-Modus

· VOLLSTÄNDIG · BASIS

Voll

Wählen Sie das Datenstreaming für die IP aus.

Full: Dieser Modus sendet einen Start-of-Packet- und End-of-Packet-Zyklus innerhalb eines Frames.

Basic: Dies ist ein reiner Streaming-Modus, bei dem Daten ohne Paketanfang, Leerzeichen und Paketende gesendet werden, um die Bandbreite zu erhöhen.

CRC aktivieren

Aktivieren deaktivieren

Deaktivieren

Aktivieren, um CRC-Fehlererkennung und -korrektur zu aktivieren.

Aktivieren Sie die automatische Ausrichtung

Aktivieren deaktivieren

Deaktivieren

Aktivieren, um die Funktion zur automatischen Fahrspurausrichtung zu aktivieren.

Debug-Endpunkt aktivieren

Aktivieren deaktivieren

Deaktivieren

Wenn ON, enthält das F-Tile Serial Lite IV Intel FPGA IP einen eingebetteten Debug-Endpunkt, der intern mit der speicherabgebildeten Schnittstelle von Avalon verbunden ist. Das IP kann bestimmte Tests und Debug-Funktionen über J ausführenTAG über die Systemkonsole. Der Standardwert ist Aus.

Simplex-Zusammenführung (Diese Parametereinstellung ist nur verfügbar, wenn Sie das FGT-Dual-Simplex-Design auswählen.)

RSFEC auf der anderen Serial Lite IV Simplex IP aktiviert, die auf denselben FGT-Kanälen platziert ist

Aktivieren deaktivieren

Deaktivieren

Aktivieren Sie diese Option, wenn Sie eine gemischte Konfiguration mit aktiviertem und deaktiviertem RS-FEC für das F-Tile Serial Lite IV Intel FPGA IP in einem Dual-Simplex-Design für den NRZ-Transceiver-Modus benötigen, bei dem sowohl TX als auch RX auf demselben FGT platziert sind Kanal(e).

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F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 43

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6. F-Tile Serial Lite IV Intel FPGA IP-Schnittstellensignale

6.1. Taktsignale

Tabelle 19. Taktsignale

Name

Breitenrichtung

Beschreibung

tx_core_clkout

Geben Sie den TX-Kerntakt für die TX-kundenspezifische PCS-Schnittstelle, TX-MAC und Benutzerlogiken aus

der TX-Datenpfad.

Dieser Takt wird aus dem benutzerdefinierten PCS-Block generiert.

rx_core_clkout

Ausgabe des RX-Kerntakts für die benutzerdefinierte RX-PCS-Schnittstelle, RX-Deskew-FIFO, RX-MAC

und Benutzerlogiken im RX-Datenpfad.

Dieser Takt wird aus dem benutzerdefinierten PCS-Block generiert.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Referenztakt des Transceivers eingeben.

Wenn der Transceiver-Typ auf FGT eingestellt ist, verbinden Sie diesen Takt mit dem Ausgangssignal (out_refclk_fgt_0) der F-Tile-Referenz und der System-PLL-Takte Intel FPGA IP. Wenn der Transceiver-Typ auf FHT eingestellt ist, verbinden

dieser Takt an das Ausgangssignal (out_fht_cmmpll_clk_0) der F-Tile Reference and System PLL Clocks Intel FPGA IP.

Siehe Parameter für den unterstützten Frequenzbereich.

Eingang Eingangstakt für Transceiver-Rekonfigurationsschnittstelle.

Die Taktfrequenz beträgt 100 bis 162 MHz.

Verbinden Sie dieses Eingangstaktsignal mit externen Taktschaltungen oder Oszillatoren.

Eingang Eingangstakt für Transceiver-Rekonfigurationsschnittstelle.

Die Taktfrequenz beträgt 100 bis 162 MHz.

Verbinden Sie dieses Eingangstaktsignal mit externen Taktschaltungen oder Oszillatoren.

out_systempll_clk_ 1

Eingang

System-PLL-Takt.
Verbinden Sie diesen Takt mit dem Ausgangssignal (out_systempll_clk_0) der F-Tile Reference and System PLL Clocks Intel FPGA IP.

Zugehörige Informationsparameter auf Seite 42

6.2. Signale zurücksetzen

Tabelle 20. Reset-Signale

Name

Breitenrichtung

tx_core_rst_n

Eingang

Taktdomäne asynchron

rx_core_rst_n

Eingang

Asynchron

tx_pcs_fec_phy_reset_n 1

Eingang

Asynchron

Beschreibung

Low-Aktiv-Rücksetzsignal. Setzt den F-Tile Serial Lite IV TX MAC zurück.

Low-Aktiv-Rücksetzsignal. Setzt den F-Tile Serial Lite IV RX MAC zurück.

Low-Aktiv-Rücksetzsignal.

Fortsetzung…

ISO 9001: 2015 registriert

6. F-Tile Serial Lite IV Intel FPGA IP-Schnittstellensignale 683074 | 2022.04.28

Name

Breitenrichtungs-Taktdomäne

Beschreibung

Setzt das benutzerdefinierte PCS des F-Tile Serial Lite IV TX zurück.

rx_pcs_fec_phy_reset_n 1

Eingang

Asynchron

Low-Aktiv-Rücksetzsignal. Setzt das benutzerdefinierte PCS des F-Tile Serial Lite IV RX zurück.

reconfig_reset

Eingang

reconfig_clk Aktiv-High-Reset-Signal.

Setzt den Avalon Memory-Mapped Interface Reconfiguration Block zurück.

reconfig_sl_reset

Eingang reconfig_sl_clk Aktiv-High-Reset-Signal.

Setzt den Avalon Memory-Mapped Interface Reconfiguration Block zurück.

6.3. MAC-Signale

Tabelle 21.

TX-MAC-Signale
In dieser Tabelle steht N für die im IP-Parameter-Editor festgelegte Anzahl von Fahrspuren.

Name

Breite

Richtung Taktdomäne

Beschreibung

tx_avs_bereit

Ausgabe des Avalon-Streaming-Signals tx_core_clkout.

Zeigt im aktivierten Zustand an, dass der TX-MAC bereit ist, Daten zu akzeptieren.

tx_avs_data

· (64*N)*2 (PAM4-Modus)
· 64*N (NRZ-Modus)

Eingang

tx_core_clkout Avalon-Streaming-Signal. TX-Daten.

tx_avs_channel

Geben Sie das Avalon-Streaming-Signal tx_core_clkout ein.

Die Kanalnummer für Daten, die im aktuellen Zyklus übertragen werden.

Dieses Signal ist im Basic-Modus nicht verfügbar.

tx_avs_valid

Geben Sie das Avalon-Streaming-Signal tx_core_clkout ein.

Zeigt im aktivierten Zustand an, dass das TX-Datensignal gültig ist.

tx_avs_startofpacket

Geben Sie das Avalon-Streaming-Signal tx_core_clkout ein.

Zeigt im aktivierten Zustand den Start eines TX-Datenpakets an.

Geltend machen für nur einen einzelnen Taktzyklus für jedes Paket.

Dieses Signal ist im Basic-Modus nicht verfügbar.

tx_avs_endofpacket

Geben Sie das Avalon-Streaming-Signal tx_core_clkout ein.

Zeigt im aktivierten Zustand das Ende eines TX-Datenpakets an.

Geltend machen für nur einen einzelnen Taktzyklus für jedes Paket.

Dieses Signal ist im Basic-Modus nicht verfügbar.

tx_avs_empty

Geben Sie das Avalon-Streaming-Signal tx_core_clkout ein.

Zeigt die Anzahl ungültiger Wörter im letzten Burst der TX-Daten an.

Dieses Signal ist im Basic-Modus nicht verfügbar.

tx_num_valid_bytes_eob

Eingang

tx_core_clkout

Gibt die Anzahl gültiger Bytes im letzten Wort des letzten Bursts an. Dieses Signal ist im Basic-Modus nicht verfügbar.
Fortsetzung…

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F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 45

6. F-Tile Serial Lite IV Intel FPGA IP-Schnittstellensignale 683074 | 2022.04.28

Benennen Sie tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Weite 1
1 1
Art. N 5

Richtung Taktdomäne

Beschreibung

Eingang

tx_core_clkout

Wenn es aktiviert wird, leitet dieses Signal einen benutzerdefinierten Informationszyklus ein.
Setze dieses Signal im gleichen Taktzyklus wie die tx_startofpacket-Zusicherung ein.
Dieses Signal ist im Basic-Modus nicht verfügbar.

Ausgabe tx_core_clkout Wenn aktiviert, zeigt dies an, dass die TX-Datenverbindung zur Datenübertragung bereit ist.

Ausgabe

tx_core_clkout

Wenn es aktiviert ist, leitet dieses Signal die Neuausrichtung der Fahrspuren ein.
Legen Sie dieses Signal für einen Taktzyklus an, um den MAC zum Senden von ALIGN CW auszulösen.

Eingang

tx_core_clkout Wenn aktiviert, injiziert der MAC einen CRC32-Fehler in ausgewählte Bahnen.

Ausgabe tx_core_clkout Nicht verwendet.

Das folgende Zeitdiagramm zeigt ein BspampDatei von TX-Datenübertragungen von 10 Wörtern von der Benutzerlogik über 10 serielle TX-Spuren.

Abbildung 28.

Timing-Diagramm für die TX-Datenübertragung
tx_core_clkout

tx_avs_valid

tx_avs_bereit

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,…,9

… N-10..

Spur 0

…………

STRT 0 10

N-10 ENDE STRT 0

Spur 1

…………

STRT 1 11

N-9 ENDE STRT 1

N-10 ENDE LEERLAUF LEERLAUF N-9 ENDE LEERLAUF LEERLAUF

Spur 9

…………

STRT 9 19

N-1 ENDE STRT 9

N-1 ENDE LEERLAUF LEERLAUF

Tabelle 22.

RX MAC-Signale
In dieser Tabelle steht N für die im IP-Parameter-Editor festgelegte Anzahl von Fahrspuren.

Name

Breite

Richtung Taktdomäne

Beschreibung

rx_avs_bereit

Geben Sie das Avalon-Streaming-Signal rx_core_clkout ein.

Zeigt im aktivierten Zustand an, dass die Benutzerlogik bereit ist, Daten zu akzeptieren.

rx_avs_data

(64*N)*2 (PAM4-Modus)
64*N (NRZ-Modus)

Ausgabe

rx_core_clkout Avalon-Streaming-Signal. RX-Daten.

rx_avs_channel

Ausgabe des Avalon-Streaming-Signals rx_core_clkout.

Die Kanalnummer für Daten ist

im aktuellen Zyklus erhalten.

Dieses Signal ist im Basic-Modus nicht verfügbar.

rx_avs_valid

Ausgabe des Avalon-Streaming-Signals rx_core_clkout.

Fortsetzung…

F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 46

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6. F-Tile Serial Lite IV Intel FPGA IP-Schnittstellensignale 683074 | 2022.04.28

Name

Breite

Richtung Taktdomäne

Beschreibung

Zeigt im aktivierten Zustand an, dass das RX-Datensignal gültig ist.

rx_avs_startofpacket

Ausgabe des Avalon-Streaming-Signals rx_core_clkout.

Zeigt im aktivierten Zustand den Beginn eines RX-Datenpakets an.

Geltend machen für nur einen einzelnen Taktzyklus für jedes Paket.

Dieses Signal ist im Basic-Modus nicht verfügbar.

rx_avs_endofpacket

Ausgabe des Avalon-Streaming-Signals rx_core_clkout.

Zeigt im aktivierten Zustand das Ende eines RX-Datenpakets an.

Geltend machen für nur einen einzelnen Taktzyklus für jedes Paket.

Dieses Signal ist im Basic-Modus nicht verfügbar.

rx_avs_empty

Ausgabe des Avalon-Streaming-Signals rx_core_clkout.

Gibt die Anzahl ungültiger Wörter im letzten Burst der RX-Daten an.

Dieses Signal ist im Basic-Modus nicht verfügbar.

rx_num_valid_bytes_eob

Ausgabe

rx_core_clkout Zeigt die Anzahl gültiger Bytes im letzten Wort des letzten Bursts an.
Dieses Signal ist im Basic-Modus nicht verfügbar.

rx_is_usr_cmd

Ausgang rx_core_clkout Wenn aktiviert, initiiert dieses Signal einen Benutzer-

definierten Informationskreislauf.

Setze dieses Signal im gleichen Taktzyklus wie die tx_startofpacket-Zusicherung ein.

Dieses Signal ist im Basic-Modus nicht verfügbar.

rx_link_up

Ausgabe rx_core_clkout Zeigt, wenn aktiviert, die RX-Datenverbindung an

ist bereit für den Datenempfang.

rx_link_reinit

Eingabe rx_core_clkout Wenn dieses Signal angelegt ist, initiiert es Bahnen

Neuausrichtung.

Wenn Sie Enable Auto Alignment deaktivieren, geben Sie dieses Signal für einen Taktzyklus an, um den MAC auszulösen, um die Bahnen neu auszurichten. Wenn Enable Auto Alignment gesetzt ist, richtet der MAC die Fahrspuren automatisch neu aus.

Setzen Sie dieses Signal nicht ein, wenn Enable Auto Alignment eingestellt ist.

rx_error

(N*2*2)+3 (PAM4-Modus)
(N*2)*3 (NRZ-Modus)

Ausgabe

rx_core_clkout

Zeigt im aktivierten Zustand an, dass Fehlerbedingungen im RX-Datenpfad aufgetreten sind.
· [(N*2+2):N+3] = Zeigt PCS-Fehler für eine bestimmte Spur an.
· [N+2] = Zeigt Ausrichtungsfehler an. Spurausrichtung neu initialisieren, wenn dieses Bit gesetzt ist.
· [N+1]= Gibt an, dass Daten an die Benutzerlogik weitergeleitet werden, wenn die Benutzerlogik nicht bereit ist.
· [N] = Zeigt einen Ausrichtungsverlust an.
· [(N-1):0] = Zeigt an, dass die Daten CRC-Fehler enthalten.

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F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 47

6. F-Tile Serial Lite IV Intel FPGA IP-Schnittstellensignale 683074 | 2022.04.28

6.4. Transceiver-Rekonfigurationssignale

Tabelle 23.

PCS-Rekonfigurationssignale
In dieser Tabelle steht N für die im IP-Parameter-Editor festgelegte Anzahl von Fahrspuren.

Name

Breite

Richtung Taktdomäne

Beschreibung

reconfig_sl_read

Geben Sie reconfig_sl_ PCS-Rekonfigurations-Lesebefehl ein

klick

Signale.

reconfig_sl_write

Eingabe reconfig_sl_ PCS-Neukonfiguration schreiben

klick

Befehlssignale.

reconfig_sl_address

14 Bit + clogb2N

Eingang

reconfig_sl_clk

Gibt die speicherabgebildete Avalon-Schnittstellenadresse der PCS-Rekonfiguration in einer ausgewählten Lane an.
Jede Spur hat 14 Bits und die oberen Bits beziehen sich auf den Spurversatz.
Example für ein 4-spuriges NRZ/PAM4-Design, wobei sich reconfig_sl_address[13:0] auf den Adresswert bezieht:
· reconfig_sl_address[15:1 4] auf 00 gesetzt = Adresse für Spur 0.
· reconfig_sl_address[15:1 4] auf 01 gesetzt = Adresse für Spur 1.
· reconfig_sl_address[15:1 4] auf 10 gesetzt = Adresse für Spur 2.
· reconfig_sl_address[15:1 4] auf 11 gesetzt = Adresse für Spur 3.

reconfig_sl_readdata

Ausgang reconfig_sl_ Gibt PCS-Rekonfigurationsdaten an

klick

von einem Bereitschaftszyklus in a gelesen werden

ausgewählte Spur.

reconfig_sl_waitrequest

Ausgang reconfig_sl_ Repräsentiert die PCS-Rekonfiguration

klick

Speicherabgebildete Avalon-Schnittstelle

Abwürgesignal auf einer ausgewählten Fahrspur.

reconfig_sl_writedata

Eingang reconfig_sl_ Gibt PCS-Rekonfigurationsdaten an

klick

bei einem Schreibzyklus in a geschrieben werden

ausgewählte Spur.

reconfig_sl_readdata_vali

Ausgabe

reconfig_sl_ Gibt die PCS-Neukonfiguration an

klick

empfangene Daten sind in einem ausgewählten gültig

Fahrbahn.

Tabelle 24.

F-Tile-Hard-IP-Rekonfigurationssignale
In dieser Tabelle steht N für die im IP-Parameter-Editor festgelegte Anzahl von Fahrspuren.

Name

Breite

Richtung Taktdomäne

Beschreibung

reconfig_read

Eingabe reconfig_clk PMA-Rekonfiguration gelesen

Befehlssignale.

reconfig_write

Geben Sie reconfig_clk PMA-Rekonfigurationsschreiben ein

Befehlssignale.

reconfig_address

18 Bit + clog2bN

Eingang

reconfig_clk

Gibt die speicherabgebildete PMA-Avalon-Schnittstellenadresse in einer ausgewählten Lane an.
Fortsetzung…

F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 48

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6. F-Tile Serial Lite IV Intel FPGA IP-Schnittstellensignale 683074 | 2022.04.28

Name
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Breite
32 1 32 1

Richtung Taktdomäne

Beschreibung

In beiden PAM4- und NRZ-Modi hat jede Spur 18 Bits und die verbleibenden oberen Bits beziehen sich auf den Spurversatz.
Example, für ein 4-spuriges Design:
· reconfig_address[19:18] auf 00 gesetzt = Adresse für Spur 0.
· reconfig_address[19:18] auf 01 gesetzt = Adresse für Spur 1.
· reconfig_address[19:18] auf 10 gesetzt = Adresse für Spur 2.
· reconfig_address[19:18] auf 11 gesetzt = Adresse für Spur 3.

Ausgabe

reconfig_clk Gibt PMA-Daten an, die von einem Bereitschaftszyklus in einer ausgewählten Spur gelesen werden sollen.

Ausgabe

reconfig_clk Repräsentiert das PMA Avalon speicherabgebildete Schnittstellen-Stalling-Signal in einer ausgewählten Spur.

Eingang

reconfig_clk Spezifiziert PMA-Daten, die bei einem Schreibzyklus in eine ausgewählte Lane geschrieben werden sollen.

Ausgabe

reconfig_clk Gibt an, dass empfangene PMA-Rekonfigurationsdaten in einer ausgewählten Spur gültig sind.

6.5. PMA-Signale

Tabelle 25.

PMA-Signale
In dieser Tabelle steht N für die im IP-Parameter-Editor festgelegte Anzahl von Fahrspuren.

Name

Breite

Richtung Taktdomäne

Beschreibung

phy_tx_lanes_stable

N*2 (PAM4-Modus)
N (NRZ-Modus)

Ausgabe

Asynchron Wenn aktiviert, zeigt der TX-Datenpfad an, dass er bereit ist, Daten zu senden.

tx_pll_locked

N*2 (PAM4-Modus)
N (NRZ-Modus)

Ausgabe

Asynchron Wenn aktiviert, zeigt dies an, dass die TX-PLL den Sperrstatus erreicht hat.

phy_ehip_bereit

N*2 (PAM4-Modus)
N (NRZ-Modus)

Ausgabe

Asynchron

Wenn es aktiviert ist, zeigt es an, dass das benutzerdefinierte PCS die interne Initialisierung abgeschlossen hat und zur Übertragung bereit ist.
Dieses Signal wird aktiviert, nachdem tx_pcs_fec_phy_reset_n und tx_pcs_fec_phy_reset_n deaktiviert wurden.

tx_serial_data

Serieller TX-Takt ausgeben Serielle TX-Pins.

rx_serial_data

Eingang RX Serieller Takt RX Serielle Pins.

phy_rx_block_lock

N*2 (PAM4-Modus)
N (NRZ-Modus)

Ausgabe

Asynchron Wenn aktiviert, zeigt dies an, dass die 66b-Blockausrichtung für die Bahnen abgeschlossen ist.

rx_cdr_lock

N*2 (PAM4-Modus)

Ausgabe

Asynchron

Zeigt im aktivierten Zustand an, dass die wiedergewonnenen Takte mit Daten verriegelt sind.
Fortsetzung…

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F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 49

6. F-Tile Serial Lite IV Intel FPGA IP-Schnittstellensignale 683074 | 2022.04.28

Benennen Sie phy_rx_pcs_ready phy_rx_hi_ber

Breite

Richtung Taktdomäne

Beschreibung

N (NRZ-Modus)

N*2 (PAM4-Modus)
N (NRZ-Modus)

Ausgabe

Asynchron

Zeigt im aktivierten Zustand an, dass die RX-Spuren des entsprechenden Ethernet-Kanals vollständig ausgerichtet und bereit sind, Daten zu empfangen.

N*2 (PAM4-Modus)
N (NRZ-Modus)

Ausgabe

Asynchron

Zeigt im aktivierten Zustand an, dass sich der RX PCS des entsprechenden Ethernet-Kanals in einem HI BER-Zustand befindet.

F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch 50

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7. Entwerfen mit F-Tile Serial Lite IV Intel FPGA IP

7.1. Richtlinien zurücksetzen
Befolgen Sie diese Richtlinien zum Zurücksetzen, um Ihr Zurücksetzen auf Systemebene zu implementieren.
· Binden Sie die Signale tx_pcs_fec_phy_reset_n und rx_pcs_fec_phy_reset_n auf Systemebene zusammen, um die TX- und RX-PCS gleichzeitig zurückzusetzen.
· Setzen Sie die Signale tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n und reconfig_reset gleichzeitig ein. Weitere Informationen über die IP-Reset- und Initialisierungssequenzen finden Sie unter Zurücksetzen und Verbindungsinitialisierung.
· Halten Sie die Signale tx_pcs_fec_phy_reset_n und rx_pcs_fec_phy_reset_n niedrig und das Signal reconfig_reset hoch und warten Sie, bis tx_reset_ack und rx_reset_ack die harte IP der F-Kachel und die Rekonfigurationsblöcke ordnungsgemäß zurückgesetzt haben.
· Um eine schnelle Verbindung zwischen FPGA-Geräten zu erreichen, setzen Sie gleichzeitig die angeschlossenen F-Tile Serial Lite IV Intel FPGA-IPs zurück. Siehe F-Tile Serial Lite IV Intel FPGA IP Design Example User Guide für Informationen zur Überwachung der IP-TX- und -RX-Verbindung mit dem Toolkit.
Zugehörige Informationen
· Zurücksetzen und Verbindungsinitialisierung auf Seite 37
· F-Tile Serial Lite IV Intel FPGA IP-Design Example Benutzerhandbuch

7.2. Richtlinien zur Fehlerbehandlung

Die folgende Tabelle listet die Richtlinien zur Fehlerbehandlung für Fehlerbedingungen auf, die beim F-Tile Serial Lite IV Intel FPGA IP-Design auftreten können.

Tabelle 26. Fehlerzustand und Handhabungsrichtlinien

Fehlerzustand
Eine oder mehrere Bahnen können nach einem bestimmten Zeitrahmen keine Kommunikation aufbauen.

Richtlinien
Implementieren Sie ein Timeout-System, um den Link auf Anwendungsebene zurückzusetzen.

Eine Fahrspur verliert die Kommunikation, nachdem die Kommunikation hergestellt wurde.
Eine Spur verliert während des Entzerrungsprozesses die Kommunikation.

Dies kann nach oder während der Datenübertragungsphasen geschehen. Implementieren Sie eine Verbindungsverlusterkennung auf Anwendungsebene und setzen Sie die Verbindung zurück.
Implementieren Sie den Link-Reinitialisierungsprozess für die fehlerhafte Fahrspur. Sie müssen sicherstellen, dass das Board-Routing 320 UI nicht überschreitet.

Fahrspurausrichtung verloren, nachdem alle Fahrspuren ausgerichtet wurden.

Dies kann nach oder während der Datenübertragungsphasen geschehen. Implementieren Sie eine Spurausrichtungsverlusterkennung auf Anwendungsebene, um den Spurausrichtungsprozess neu zu starten.

ISO 9001: 2015 registriert

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8. Archive des F-Tile Serial Lite IV Intel FPGA IP-Benutzerhandbuchs

Die IP-Versionen sind die gleichen wie die Softwareversionen der Intel Quartus Prime Design Suite bis v19.1. Ab Intel Quartus Prime Design Suite-Softwareversion 19.2 oder höher haben IP-Kerne ein neues IP-Versionierungsschema.

Wenn eine IP-Core-Version nicht aufgeführt ist, gilt das Benutzerhandbuch für die vorherige IP-Core-Version.

Intel Quartus Prime-Version
21.3

IP-Core-Version 3.0.0

Benutzerhandbuch F-Tile Serial Lite IV Intel® FPGA IP-Benutzerhandbuch

ISO 9001: 2015 registriert

683074 | 2022.04.28 Feedback senden

9. Dokumentüberarbeitungsverlauf für das F-Tile Serial Lite IV Intel FPGA IP-Benutzerhandbuch

Dokumentversion 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Intel Quartus Prime-Version
22.1
21.3 21.3 21.2

IP-Version 5.0.0
3.0.0 3.0.0 2.0.0

Änderungen
· Aktualisierte Tabelle: F-Tile Serial Lite IV Intel FPGA IP Features – Aktualisierte Beschreibung der Datenübertragung mit zusätzlicher Unterstützung für FHT-Transceiver-Raten: 58G NRZ, 58G PAM4 und 116G PAM4
· Aktualisierte Tabelle: F-Tile Serial Lite IV Intel FPGA IP Parameterbeschreibung – Neuer Parameter hinzugefügt · System-PLL-Referenztaktfrequenz · Debug-Endpunkt aktivieren – Werte für PMA-Datenrate aktualisiert – Parameterbenennung aktualisiert, um mit GUI übereinzustimmen
· Beschreibung der Datenübertragung in Tabelle: F-Tile Serial Lite IV Intel FPGA IP Features aktualisiert.
· Umbenennung des Tabellennamens IP in F-Tile Serial Lite IV Intel FPGA IP Parameterbeschreibung im Abschnitt Parameter zur Verdeutlichung.
· Aktualisierte Tabelle: IP-Parameter: — Einen neuen Parameter hinzugefügt – RSFEC aktiviert auf dem anderen Serial Lite IV Simplex IP, das an denselben FGT-Kanal(en) platziert ist. — Die Standardwerte für die Transceiver-Referenztaktfrequenz wurden aktualisiert.
Erstveröffentlichung.

ISO 9001: 2015 registriert

Dokumente / Ressourcen

	Intel F Tile Serial Lite IV Intel FPGA-IP [pdf] Benutzerhandbuch F-Kachel Serial Lite IV Intel FPGA IP, F-Kachel Serial Lite IV, Intel FPGA IP
	Intel F-Tile Serial Lite IV Intel FPGA IP [pdf] Benutzerhandbuch F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP