UG0644 DDR AXI Arbiter
Informace o produktu
DDR AXI Arbiter je hardwarová součást, která poskytuje a
64bitové rozhraní AXI master k řadičům DDR-SDRAM na čipu.
Běžně se používá ve video aplikacích pro ukládání do vyrovnávací paměti a
zpracování obrazových pixelových dat. Uživatelská příručka k produktu poskytuje
podrobné informace a pokyny k implementaci hardwaru,
simulace a využití zdrojů.
Implementace hardwaru
DDR AXI Arbiter je navržen pro rozhraní s DDR-SDRAM
ovladače na čipu. Poskytuje 64bitové master rozhraní AXI
což umožňuje rychlé zpracování obrazových pixelových dat. Uživatel produktu
manuál poskytuje podrobný popis konstrukce DDR AXI
Arbiter a jeho hardwarová implementace.
Simulace
Uživatelská příručka produktu poskytuje pokyny k simulaci
DDR AXI Arbiter pomocí nástrojů MSS SmartDesign a Testbench. Tyto
nástroje umožňují uživateli ověřit správnost návrhu a
zajistit správnou funkci hardwarové součásti.
Využití zdrojů
DDR AXI Arbiter využívá systémové prostředky, jako je logika
buňky, paměťové bloky a směrovací prostředky. Uživatel produktu
manuál poskytuje podrobnou zprávu o využití zdrojů, která
uvádí požadavky na zdroje DDR AXI Arbiter. Tento
informace mohou být použity k zajištění toho, že hardwarová součást může
implementovat v rámci dostupných systémových zdrojů.
Návod k použití produktu
Následující pokyny poskytují návod, jak používat
DDR AXI Arbiter:
Krok 1: Implementace hardwaru
Implementujte hardwarovou komponentu DDR AXI Arbiter do rozhraní
s řadiči DDR-SDRAM na čipu. Postupujte podle návrhu
popis uvedený v uživatelské příručce produktu, aby byla zajištěna správnost
implementace hardwarové komponenty.
Krok 2: Simulace
Simulujte návrh DDR AXI Arbiter pomocí MSS SmartDesign a
Nástroje Testbench. Postupujte podle pokynů uvedených v produktu
uživatelskou příručku pro ověření správnosti návrhu a zajištění
správné fungování hardwarové komponenty.
Krok 3: Využití zdrojů
Review zprávu o využití zdrojů poskytnutou v produktu
uživatelskou příručku k určení požadavků na zdroje DDR AXI
Rozhodce. Ujistěte se, že hardwarová součást může být implementována
v rámci dostupných systémových prostředků.
Dodržováním těchto pokynů můžete efektivně používat DDR
Hardwarová komponenta AXI Arbiter pro ukládání obrazových pixelů do vyrovnávací paměti a
zpracování ve video aplikacích.
Uživatelská příručka UG0644
DDR AXI Arbiter
února 2018
DDR AXI Arbiter
Obsah
1 Historie revizí ………………………………………………………………………………………………………………………….. 1
1.1 Revize 5.0 …………………………………………………………………………………………………………………………. 1 1.2 Revize 4.0 ………………………………………………………………………………………………………………………………. 1 1.3 Revize 3.0 …………………………………………………………………………………………………………………………. 1 1.4 Revize 2.0 …………………………………………………………………………………………………………………………. 1 1.5 Revize 1.0 …………………………………………………………………………………………………………………………………. 1
2 Úvod ………………………………………………………………………………………………………………………….. 2 3 Hardware Realizace ……………………………………………………………………………………………… 3
3.1 Popis konstrukce ……………………………………………………………………………………………………………………………… 3 3.2 Vstupy a výstupy ………………………………………………………………………………………………………………………….. 5 3.3 Konfigurační parametry ……… …………………………………………………………………………………………. 13 3.4 Časové diagramy …………………………………………………………………………………………………………………. 14 3.5 Testbench ………………………………………………………………………………………………………………………….. 16
3.5.1 Simulace MSS SmartDesign …………………………………………………………………………………………………………. 25 3.5.2 Simulační testovací stůl …………………………………………………………………………………………………………………………. 30 3.6 Využití zdrojů ………………………………………………………………………………………………………………….. 31
UG0644 Uživatelská příručka Revize 5.0
DDR AXI Arbiter
1
Historie revizí
Historie revizí popisuje změny, které byly v dokumentu implementovány. Změny jsou uvedeny podle revizí, počínaje nejnovější publikací.
1.1
Revize 5.0
V revizi 5.0 tohoto dokumentu sekce Využití zdrojů a Zpráva o využití zdrojů
byly aktualizovány. Další informace naleznete v části Využití zdrojů (viz strana 31).
1.2
Revize 4.0
Níže je uveden souhrn změn v revizi 4.0 tohoto dokumentu.
Do tabulky přidány konfigurační parametry testbench. Další informace naleznete v části Parametry konfigurace (viz strana 16).. Přidány informace o simulaci jádra pomocí testbench. Další informace naleznete v části Testbench (viz strana 16). V tabulce byly aktualizovány hodnoty Využití zdrojů pro DDR AXI Arbiter. Další informace naleznete v části Využití zdrojů (viz strana 31).
1.3
Revize 3.0
Níže je uveden souhrn změn v revizi 3.0 tohoto dokumentu.
Přidány 8bitové informace pro kanál zápisu 1 a 2. Další informace naleznete v části Popis návrhu (viz strana 3). Aktualizována sekce Testbench. Další informace naleznete v části Testbench (viz strana 16).
1.4
Revize 2.0
V revizi 2.0 tohoto dokumentu byly obrázky a tabulky aktualizovány v části Testbench.
Další informace naleznete v části Testbench (viz strana 16).
1.5
Revize 1.0
Revize 1.0 byla první publikací tohoto dokumentu
UG0644 Uživatelská příručka Revize 5.0
1
DDR AXI Arbiter
2
Zavedení
Paměti jsou nedílnou součástí všech typických video a grafických aplikací. Používají se pro ukládání obrazových pixelových dat do vyrovnávací paměti. Jedno běžné ukládání do vyrovnávací paměti napřample jsou vyrovnávací paměti snímků zobrazení, ve kterých jsou v paměti uložena kompletní data obrazových pixelů pro snímek.
Duální datová rychlost (DDR)-synchronní DRAM (SDRAM) je jednou z běžně používaných pamětí ve video aplikacích pro ukládání do vyrovnávací paměti. SDRAM se používá kvůli své rychlosti, která je vyžadována pro rychlé zpracování ve video systémech.
Následující obrázek ukazuje example schématu systémové úrovně rozhraní paměti DDR-SDRAM s video aplikací.
Obrázek 1 · Rozhraní paměti DDR-SDRAM
V Microsemi SmartFusion®2 System-on-Chip (SoC) jsou dva řadiče DDR na čipu s 64bitovým rozšířeným rozšiřitelným rozhraním (AXI) a 32bitovým rozšířeným vysokovýkonným sběrnicí (AHB) slave rozhraním směrem k programovatelným v terénu. tkanina hradlového pole (FPGA). Ke čtení a zápisu paměti DDR-SDRAM připojené k řadičům DDR na čipu je vyžadováno hlavní rozhraní AXI nebo AHB.
UG0644 Uživatelská příručka Revize 5.0
2
DDR AXI Arbiter
3
Implementace hardwaru
3.1
Popis designu
DDR AXI Arbiter poskytuje 64bitové AXI master rozhraní pro řadiče DDR-SDRAM na čipu
zařízení SmartFusion2. DDR AXI Arbiter má čtyři čtecí kanály a dva zapisovací kanály směrem k
uživatelská logika. Blok rozhoduje mezi čtyřmi čtecími kanály a poskytuje přístup ke čtení AXI
kanál způsobem round-robin. Dokud je požadavek master na čtení kanálu 1 vysoký, AXI
je mu přidělen čtecí kanál. Čtecí kanál 1 má pevnou šířku výstupních dat 24 bitů. Číst kanály 2, 3,
a 4 lze nakonfigurovat jako 8bitovou, 24bitovou nebo 32bitovou šířku výstupu dat. Toto vybírá globální
konfigurační parametr.
Blok také rozhoduje mezi dvěma zapisovacími kanály, aby byl zajištěn přístup k zapisovacímu kanálu AXI způsobem round-robin. Oba kanály pro zápis mají stejnou prioritu. Zápisový kanál 1 a 2 lze nakonfigurovat jako 8bitovou, 24bitovou nebo 32bitovou šířku vstupních dat.
UG0644 Uživatelská příručka Revize 5.0
3
DDR AXI Arbiter
Následující obrázek ukazuje schéma pin-out nejvyšší úrovně DDR AXI Arbiter. Obrázek 2 · Blokové schéma nejvyšší úrovně DDR AXI Arbiter Block
UG0644 Uživatelská příručka Revize 5.0
4
DDR AXI Arbiter
Následující obrázek ukazuje blokové schéma nejvyšší úrovně systému s blokem DDR AXI Arbiter portovaným do zařízení SmartFusion2. Obrázek 3 · Blokové schéma na systémové úrovni DDR AXI Arbiter na zařízení SmartFusion2
3.2
Vstupy a výstupy
V následující tabulce jsou uvedeny vstupní a výstupní porty DDR AXI Arbiter.
Tabulka 1 · Vstupní a výstupní porty DDR AXI Arbiter
Název signálu RESET_N_I
Zadání směru
Šířka
SYS_CLOCK_I BUFF_READ_CLOCK_I
Vstup Vstup
rd_req_1_i rd_ack_o
Vstup výstup
rd_done_1_o start_read_addr_1_i
Výstup vstup
bytes_to_read_1_i
Vstup
video_rdata_1_o
Výstup
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL1_AXI_BUFF_ AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH1):0]Popis
Aktivní nízký asynchronní resetovací signál podle návrhu
Systémové hodiny
Interní hodiny čtení vyrovnávací paměti kanálu zápisu musí být dvojnásobné oproti frekvenci SYS_CLOCK_I
Přečíst žádost od mistra 1
Potvrzení arbitra o přečtení požadavku od Master 1
Dokončení čtení na Master 1
Adresa DDR, odkud musí být zahájeno čtení pro kanál čtení 1
Bajty, které se mají načíst z kanálu čtení 1
Výstup video dat z kanálu čtení 1
UG0644 Uživatelská příručka Revize 5.0
5
DDR AXI Arbiter
Název signálu rdata_valid_1_o rd_req_2_i rd_ack_2_o
rd_done_2_o start_read_addr_2_i
bytes_to_read_2_i
video_rdata_2_o
rdata_valid_2_o rd_req_3_i rd_ack_3_o
rd_done_3_o start_read_addr_3_i
bytes_to_read_3_i
video_rdata_3_o
rdata_valid_3_o rd_req_4_i rd_ack_4_o
rd_done_4_o start_read_addr_4_i
bytes_to_read_4_i
video_rdata_4_o
rdata_valid_4_o wr_req_1_i wr_ack_1_o
wr_done_1_o start_write_addr_1_i
bytes_to_write_1_i
video_wdata_1_i
wdata_valid_1_i wr_req_2_i
Směr Výstup Vstup Výstup
Výstup vstup
Vstup
Výstup
Výstup Vstup Výstup
Výstup vstup
Vstup
Výstup
Výstup Vstup Výstup
Výstup vstup
Vstup
Výstup
Výstup Vstup Výstup
Výstup vstup
Vstup
Vstup
Vstup Vstup
Šířka
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL2_VIDEO_DATA_WIDTH1):0] [(g_AXI_AWIDTH-1):0] [(g_RDI_CHANNEL3_AX) TH + FF_CHANNEL3_AX_1 CHANNEL0_VIDEO_DATA_WIDTH3 ):1] [(g_AXI_AWIDTH-0):1] [(g_RD_CHANNEL0_AXI_BUFF_AWIDTH + 4) – 3 : 1] [(g_RD_CHANNEL0_VIDEO_DATA_WIDTH4):1] [(g_AXI_AWIDTH-0):1] [(g_AXI_AWIDTH-0):1] [(g_3AXI) –CHA_1 BUFFEL_WR_CHAW ] [(g_WR_CHANNEL0_VIDEO_DATA_WIDTH1):1]
Popis Čtení dat platných z čtecího kanálu 1 Požadavek na čtení z Master 2 Potvrzení arbitra pro požadavek na čtení z Master 2 Dokončení čtení na Master 2 Adresa DDR, odkud musí být zahájeno čtení pro čtení kanálu 2 Bajty k načtení z čteného kanálu 2 Video data výstup z čtecího kanálu 2 Čtení dat platných z čtecího kanálu 2 Požadavek na čtení od Master 3 Potvrzení arbitra pro požadavek na čtení od Master 3 Dokončení čtení na Master 3 Adresa DDR, odkud musí být zahájeno čtení pro čtení kanálu 3 Byty, které mají být načteny od čtení kanál 3 Výstup video dat z čtecího kanálu 3 Čtení platná data z čtecího kanálu 3 Požadavek na čtení od Master 4 Potvrzení arbitra pro požadavek na čtení od Master 4 Dokončení čtení na Master 4 Adresa DDR, odkud musí být zahájeno čtení pro čtení kanálu 4 Byty čtení z čtecího kanálu 4 Výstup video dat z čtecího kanálu 4 Čtení dat platných z čtecího kanálu 4 Požadavek zápisu od Master 1 Potvrzení arbitra pro zápis požadavku od Master 1 Dokončení zápisu do Master 1 Adresa DDR, na kterou musí proběhnout zápis z kanálu zápisu 1 Bajty, které mají být zapsány z kanálu zápisu 1 Video data Vstup pro zápis kanálu 1
Zápis dat platných pro zápis kanálu 1 Požadavek zápisu od Master 1
UG0644 Uživatelská příručka Revize 5.0
6
DDR AXI Arbiter
Název signálu wr_ack_2_o
Směrový výstup
wr_done_2_o start_write_addr_2_i
Výstup vstup
bytes_to_write_2_i
Vstup
video_wdata_2_i
Vstup
wdata_valid_2_i AXI I/F signály Čtení adresního kanálu m_arid_o
Vstup výstup
m_araddr_o
Výstup
m_arlen_o
Výstup
m_arsize_o m_arburst_o
Výstup Výstup
m_arlock_o
Výstup
m_arcache_o
Výstup
m_arprot_o
Výstup
Šířka
[(g_AXI_AWIDTH-1):0] [(g_WR_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_WR_CHANNEL2_VIDEO_DATA_WIDTH1):0]
Popis Potvrzení arbitra pro zápis požadavku od Master 2 Dokončení zápisu na Master 2 Adresa DDR, na kterou musí proběhnout zápis ze zapisovacího kanálu 2 Byty, které mají být zapsány z kanálu zápisu 2 Video data Vstup pro zápis do kanálu 2
Zápis dat platných pro zápis kanálu 2
Číst ID adresy. Identifikace tag pro čtenou adresní skupinu signálů.
Přečtěte si adresu. Poskytuje počáteční adresu transakce čtení burst. Je uvedena pouze počáteční adresa shluku.
Délka prasknutí. Poskytuje přesný počet převodů v dávce. Tato informace určuje počet datových přenosů spojených s adresou
Velikost prasknutí. Velikost každého přenosu v dávce
Typ burst. Ve spojení s informacemi o velikosti podrobně popisuje, jak se počítá adresa pro každý přenos v rámci dávky.
Opraveno na 2'b01 à Shluk přírůstkových adres
Typ zámku. Poskytuje další informace o atomových charakteristikách přenosu.
Opraveno na 2'b00 à Normální přístup
Typ mezipaměti. Poskytuje další informace o vlastnostech přenosu, které lze uložit do mezipaměti.
Opraveno na 4'b0000 à Bez mezipaměti a bez vyrovnávací paměti
Typ ochrany. Poskytuje informace o jednotce ochrany pro transakci.
Opraveno na 3'b000 à Normální, zabezpečený přístup k datům
UG0644 Uživatelská příručka Revize 5.0
7
DDR AXI Arbiter
Název signálu m_arvalid_o
Směrový výstup
Šířka
m_arready_i
Vstup
Číst datový kanál
m_rid_i
Vstup
[3:0]m_rdata_i m_rresp_i
m_rlast_i m_rvalid_i
Vstup Vstup
[(g_AXI_DWIDTH-1):0] [1:0]Vstup Vstup
m_rready_o
Výstup
Zápis adresního kanálu
m_awid_o
Výstup
m_awaddr_o
Výstup
[3:0] [(g_AXI_AWIDTH-1):0]UG0644 Uživatelská příručka Revize 5.0
Popis Čtená adresa platná.
Když je VYSOKÁ, přečtená adresa a řídicí informace jsou platné a zůstávají vysoké, dokud není signál potvrzení adresy m_arready vysoký.
`1′ = Adresa a řídicí informace platné
`0′ = Adresa a řídicí informace nejsou platné. Čtení adresy připraveno. Slave je připraven přijmout adresu a související řídicí signály:
1 = otrok připraven
0 = slave není připraven.
Přečtěte si ID tag. ID tag čtené datové skupiny signálů. Hodnota m_rid je generována Slave a musí odpovídat hodnotě m_arid čtené transakce, na kterou odpovídá. Číst data. Přečtěte si odpověď.
Stav přenosu čtení. Přípustné odpovědi jsou OKAY, EXOKAY, SLVERR a DECERR. Čtěte naposledy.
Poslední přenos v sérii čtení. Číst platné. Požadovaná data pro čtení jsou k dispozici a přenos čtení může dokončit:
1 = dostupná čtená data
0 = čtená data nejsou k dispozici. Čtení připraveno. Master může přijímat načtená data a informace o odpovědi:
1= master připraven
0 = master není připraven.
Napište ID adresy. Identifikace tag pro skupinu adres pro zápis signálů. Napište adresu. Poskytuje adresu prvního přenosu v transakci shlukového zápisu. Přidružené řídicí signály se používají k určení adres zbývajících přenosů ve shluku.
8
DDR AXI Arbiter
Název signálu m_awlen_o
Směrový výstup
Šířka [3:0]
m_awsize_o
Výstup
[2:0]m_awburst_o
Výstup
[1:0]m_awlock_o
Výstup
[1:0]m_awcache_o
Výstup
[3:0]m_awprot_o
Výstup
[2:0]m_awvalid_o
Výstup
Popis
Délka prasknutí. Poskytuje přesný počet převodů v dávce. Tato informace určuje počet datových přenosů spojených s adresou.
Velikost prasknutí. Velikost každého přenosu v dávce. Záblesky bajtových pruhů přesně označují, které bajtové pruhy se mají aktualizovat.
Opraveno na 3'b011 à 8 bajtů na přenos dat nebo 64bitový přenos
Typ burst. Ve spojení s informacemi o velikosti podrobně popisuje, jak se počítá adresa pro každý přenos v rámci dávky.
Opraveno na 2'b01 à Shluk přírůstkových adres
Typ zámku. Poskytuje další informace o atomových charakteristikách přenosu.
Opraveno na 2'b00 à Normální přístup
Typ mezipaměti. Označuje atributy transakce, které lze uložit do vyrovnávací paměti, uložit do mezipaměti, zapisovat, zpětně zapisovat a alokovat.
Opraveno na 4'b0000 à Bez mezipaměti a bez vyrovnávací paměti
Typ ochrany. Označuje normální, privilegovanou nebo zabezpečenou úroveň ochrany transakce a zda je transakce přístupem k datům nebo přístupem s pokyny.
Opraveno na 3'b000 à Normální, zabezpečený přístup k datům
Napište platnou adresu. Označuje, že platná adresa pro zápis a ovládání
informace jsou k dispozici:
1 = dostupná adresa a řídicí informace
0 = adresa a řídicí informace nejsou k dispozici. Adresa a řídicí informace zůstávají stabilní, dokud signál potvrzení adresy m_awready nepřejde na VYSOKÝ.
UG0644 Uživatelská příručka Revize 5.0
9
DDR AXI Arbiter
Název signálu m_awready_i
Zadání směru
Šířka
Zápis datového kanálu
m_wid_o
Výstup
[3:0]m_wdata_o m_wstrb_o
Výstup Výstup
[(g_AXI_DWIDTH-1):0]Parametr AXI_DWDITH[7:0]
m_wlast_o m_wvalid_o
Výstup Výstup
m_wready_i
Vstup
Zápis signálů kanálu odezvy
m_bid_i
Vstup
[3:0]m_bresp_i m_bvalid_i
Vstup
[1:0]Vstup
m_bready_o
Výstup
Popis Napište adresu připraven. Označuje, že slave je připraven přijmout adresu a související řídicí signály:
1 = otrok připraven
0 = slave není připraven.
Napište ID tag. ID tag přenos dat zápisu. Hodnota m_wid se musí shodovat s hodnotou m_awid transakce zápisu. Zápis dat
Napište stroboskopy. Tento signál označuje, které bajtové pruhy se mají v paměti aktualizovat. Na každých osm bitů zápisové datové sběrnice je jeden záblesk zápisu. Poslední přenos v sérii zápisu. Zápis platný. K dispozici jsou platná data zápisu a záblesky:
1 = dostupná data pro zápis a záblesky
0 = zápis dat a záblesky nejsou k dispozici. Napište připraveno. Slave může přijímat data zápisu: 1 = slave připraven
0 = slave není připraven.
ID odpovědi. Identifikace tag odpovědi na psaní. Hodnota m_bid se musí shodovat s hodnotou m_awid transakce zápisu, na kterou slave zařízení odpovídá. Napište odpověď. Stav transakce zápisu. Povolené reakce jsou OKAY, EXOKAY, SLVERR a DECERR. Napište odpověď platná. K dispozici je platná odpověď na zápis:
1 = odpověď na zápis je k dispozici
0 = odpověď na zápis není k dispozici. Odpověď připravena. Master může přijmout informace o odpovědi.
1 = master připraven
0 = master není připraven.
Následující obrázek ukazuje vnitřní blokové schéma DDR AXI arbitreru.
UG0644 Uživatelská příručka Revize 5.0
10
DDR AXI Arbiter
Následující obrázek ukazuje vnitřní blokové schéma DDR AXI arbitreru. Obrázek 4 · Vnitřní blokové schéma DDR AXI Arbiter
Každý čtený kanál se spustí, když dostane vysoký vstupní signál na vstupu read_req_(x)_i. Pak to
UG0644 Uživatelská příručka Revize 5.0
11
DDR AXI Arbiter
Každý čtený kanál se spustí, když dostane vysoký vstupní signál na vstupu read_req_(x)_i. Pak to sampspouštěcí adresu AXI a bajty pro čtení vstupů, které jsou vstupem z externího masteru. Kanál potvrdí externímu masteru přepnutím read_ack_(x)_o. Kanál zpracovává vstupy a generuje požadované transakce AXI pro čtení dat z DDR-SDRAM. Data načtená v 64bitovém formátu AXI se ukládají do vnitřní vyrovnávací paměti. Po načtení požadovaných dat a jejich uložení do vnitřní vyrovnávací paměti je aktivován rozbalovací modul. Rozbalovací modul rozbalí každé 64bitové slovo do bitové délky výstupních dat požadované pro tento konkrétní kanál např.ample pokud je kanál nakonfigurován jako 32bitová výstupní datová šířka, každé 64bitové slovo je odesláno jako dvě 32bitová výstupní datová slova. Pro kanál 1, který je 24bitovým kanálem, rozbalovací modul rozbalí každé 64bitové slovo do 24bitových výstupních dat. Protože 64 není násobkem 24, rozbalovací modul pro čtení kanálu 1 kombinuje skupinu tří 64bitových slov pro generování osmi 24bitových datových slov. To omezuje čtecí kanál 1, že datové bajty požadované externím masterem by měly být dělitelné 8. Čtecí kanály 2, 3 a 4 lze konfigurovat jako 8bitové, 24bitové a 32bitové datové šířky, což je určeno globálním konfiguračním parametrem g_RD_CHANNEL(X) _VIDEO_DATA_WIDTH. Pokud jsou nakonfigurovány jako 24bitové, výše uvedené omezení bude platit také pro každý z nich. Pokud jsou však nakonfigurovány jako 8bitové nebo 32bitové, neexistuje žádné takové omezení, protože 64 je násobkem 32 a 8. V těchto případech je každé 64bitové slovo rozbaleno buď do dvou 32bitových datových slov, nebo do osmi 8 -bitová datová slova.
Čtecí kanál 1 rozbalí 64bitová datová slova načtená z DDR-SDRAM na 24bitová výstupní datová slova v dávkách po 48 64bitových slovech, to znamená vždy, když je ve vnitřní vyrovnávací paměti čtecího kanálu 48 k dispozici 64 1bitových slov, rozbalovač je začne rozbalovat, aby poskytl 24bitová výstupní data. Pokud jsou požadované datové bajty ke čtení menší než 48 64bitových slov, rozbalovací modul je povolen až po načtení kompletních dat z DDR-SDRAM. Ve zbývajících třech čtecích kanálech začne rozbalovač vysílat načtená data až po načtení úplného požadovaného počtu bajtů z DDR-SDRAM.
Když je čtecí kanál konfigurován pro 24bitovou výstupní šířku, počáteční adresa pro čtení musí být zarovnána na hranici 24 bajtů. To je vyžadováno pro splnění omezení, že rozbalovač rozbalí skupinu tří 64bitových slov, aby vytvořil osm 24bitových výstupních slov.
Všechny čtené kanály generují výstup načtení do externího masteru po odeslání požadovaných bajtů do externího masteru.
V případě zapisovacích kanálů musí externí master vložit požadovaná data do příslušného kanálu. Zapisovací kanál přebírá vstupní data a sbaluje je do 64bitových slov a ukládá je do vnitřní paměti. Po uložení požadovaných dat musí externí master poskytnout požadavek na zápis spolu s počáteční adresou a bajty k zápisu. Na sampU těchto vstupů kanál zápisu potvrdí externí master. Poté kanál generuje transakce zápisu AXI pro zápis uložených dat do DDR-SDRAM. Jakmile jsou požadované bajty zapsány do DDR-SDRAM, všechny zapisovací kanály generují výstup provedeného zápisu na externí master. Poté, co je dán požadavek na zápis na jakýkoli kanál pro zápis, nesmí být do kanálu zápisu zapsána nová data, dokud není aktuální dokončení transakce indikováno potvrzením wr_done_(x)_o
Zápisové kanály 1 a 2 lze nakonfigurovat jako 8bitové, 24bitové a 32bitové datové šířky, což je určeno globálním konfiguračním parametrem g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH. Pokud jsou nakonfigurovány jako 24bitové, musí být zapsané bajty násobky osmi, protože interní balič sbalí osm 24bitových datových slov, aby vygeneroval tři 64bitová datová slova. Ale pokud jsou nakonfigurovány jako 8bitové nebo 32bitové, žádné takové omezení neexistuje.
U 32bitového kanálu musí být načtena minimálně dvě 32bitová slova. Pro 8bitový kanál je třeba číst minimálně 8bitová slova, protože modul arbitra neposkytuje žádné vyplnění. Ve všech kanálech pro čtení a zápis je hloubka vnitřních vyrovnávacích pamětí násobkem horizontální šířky displeje. Hloubka vnitřní vyrovnávací paměti se vypočítá následovně:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION* g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH * g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Kde, X = číslo kanálu
Šířka vnitřní vyrovnávací paměti je určena šířkou datové sběrnice AXI, tedy konfiguračním parametrem
UG0644 Uživatelská příručka Revize 5.0
12
DDR AXI Arbiter
Šířka vnitřní vyrovnávací paměti je určena šířkou datové sběrnice AXI, tj. konfiguračním parametrem g_AXI_DWIDTH.
Transakce čtení a zápisu AXI se provádějí podle specifikací ARM AMBA AXI. Velikost transakce pro každý přenos dat je pevně nastavena na 64 bitů. Blok generuje AXI transakce s pevnou délkou burstu 16 tepů. Blok také kontroluje, zda nějaký jednotlivý burst nepřekročí hranici AXI adresy 4 KB. Pokud jeden shluk překročí hranici 4 kB, shluk se rozdělí na 2 shluky na hranici 4 kB.
3.3
Konfigurační parametry
V následující tabulce jsou uvedeny konfigurační parametry použité v hardwarové implementaci DDR AXI Arbiter. Jedná se o obecné parametry a lze je měnit podle požadavků aplikace.
Tabulka 2 · Konfigurační parametry
Název g_AXI_AWIDTH g_AXI_DWIDTH g_RD_CHANNEL1_AXI_BUFF_AWIDTH
g_RD_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL3_AXI_BUFF_AWIDTH
g_RD_CHANNEL4_AXI_BUFF_AWIDTH
g_WR_CHANNEL1_AXI_BUFF_AWIDTH
g_WR_CHANNEL2_AXI_BUFF_AWIDTH
ga 1_VIDEO_DATA_WIDTH g_RD_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL3_VIDEO_DATA_WIDTH g_RD_CHANNEL4_VIDEO_DATA_WIDTH g_WR_CHANNEL1_VIDEO_DATA_WIDTH g_WR_CHANNEL2_VIDEO_LINE_CHANNEL_CHANNEL1_VIDEO_LINE_DATA_CHANNEL_WIDAGETH_VIDEO_DATASARD_WIDAGE
Popis
Šířka adresní sběrnice AXI
Šířka datové sběrnice AXI
Šířka adresové sběrnice pro čtenou vnitřní vyrovnávací paměť kanálu 1, která ukládá načtená data AXI.
Šířka adresové sběrnice pro čtenou vnitřní vyrovnávací paměť kanálu 2, která ukládá načtená data AXI.
Šířka adresové sběrnice pro čtenou vnitřní vyrovnávací paměť kanálu 3, která ukládá načtená data AXI.
Šířka adresové sběrnice pro čtenou vnitřní vyrovnávací paměť kanálu 4, která ukládá načtená data AXI.
Šířka adresové sběrnice pro interní vyrovnávací paměť kanálu 1 pro zápis, která ukládá data zápisu AXI.
Šířka adresové sběrnice pro interní vyrovnávací paměť kanálu 2 pro zápis, která ukládá data zápisu AXI.
Horizontální rozlišení zobrazení videa pro čtení kanálu 1
Horizontální rozlišení zobrazení videa pro čtení kanálu 2
Horizontální rozlišení zobrazení videa pro čtení kanálu 3
Horizontální rozlišení zobrazení videa pro čtení kanálu 4
Horizontální rozlišení zobrazení videa pro zápis Kanál 1
Horizontální rozlišení zobrazení videa pro zápis Kanál 2
Přečíst bitovou šířku výstupu videa kanálu 1
Přečíst bitovou šířku výstupu videa kanálu 2
Přečíst bitovou šířku výstupu videa kanálu 3
Přečíst bitovou šířku výstupu videa kanálu 4
Zápis videa kanálu 1 bitová šířka vstupu.
Zápis videa kanálu 2 bitová šířka vstupu.
Hloubka vnitřní vyrovnávací paměti pro čtení kanálu 1 z hlediska počtu vodorovných řádků displeje. Hloubka vyrovnávací paměti je g_RD_CHANNEL1_HORIZONTAL_RESOLUTION * g_RD_CHANNEL1_VIDEO_DATA_WIDTH * g_RD_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
UG0644 Uživatelská příručka Revize 5.0
13
DDR AXI Arbiter
3.4
Název g_RD_CHANNEL2_BUFFER_LINE_STORAGE g_RD_CHANNEL3_BUFFER_LINE_STORAGE g_RD_CHANNEL4_BUFFER_LINE_STORAGE g_WR_CHANNEL1_BUFFER_LINE_STORAGE g_WR_CHANNEL2_BUFFER_LINE_STORAGE
Popis
Hloubka vnitřní vyrovnávací paměti pro čtení kanálu 2 z hlediska počtu vodorovných řádků displeje. Hloubka vyrovnávací paměti je g_RD_CHANNEL2_HORIZONTAL_RESOLUTION * g_RD_CHANNEL2_VIDEO_DATA_WIDTH * g_RD_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Hloubka vnitřní vyrovnávací paměti pro čtení kanálu 3 z hlediska počtu vodorovných řádků displeje. Hloubka vyrovnávací paměti je g_RD_CHANNEL3_HORIZONTAL_RESOLUTION * g_RD_CHANNEL3_VIDEO_DATA_WIDTH * g_RD_CHANNEL3_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Hloubka vnitřní vyrovnávací paměti pro čtení kanálu 4 z hlediska počtu vodorovných řádků displeje. Hloubka vyrovnávací paměti je g_RD_CHANNEL4_HORIZONTAL_RESOLUTION * g_RD_CHANNEL4_VIDEO_DATA_WIDTH * g_RD_CHANNEL4_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Hloubka vnitřní vyrovnávací paměti pro zápis Kanál 1 z hlediska počtu vodorovných řádků zobrazení. Hloubka vyrovnávací paměti je g_WR_CHANNEL1_HORIZONTAL_RESOLUTION * g_WR_CHANNEL1_VIDEO_DATA_WIDTH * g_WR_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Hloubka vnitřní vyrovnávací paměti pro zápis Kanál 2 z hlediska počtu vodorovných řádků zobrazení. Hloubka vyrovnávací paměti je g_WR_CHANNEL2_HORIZONTAL_RESOLUTION * g_WR_CHANNEL2_VIDEO_DATA_WIDTH * g_WR_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Časové diagramy
Následující obrázek ukazuje připojení vstupů požadavku čtení a zápisu, počáteční adresu paměti, bajty pro čtení nebo zápis vstupů z externího masteru, potvrzení čtení nebo zápisu a výstupy dokončení čtení nebo zápisu dané arbitrem.
Obrázek 5 · Časový diagram pro signály používané při zápisu/čtení prostřednictvím rozhraní AXI
UG0644 Uživatelská příručka Revize 5.0
14
DDR AXI Arbiter
Následující obrázek ukazuje spojení mezi vstupem dat pro zápis z externího masteru a datovým vstupem platným pro oba kanály pro zápis. Obrázek 6 · Časový diagram pro zápis do interní paměti
Následující obrázek ukazuje spojení mezi čteným datovým výstupem směrem k externímu masteru spolu s datovým výstupem platným pro všechny čtené kanály 2, 3 a 4. Obrázek 7 · Časový diagram pro data přijímaná přes DDR AXI Arbiter pro čtecí kanály 2, 3 a 4
Následující obrázek ukazuje spojení mezi výstupem čtených dat pro čtený kanál 1, když je g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION větší než 128 (v tomto případě = 256). Obrázek 8 · Časový diagram pro data přijímaná prostřednictvím DDR AXI Arbiter Read Channel 1 (větší než 128 bajtů)
UG0644 Uživatelská příručka Revize 5.0
15
DDR AXI Arbiter
Následující obrázek ukazuje spojení mezi výstupem čtených dat pro čtený kanál 1, když g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION je menší nebo rovno 128 (v tomto případě = 64). Obrázek 9 · Časový diagram pro data přijímaná prostřednictvím DDR AXI Arbiter Read Channel 1 (menší nebo rovno 128 bajtů)
3.5
Testbench
K dispozici je testovací plocha pro kontrolu funkčnosti jádra DDR Arbiter. V následující tabulce jsou uvedeny parametry, které lze konfigurovat podle aplikace.
Tabulka 3 · Konfigurační parametry Testbench
Jméno IMAGE_1_FILE_NAME IMAGE_2_FILE_NAME g_DATA_WIDTH WIDTH HEIGHT
Popis Vstup file název obrázku, který má být zapsán vstupem kanálu 1 pro zápis file název obrázku, který má být zapsán kanálem zápisu 2 Šířka video dat kanálu pro čtení nebo zápis Horizontální rozlišení obrázku, který má být zapsán a čten kanálem zápisu a čtení Vertikální rozlišení obrázku, který se má zapisovat a číst při zápisu a čtení kanály
UG0644 Uživatelská příručka Revize 5.0
16
DDR AXI Arbiter
Následující kroky popisují, jak se testbench používá k simulaci jádra prostřednictvím Libero SoC. 1. V okně Design Flow klikněte pravým tlačítkem na Create SmartDesign a kliknutím na Run vytvořte SmartDesign.
Obrázek 10 · Vytvořte SmartDesign
2. Zadejte název nového návrhu jako video_dma v dialogovém okně Create New SmartDesign a klepněte na OK. Vytvoří se SmartDesign a v pravé části podokna Design Flow se zobrazí plátno.
Obrázek 11 · Pojmenování SmartDesign
3. V okně Katalog rozbalte Solutions-Video a přetáhněte SF2 DDR Memory Arbiter na plátně SmartDesign.
UG0644 Uživatelská příručka Revize 5.0
17
DDR AXI Arbiter
Obrázek 12 · DDR Memory Arbiter v katalogu Libero SoC
Zobrazí se jádro DDR Memory Arbiter Core, jak je znázorněno na následujícím obrázku. Poklepáním na jádro v případě potřeby nakonfigurujte arbitr.
UG0644 Uživatelská příručka Revize 5.0
18
DDR AXI Arbiter
Obrázek 13 · DDR Memory Arbiter Core v SmartDesign Canvas
4. Vyberte všechny porty jádra a klikněte pravým tlačítkem myši a poté klikněte na Povýšit na nejvyšší úroveň, jak je znázorněno na
UG0644 Uživatelská příručka Revize 5.0
19
DDR AXI Arbiter
4. Vyberte všechny porty jádra a klepněte pravým tlačítkem myši a poté klepněte na Povýšit na nejvyšší úroveň, jak je znázorněno na následujícím obrázku. Obrázek 14 · Možnost Povýšit na nejvyšší úroveň
Než kliknete na ikonu generování komponenty na panelu nástrojů, ujistěte se, že povýšíte všechny porty na nejvyšší úroveň.
5. Klepněte na ikonu Generovat komponentu na panelu nástrojů SmartDesign, jak je znázorněno na následujícím obrázku.
UG0644 Uživatelská příručka Revize 5.0
20
DDR AXI Arbiter
5. Klepněte na ikonu Generovat komponentu na panelu nástrojů SmartDesign, jak je znázorněno na následujícím obrázku. Vygeneruje se komponenta SmartDesign. Obrázek 15 · Generovat komponentu
6. Přejděte na View > Windows > Files. The FileZobrazí se dialogové okno s. 7. Klepněte pravým tlačítkem na složku simulace a klepněte na Import Files, jak je znázorněno na následujícím obrázku.
Obrázek 16 · Import File
8. Import obrazového podnětu file, přejděte a importujte jednu z následujících možností files a klikněte na Otevřít.
UG0644 Uživatelská příručka Revize 5.0
21
DDR AXI Arbiter
8. Import obrazového podnětu file, přejděte a importujte jednu z následujících možností files a klikněte na Otevřít. A. A sample RGB_in.txt file je dodáván s testbench na následující cestě:
..Project_namecomponentMicrosemiSolutionCore ddr_memory_arbiter 2.0.0Stimulus
Chcete-li importovat sampvstupní obrázek zkušební stolice, přejděte na sampvstupní obrázek testbench filea klikněte na Otevřít, jak je znázorněno na následujícím obrázku. Obrázek 17 · Vstupní obrázek File Výběr
b. Chcete-li importovat jiný obrázek, přejděte do složky obsahující požadovaný obrázek filea klikněte na Otevřít. Importovaný obrazový podnět file je uveden v adresáři simulace, jak je znázorněno na následujícím obrázku. Obrázek 18 · Vstupní obrázek File v adresáři simulace
9. Importujte ddr BFM files. Dva files, které jsou ekvivalentní
UG0644 Uživatelská příručka Revize 5.0
a
22
DDR AXI Arbiter
9. Importujte ddr BFM files. Dva files, které jsou ekvivalentem DDR BFM — ddr3.v a ddr3_parameters.v jsou poskytovány s testovacím prostředím na následující cestě: ..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus. Klikněte pravým tlačítkem na složku stimulů a vyberte Import Files a poté vyberte výše uvedený BFM files. Importovaný DDR BFM files jsou uvedeny pod stimulem, jak je znázorněno na následujícím obrázku. Obrázek 19 · Importováno File
10. Přejděte na File > Import > Ostatní. Import FileZobrazí se dialogové okno s. Obrázek 20 · Import Testbench File
11. Importujte komponentu testbench a MSS files (top_tb.cxf, mss_top_sb_MSS.cxf, mss_top.cxf a mss
..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus
UG0644 Uživatelská příručka Revize 5.0
23
11.
DDR AXI Arbiter
Obrázek 21 · Import Testbench a MSS Component Files
Obrázek 22 · top_tb Vytvořeno
UG0644 Uživatelská příručka Revize 5.0
24
DDR AXI Arbiter
3.5.1
Simulace MSS SmartDesign
Následující pokyny popisují, jak simulovat MSS SmartDesign:
1. Klikněte na záložku Design Hierarchy a vyberte Component z rozevíracího seznamu show. Zobrazí se importovaný MSS SmartDesign.
2. Klepněte pravým tlačítkem myši na mss_top v části Práce a klepněte na Otevřít komponentu, jak je znázorněno na následujícím obrázku. Zobrazí se komponenta mss_top_sb_0.
Obrázek 23 · Open Component
3. Klepněte pravým tlačítkem na komponentu mss_top_sb_0 a klepněte na Konfigurovat, jak ukazuje následující obrázek.
UG0644 Uživatelská příručka Revize 5.0
25
DDR AXI Arbiter
3. Klepněte pravým tlačítkem na komponentu mss_top_sb_0 a klepněte na Konfigurovat, jak ukazuje následující obrázek. Obrázek 24 · Konfigurace komponenty
Zobrazí se okno Konfigurace MSS, jak je znázorněno na následujícím obrázku. Obrázek 25 · Okno konfigurace MSS
4. Klikněte na Další přes všechny konfigurační karty, jak je znázorněno na následujícím obrázku.
UG0644 Uživatelská příručka Revize 5.0
26
DDR AXI Arbiter
4. Klikněte na Další přes všechny konfigurační karty, jak je znázorněno na následujícím obrázku. Obrázek 26 · Karty konfigurace
MSS se konfiguruje po nakonfigurování karty Přerušení. Následující obrázek ukazuje průběh konfigurace MSS. Obrázek 27 · Okno konfigurace MSS po konfiguraci
5. Po dokončení konfigurace klepněte na tlačítko Další. Zobrazí se okno Mapa paměti, jak je znázorněno na následujícím obrázku.
Obrázek 28 · Mapa paměti
6. Klepněte na tlačítko Dokončit.
7. Kliknutím na Generovat komponentu na panelu nástrojů SmartDesign vygenerujete MSS, jak je znázorněno na
UG0644 Uživatelská příručka Revize 5.0
27
DDR AXI Arbiter
7. Kliknutím na Generovat komponentu na panelu nástrojů SmartDesign vygenerujete MSS, jak je znázorněno na následujícím obrázku. Obrázek 29 · Generovat komponentu
8. V okně Design Hierarchy klepněte pravým tlačítkem myši na mss_top pod Work a klepněte na Set As Root, jak je znázorněno na následujícím obrázku. Obrázek 30 · Nastavte MSS jako kořen
9. V okně Design Flow rozbalte položku Verify Pre-synthesized Design v části Create Design a klikněte pravým tlačítkem
UG0644 Uživatelská příručka Revize 5.0
28
DDR AXI Arbiter
9. V okně Design Flow rozbalte položku Ověřit předem syntetizovaný návrh v části Vytvořit návrh, klepněte pravým tlačítkem myši na Simulate a klepněte na Open Interactively. Simuluje MSS. Obrázek 31 · Simulujte předsyntetizovaný návrh
10. Pokud se zobrazí výstražná zpráva, klikněte na Ne, abyste přidružili stimul Testbench k MSS. 11. Po dokončení simulace zavřete okno Modelsim.
Obrázek 32 · Okno simulace
UG0644 Uživatelská příručka Revize 5.0
29
DDR AXI Arbiter
3.5.2
Simulace Testbench
Následující pokyny popisují, jak simulovat testbench:
1. Vyberte top_tb SmartDesign Testbench a klikněte na Generate Component z panelu nástrojů SmartDesign pro vygenerování testbench, jak je znázorněno na následujícím obrázku.
Obrázek 33 · Generování komponenty
2. V okně Hierarchie stimulů klikněte pravým tlačítkem na top_tb (top_tb.v) testbench file a klikněte na Nastavit jako aktivní stimul. Stimul je aktivován pro top_tb testbench file.
3. V okně Hierarchie stimulů klikněte pravým tlačítkem na top_tb (
UG0644 Uživatelská příručka Revize 5.0
) zkušební stolice file a klikněte na Otevřít
30
DDR AXI Arbiter
3. V okně Hierarchie stimulů klikněte pravým tlačítkem na top_tb (top_tb.v) testbench file a klepněte na Otevřít interaktivně z Simulace návrhu před syntézou. To simuluje jádro pro jeden snímek. Obrázek 34 · Simulující návrh předsyntézy
4. Pokud je simulace přerušena z důvodu omezení doby běhu v DO file, použijte k dokončení simulace příkaz run -all. Po dokončení simulace přejděte na View > Files > simulace do view výstupní obrázek zkušební stolice file ve složce simulace.
Výstup simulace, textový ekvivalent jednoho snímku obrázku, je uložen v textu Read_out_rd_ch(x).txt file v závislosti na použitém čtecím kanálu. Ten lze převést na obrázek a porovnat s původním obrázkem.
3.6
Využití zdrojů
Blok DDR Arbiter je implementován na M2S150T SmartFusion®2 System-on-Chip (SoC) FPGA v
balíček FC1152) a PolarFire FPGA (balíček MPF300TS_ES – 1FCG1152E).
Tabulka 4 · Využití zdrojů pro DDR AXI Arbiter
Zdroj DFF 4vstupové LUT MACC RAM1Kx18
Využití 2992 4493 0 20
(Pro:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION = 1280
g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_WR_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_AXI_DWIDTH = 64
g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH = 24
RAM 64x18
g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH = 32) 0
UG0644 Uživatelská příručka Revize 5.0
31
DDR AXI Arbiter
Microsemi Corporate Headquarters One Enterprise, Aliso Viejo, CA 92656 USA V rámci USA: +1 800-713-4113 Mimo USA: +1 949-380-6100 Fax: +1 949-215-4996 E-mail: sales.support@microsemi.com www.microsemi.com
© 2018 Microsemi Corporation. Všechna práva vyhrazena. Microsemi a logo Microsemi jsou ochranné známky společnosti Microsemi Corporation. Všechny ostatní ochranné známky a servisní známky jsou majetkem příslušných vlastníků.
Microsemi neposkytuje žádnou záruku, prohlášení ani záruku týkající se informací zde obsažených nebo vhodnosti svých produktů a služeb pro jakýkoli konkrétní účel, ani nepřebírá žádnou odpovědnost vyplývající z aplikace nebo použití jakéhokoli produktu nebo okruhu. Zde prodávané produkty a jakékoli další produkty prodávané společností Microsemi byly podrobeny omezenému testování a neměly by být používány ve spojení s kritickým vybavením nebo aplikacemi. Jakékoli výkonnostní specifikace jsou považovány za spolehlivé, ale nejsou ověřeny, a Kupující musí provést a dokončit veškeré výkonnostní a další testování produktů, a to samostatně a společně s jakýmikoli koncovými produkty nebo v nich instalované. Kupující se nebude spoléhat na žádná data a výkonové specifikace nebo parametry poskytnuté společností Microsemi. Je odpovědností kupujícího nezávisle určit vhodnost jakýchkoli produktů a testovat a ověřit je. Informace poskytované společností Microsemi níže jsou poskytovány „tak, jak jsou, kde jsou“ a se všemi chybami a veškerá rizika spojená s těmito informacemi nese výhradně Kupující. Microsemi neuděluje, explicitně ani implicitně, žádné straně žádná patentová práva, licence nebo jakákoli jiná práva duševního vlastnictví, ať už se jedná o takové informace samotné nebo cokoli popsaného v těchto informacích. Informace uvedené v tomto dokumentu jsou majetkem společnosti Microsemi a společnost Microsemi si vyhrazuje právo kdykoli bez upozornění provést jakékoli změny informací v tomto dokumentu nebo jakýchkoli produktů a služeb.
Microsemi Corporation (Nasdaq: MSCC) nabízí komplexní portfolio polovodičových a systémových řešení pro letectví a obranu, komunikace, datová centra a průmyslové trhy. Produkty zahrnují vysoce výkonné a radiací zesílené analogové integrované obvody se smíšeným signálem, FPGA, SoC a ASIC; produkty pro řízení spotřeby; časovací a synchronizační zařízení a přesná časová řešení, stanovující světový standard pro čas; Zařízení pro zpracování hlasu; RF řešení; diskrétní součásti; podniková úložiště a komunikační řešení; bezpečnostní technologie a škálovatelné anti-tamper produkty; Ethernetová řešení; Integrované obvody Power-over-Ethernet a střední rozpětí; stejně jako možnosti a služby vlastního návrhu. Microsemi má centrálu v Aliso Viejo v Kalifornii a má přibližně 4,800 XNUMX zaměstnanců po celém světě. Více se dozvíte na www.microsemi.com.
50200644
UG0644 Uživatelská příručka Revize 5.0
32
Dokumenty / zdroje
 |
Mikročip UG0644 DDR AXI Arbiter [pdfUživatelská příručka UG0644 DDR AXI Arbiter, UG0644, DDR AXI Arbiter, AXI Arbiter |
