F Tile Serial Lite IV Intel FPGA IP Uživatelská příručka

Obsah skrýt

1 F Tile Serial Lite IV Intel FPGA IP

2 Dokumenty / zdroje

2.1 Reference

3 Související příspěvky

F Tile Serial Lite IV Intel FPGA IP

View Fullscreen

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP
Aktualizováno pro Intel® Quartus® Prime Design Suite: 22.1 IP verze: 5.0.0

Online verze Odeslat zpětnou vazbu

UG-20324

ID: 683074 Verze: 2022.04.28

Obsah
Obsah
1. O uživatelské příručce F-Tile Serial Lite IV Intel® FPGA IP……………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview…………………………………………………………………. 6 2.1. Informace o vydání………………………………………………………………………………………………..7 2.2. Podporované funkce……………………………………………………………………………………………….. 7 2.3. Úroveň podpory verze IP………………………………………………………………………………………..8 2.4. Podpora stupně rychlosti zařízení………………………………………………………………………………..8 2.5. Využití zdrojů a latence………………………………………………………………………………9 2.6. Účinnost šířky pásma………………………………………………………………………………………. 9
3. Začínáme………………………………………………………………………………………………………. 11 3.1. Instalace a licencování Intel FPGA IP Cores………………………………………………………… 11 3.1.1. Intel FPGA IP Evaluation Mode………………………………………………………………. 11 3.2. Specifikace IP parametrů a možností……………………………………………………………… 14 3.3. Vygenerováno File Struktura……………………………………………………………………………………… 14 3.4. Simulace IP jader Intel FPGA……………………………………………………………………………… 16 3.4.1. Simulace a ověření návrhu……………………………………………………….. 17 3.5. Syntetizace IP jader v jiných nástrojích EDA………………………………………………………. 17 3.6. Sestavení úplného návrhu………………………………………………………………………………..18
4. Popis funkce……………………………………………………………………………………………….. 19 4.1. TX Datapath………………………………………………………………………………………………………..20 4.1.1. TX MAC adaptér………………………………………………………………………………….. 21 4.1.2. Vložení řídicího slova (CW)……………………………………………………………………… 23 4.1.3. TX CRC………………………………………………………………………………………………………28 4.1.4. TX MII Encoder……………………………………………………………………………………….29 4.1.5. TX PCS a PMA……………………………………………………………………………….. 30 4.2. RX Datapath………………………………………………………………………………………………. 30 4.2.1. RX PCS a PMA……………………………………………………………………………….. 31 4.2.2. Dekodér RX MII……………………………………………………………………………………… 31 4.2.3. RX CRC……………………………………………………………………………………………………….. 31 4.2.4. Vyrovnání RX……………………………………………………………………………………………….32 4.2.5. Odstranění RX CW………………………………………………………………………………………………35 4.3. Architektura hodin IP F-Tile Serial Lite IV Intel FPGA…………………………………………. 36 4.4. Reset a inicializace propojení………………………………………………………………………………..37 4.4.1. TX Reset a inicializační sekvence………………………………………………………. 38 4.4.2. Sekvence resetování a inicializace RX………………………………………………………. 39 4.5. Výpočet rychlosti připojení a šířky pásma……………………………………………….. 40
5. Parametry…………………………………………………………………………………………………………………. 42
6. Signály IP rozhraní F-Tile Serial Lite IV Intel FPGA………………………………………………….. 44 6.1. Hodinové signály………………………………………………………………………………………………….44 6.2. Resetovací signály……………………………………………………………………………………………………… 44 6.3. MAC signály……………………………………………………………………………………………………….. 45 6.4. Signály rekonfigurace transceiveru……………………………………………………………………… 48 6.5. Signály PMA……………………………………………………………………………………………….. 49

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 2

Odeslat zpětnou vazbu

Obsah
7. Návrh s F-Tile Serial Lite IV Intel FPGA IP………………………………………………… 51 7.1. Resetovat pokyny……………………………………………………………………………………………….. 51 7.2. Pokyny pro řešení chyb………………………………………………………………………………..51
8. Archiv uživatelské příručky pro Intel FPGA IP F-Tile Serial Lite IV…………………………………………. 52 9. Historie revizí dokumentu pro uživatelskou příručku F-Tile Serial Lite IV Intel FPGA IP………53

Odeslat zpětnou vazbu

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 3

683074 | 2022.04.28 Odeslat zpětnou vazbu

1. O uživatelské příručce F-Tile Serial Lite IV Intel® FPGA IP

Tento dokument popisuje funkce IP, popis architektury, kroky k generování a pokyny pro návrh F-Tile Serial Lite IV Intel® FPGA IP pomocí F-tile transceiverů v zařízeních Intel AgilexTM.

Zamýšlené publikum

Tento dokument je určen pro následující uživatele:
· Navrhněte architekty, aby provedli výběr IP během fáze plánování návrhu na úrovni systému
· Návrháři hardwaru při integraci IP do svého návrhu na úrovni systému
· Ověřovací inženýři během fáze simulace na úrovni systému a fáze ověřování hardwaru

Související dokumenty

Následující tabulka uvádí další referenční dokumenty související s F-Tile Serial Lite IV Intel FPGA IP.

Tabulka 1.

Související dokumenty

Odkaz

F-Tile Serial Lite IV Intel FPGA IP Design Example Uživatelská příručka

Datový list zařízení Intel Agilex

Popis
Tento dokument poskytuje generování, pokyny k použití a funkční popis F-Tile Serial Lite IV Intel FPGA IP design exampv zařízeních Intel Agilex.
Tento dokument popisuje elektrické charakteristiky, spínací charakteristiky, konfigurační specifikace a časování pro zařízení Intel Agilex.

Tabulka 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Zkratky a glosář Seznam akronymů
Akronym

Ovládací slovo rozšíření Reed-Solomon Dopředná oprava chyb Fyzické médium Příloha Vysílač Přijímač Pulzní-Ampmodulace nadmořské výšky 4 úrovně bez návratu k nule

pokračování…

Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb popsaných v tomto dokumentu, pokud to není výslovně písemně odsouhlaseno společností Intel. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení dříve, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby. *Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.

ISO 9001: 2015 Registrováno

1. O uživatelské příručce F-Tile Serial Lite IV Intel® FPGA IP 683074 | 2022.04.28

PCS MII XGMII

Akronym

Rozšíření Fyzické kódování Sublayer Media Independent Interface 10 Gigabit Media Independent Interface

Odeslat zpětnou vazbu

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 5

683074 | 2022.04.28 Odeslat zpětnou vazbu

2. F-Tile Serial Lite IV Intel FPGA IP Overview

Obrázek 1.

F-Tile Serial Lite IV Intel FPGA IP je vhodný pro datovou komunikaci s velkou šířkou pásma pro aplikace typu chip-to-chip, board-to-board a backplane.

F-Tile Serial Lite IV Intel FPGA IP obsahuje bloky řízení přístupu k médiím (MAC), fyzické kódovací podvrstvy (PCS) a fyzického připojení médií (PMA). IP podporuje rychlost přenosu dat až 56 Gb/s na pruh s maximálně čtyřmi pruhy PAM4 nebo 28 Gb/s na pruh s maximálně 16 pruhy NRZ. Tato IP nabízí velkou šířku pásma, nízké režijní rámce, nízký počet I/O a podporuje vysokou škálovatelnost jak v počtu drah, tak v rychlosti. Tato IP adresa je také snadno rekonfigurovatelná s podporou širokého rozsahu datových rychlostí s režimem Ethernet PCS transceiveru F-tile.

Tato IP podporuje dva režimy přenosu:
· Základní režim – Toto je čistý režim streamování, kde jsou data odesílána bez začátku paketu, prázdného cyklu a konce paketu, aby se zvýšila šířka pásma. IP bere první platná data jako začátek shluku.
· Plný režim – Toto je režim přenosu paketů. V tomto režimu IP posílá burst a synchronizační cyklus na začátku a konci paketu jako oddělovače.

Blokové schéma vysoké úrovně F-Tile Serial Lite IV

Avalon Streaming Interface TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n bitů pruhů (režim NRZ)/ 2*n bitů pruhů (režim PAM4)

TX MAC

INSERT adaptéru

MII ENCODE

Vlastní PCS

TX PCS

TX MII

EMIB ENCODE Scrambler FEC

TX PMA

n Lanes Bits (režim PAM4)/ n Lanes Bits (režim NRZ)
TX sériové rozhraní

Avalon Streaming Interface RX
64*n bitů pruhů (režim NRZ)/ 2*n bitů pruhů (režim PAM4)

RX PCS

CW RMV

DESKEW

MII

A ZAŘÍZENÍ DEKOD

RX MII

EMIB

DECODE BLOCK SYNC & FEC DESCRAMBLER

RX PMA

CSR

2n Lanes Bits (režim PAM4)/ n Lanes Bits (NRZ režim) RX sériové rozhraní
Konfigurace registru rozhraní Avalon Memory-Mapped Interface

Legenda

Měkká logika

Tvrdá logika

ISO 9001: 2015 Registrováno

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 2022.04.28 XNUMX | XNUMX XNUMX XNUMX

Můžete vygenerovat F-Tile Serial Lite IV Intel FPGA IP design exampse dozvíte více o funkcích IP. Viz F-Tile Serial Lite IV Intel FPGA IP Design Example Uživatelská příručka.
Související informace · Popis funkce na straně 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example Uživatelská příručka

2.1. Informace o vydání

Verze Intel FPGA IP odpovídají verzím softwaru Intel Quartus® Prime Design Suite až do verze 19.1. Počínaje softwarem Intel Quartus Prime Design Suite verze 19.2 má Intel FPGA IP nové schéma verzování.

Číslo verze Intel FPGA IP (XYZ) se může měnit s každou verzí softwaru Intel Quartus Prime. Změna v:

· X označuje zásadní revizi IP. Pokud aktualizujete software Intel Quartus Prime, musíte obnovit IP.
· Y znamená, že IP obsahuje nové funkce. Obnovte svou IP adresu tak, aby zahrnovala tyto nové funkce.
· Z znamená, že IP obsahuje drobné změny. Obnovte svou IP adresu tak, aby zahrnovala tyto změny.

Tabulka 3.

Informace o vydání Intel FPGA IP F-Tile Serial Lite IV

Položka Verze IP Verze Intel Quartus Prime Datum vydání Objednací kód

5.0.0 22.1 2022.04.28 IP-SLITE4F

Popis

2.2. Podporované funkce
V následující tabulce jsou uvedeny funkce dostupné v F-Tile Serial Lite IV Intel FPGA IP:

Odeslat zpětnou vazbu

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 2022.04.28 XNUMX | XNUMX XNUMX XNUMX

Tabulka 4.

Funkce F-Tile Serial Lite IV Intel FPGA IP

Funkce

Popis

Přenos dat

· Pro režim PAM4:
— FHT podporuje pouze 56.1, 58 a 116 Gb/s na jeden pruh s maximálně 4 pruhy.
— FGT podporuje až 58 Gb/s na jeden pruh s maximálně 12 pruhy.
Viz Tabulka 18 na straně 42 pro více podrobností o podporovaných přenosových rychlostech transceiveru pro režim PAM4.
· Pro režim NRZ:
— FHT podporuje pouze 28.05 a 58 Gb/s na jeden pruh s maximálně 4 pruhy.
— FGT podporuje až 28.05 Gb/s na jeden pruh s maximálně 16 pruhy.
Viz Tabulka 18 na straně 42 pro více podrobností o podporovaných přenosových rychlostech transceiveru pro režim NRZ.
· Podporuje nepřetržité streamování (základní) nebo paketové (úplné) režimy.
· Podporuje pakety rámců s nízkou režií.
· Podporuje přenos bajtové granularity pro každou velikost shluku.
· Podporuje uživatelem iniciované nebo automatické zarovnání jízdních pruhů.
· Podporuje programovatelnou dobu vyrovnání.

PCS

· Využívá pevnou IP logiku, která je propojena s transceivery Intel Agilex F-tile pro redukci zdrojů měkké logiky.
· Podporuje modulační režim PAM4 pro specifikaci 100GBASE-KP4. RS-FEC je v tomto modulačním režimu vždy povolen.
· Podporuje NRZ s volitelným režimem modulace RS-FEC.
· Podporuje dekódování kódování 64b/66b.

Detekce a zpracování chyb

· Podporuje kontrolu chyb CRC na datových cestách TX a RX. · Podporuje kontrolu chyb připojení RX. · Podporuje detekci chyb RX PCS.

Rozhraní

· Podporuje pouze plně duplexní přenos paketů s nezávislými linkami.
· Využívá propojení point-to-point k více zařízením FPGA s nízkou přenosovou latencí.
· Podporuje uživatelem definované příkazy.

2.3. Úroveň podpory verze IP

Software Intel Quartus Prime a podpora zařízení Intel FPGA pro F-Tile Serial Lite IV Intel FPGA IP je následující:

Tabulka 5.

Verze IP a úroveň podpory

Intel Quartus Prime 22.1

Zařízení Transceivery Intel Agilex F-tile

Hardwarový návrh kompilace simulace IP verze

5.0.0

2.4. Podpora rychlostního stupně zařízení
F-Tile Serial Lite IV Intel FPGA IP podporuje následující stupně rychlosti pro zařízení Intel Agilex F-tile: · Stupeň rychlosti vysílače a přijímače: -1, -2 a -3 · Stupeň rychlosti jádra: -1, -2 a - 3

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 8

Odeslat zpětnou vazbu

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 2022.04.28 XNUMX | XNUMX XNUMX XNUMX

Související informace
Intel Agilex Device Data Sheet Další informace o podporované přenosové rychlosti v transceiverech Intel Agilex F-tile.

2.5. Využití zdrojů a latence

Zdroje a latence pro F-Tile Serial Lite IV Intel FPGA IP byly získány ze softwaru Intel Quartus Prime Pro Edition verze 22.1.

Tabulka 6.

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP Resource Využití
Měření latence je založeno na zpětné latenci od vstupu TX jádra k výstupu jádra RX.

Typ transceiveru

Varianta

Počet datových pruhů Režim RS-FEC ALM

Latence (taktní cyklus jádra TX)

FGT

28.05 Gbps NRZ 16

Basic Disabled 21,691 65

Plně postižené 22,135 65 XNUMX

Základní povoleno 21,915 189 XNUMX

Plně povoleno 22,452 189 XNUMX

58 Gbps PAM4 12

Základní povoleno 28,206 146 XNUMX

Plně povoleno 30,360 146 XNUMX

FHT

58 Gbps NRZ

Základní povoleno 15,793 146 XNUMX

Plně povoleno 16,624 146 XNUMX

58 Gbps PAM4 4

Základní povoleno 15,771 154 XNUMX

Plně povoleno 16,611 154 XNUMX

116 Gbps PAM4 4

Základní povoleno 21,605 128 XNUMX

Plně povoleno 23,148 128 XNUMX

2.6. Účinnost šířky pásma

Tabulka 7.

Účinnost šířky pásma

Proměnné Režim transceiveru

PAM4

Režim streamování RS-FEC

Plně povoleno

Základní povoleno

Bitová rychlost sériového rozhraní v Gb/s (RAW_RATE)
Velikost shluku přenosu v počtu slov (BURST_SIZE) (1)
Perioda vyrovnání v hodinovém cyklu (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Nastavení

NRZ

Plný

Zakázáno

Povoleno

28.0

2,048

4,096

Základní zakázáno 28.0

Povoleno 28.0

4,194,304

4,096

4,096 XNUMX pokračování…

(1) BURST_SIZE pro základní režim se blíží nekonečnu, proto je použito velké číslo.

Odeslat zpětnou vazbu

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 2022.04.28 XNUMX | XNUMX XNUMX XNUMX

Proměnné

Nastavení

kódování 64/66b

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Režie velikosti shluku v počtu slov (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Perioda značky zarovnání 81,915 XNUMX v hodinovém cyklu (ALIGN_MARKER_PERIOD)

81,915

81,916

Šířka značky zarovnání v 5

hodinový cyklus

(ALIGN_MARKER_WIDTH)

Účinnost šířky pásma (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Efektivní rychlost (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Maximální uživatelská frekvence hodin (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Související informace Výpočet rychlosti propojení a účinnosti šířky pásma na straně 40

(2) V plném režimu velikost BURST_SIZE_OVHD zahrnuje START/END spárovaná řídicí slova v datovém toku.
(3) V základním režimu je BURST_SIZE_OVHD 0, protože během streamování není START/END.
(4) Výpočet účinnosti šířky pásma naleznete v části Výpočet rychlosti připojení a účinnosti šířky pásma.
(5) Výpočet efektivní rychlosti naleznete v části Výpočet rychlosti připojení a šířky pásma.
(6) Výpočet maximální uživatelské frekvence hodin naleznete v části Výpočet rychlosti připojení a šířky pásma.

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 10

Odeslat zpětnou vazbu

683074 | 2022.04.28 Odeslat zpětnou vazbu

3. Začínáme

3.1. Instalace a licencování Intel FPGA IP Cores

Instalace softwaru Intel Quartus Prime obsahuje knihovnu Intel FPGA IP. Tato knihovna poskytuje mnoho užitečných IP jader pro vaše produkční použití bez nutnosti další licence. Některá jádra Intel FPGA IP vyžadují pro produkční použití zakoupení samostatné licence. Režim Intel FPGA IP Evaluation Mode vám umožňuje vyhodnotit tato licencovaná jádra Intel FPGA IP v simulaci a hardwaru, než se rozhodnete zakoupit plnou licenci produkčního jádra IP. Stačí si zakoupit plnou produkční licenci pro licencovaná jádra Intel IP poté, co dokončíte testování hardwaru a budete připraveni používat IP ve výrobě.

Software Intel Quartus Prime standardně instaluje jádra IP do následujících umístění:

Obrázek 2.

Cesta instalace jádra IP
intelFPGA(_pro) quartus – Obsahuje IP softwaru Intel Quartus Prime – Obsahuje knihovnu Intel FPGA IP a IP jádra třetích stran – Obsahuje zdrojový kód knihovny IP Intel FPGA – Obsahuje zdroj Intel FPGA IP files

Tabulka 8.

Umístění IP jádra

Umístění

Software

:intelFPGA_proquartusipaltera

Intel Quartus Prime Pro Edition

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Platforma Windows* Linux*

Poznámka:

Software Intel Quartus Prime nepodporuje mezery v instalační cestě.

3.1.1. Intel FPGA IP Evaluation Mode
Bezplatný režim Intel FPGA IP Evaluation Mode vám umožňuje vyhodnotit licencovaná jádra Intel FPGA IP v simulaci a hardwaru před zakoupením. Intel FPGA IP Evaluation Mode podporuje následující hodnocení bez další licence:
· Simulujte chování licencovaného jádra Intel FPGA IP ve vašem systému. · Rychle a snadno ověřte funkčnost, velikost a rychlost jádra IP. · Generovat časově omezené programování zařízení files pro návrhy, které obsahují jádra IP. · Naprogramujte zařízení se svým jádrem IP a ověřte svůj návrh v hardwaru.

ISO 9001: 2015 Registrováno

3. Začínáme
683074 2022.04.28 XNUMX | XNUMX XNUMX XNUMX
Intel FPGA IP Evaluation Mode podporuje následující provozní režimy:
· Tethered – Umožňuje neomezeně spouštět návrh obsahující licencovanou IP FPGA Intel s připojením mezi vaší deskou a hostitelským počítačem. Tethered režim vyžaduje sériovou společnou testovací akční skupinu (JTAG) kabel připojený mezi JTAG portu na vaší desce a hostitelského počítače, na kterém je spuštěn programátor Intel Quartus Prime po dobu zkušebního období hardwaru. Programátor vyžaduje pouze minimální instalaci softwaru Intel Quartus Prime a nevyžaduje licenci Intel Quartus Prime. Hostitelský počítač řídí dobu vyhodnocení odesíláním periodického signálu do zařízení přes JTAG přístav. Pokud všechna licencovaná jádra IP v návrhu podporují tethered režim, doba vyhodnocení běží, dokud nevyprší jakékoli vyhodnocení jádra IP. Pokud všechna jádra IP podporují neomezenou dobu vyhodnocení, zařízení nevyprší.
· Untethered – Umožňuje spuštění návrhu obsahujícího licencovanou IP po omezenou dobu. IP jádro se vrátí do nepřipojeného režimu, pokud se zařízení odpojí od hostitelského počítače se softwarem Intel Quartus Prime. Jádro IP se také vrátí do režimu bez připojení k síti, pokud jakékoli jiné licencované jádro protokolu IP v návrhu nepodporuje režim tethered.
Když vyprší doba vyhodnocení pro jakýkoli licencovaný Intel FPGA IP v návrhu, návrh přestane fungovat. Všechna IP jádra, která používají Intel FPGA IP Evaluation Mode, vyprší současně, když vyprší časový limit kteréhokoli IP jádra v návrhu. Když vyprší doba vyhodnocení, musíte před pokračováním v ověřování hardwaru přeprogramovat zařízení FPGA. Chcete-li rozšířit využití jádra IP pro produkci, zakupte si plnou výrobní licenci pro jádro IP.
Než budete moci generovat neomezené programování zařízení, musíte si zakoupit licenci a vygenerovat úplný produkční licenční klíč file. Během Intel FPGA IP Evaluation Mode generuje kompilátor pouze časově omezené programování zařízení file ( _time_limited.sof), který vyprší v časovém limitu.

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 12

Odeslat zpětnou vazbu

3. Začínáme 683074 | 2022.04.28

Obrázek 3.

Intel FPGA IP Evaluation Mode Flow
Nainstalujte software Intel Quartus Prime s knihovnou Intel FPGA IP Library

Parametrizujte a vytvořte instanci licencovaného Intel FPGA IP Core

Ověřte IP v podporovaném simulátoru

Zkompilujte návrh v softwaru Intel Quartus Prime

Vygenerujte časově omezené programování zařízení File

Naprogramujte zařízení Intel FPGA a ověřte provoz na desce
Není IP připraveno pro produkční použití?
Ano Koupit plnou produkci
IP licence

Poznámka:

Zahrnout licencované IP do komerčních produktů
Kroky parametrizace a podrobnosti implementace naleznete v uživatelské příručce každého jádra IP.
Intel uděluje licence na jádra IP na trvalém základě. Licenční poplatek zahrnuje údržbu a podporu za první rok. Abyste mohli po prvním roce dostávat aktualizace, opravy chyb a technickou podporu, musíte obnovit smlouvu o údržbě. Před generováním programování si musíte zakoupit plnou produkční licenci pro jádra Intel FPGA IP, která vyžadují produkční licenci filekteré můžete používat po neomezenou dobu. Během Intel FPGA IP Evaluation Mode generuje kompilátor pouze časově omezené programování zařízení file ( _time_limited.sof), který vyprší v časovém limitu. Chcete-li získat produkční licenční klíče, navštivte samoobslužné licenční centrum Intel FPGA.
Licenční smlouvy na software Intel FPGA upravují instalaci a používání licencovaných IP jader, návrhového softwaru Intel Quartus Prime a všech nelicencovaných IP jader.

Odeslat zpětnou vazbu

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 13

3. Začínáme 683074 | 2022.04.28
Související informace · Centrum podpory licencování Intel FPGA · Úvod do instalace a licencování softwaru Intel FPGA
3.2. Určení parametrů a možností IP
Editor parametrů IP vám umožňuje rychle nakonfigurovat vlastní variaci IP. Pomocí následujících kroků zadejte možnosti a parametry IP v softwaru Intel Quartus Prime Pro Edition.
1. Pokud ještě nemáte projekt Intel Quartus Prime Pro Edition, do kterého chcete integrovat F-Tile Serial Lite IV Intel FPGA IP, musíte si jej vytvořit. A. V Intel Quartus Prime Pro Edition klepněte na File New Project Wizard pro vytvoření nového projektu Quartus Prime, popř File Otevřete projekt, chcete-li otevřít existující projekt Quartus Prime. Průvodce vás vyzve k zadání zařízení. b. Zadejte řadu zařízení Intel Agilex a vyberte produkční zařízení F-tile, které splňuje požadavky na rychlostní stupeň pro IP. C. Klepněte na tlačítko Dokončit.
2. V katalogu IP vyhledejte a vyberte F-Tile Serial Lite IV Intel FPGA IP. Zobrazí se okno Nová varianta IP.
3. Zadejte název nejvyšší úrovně pro vaši novou vlastní variantu IP. Editor parametrů uloží nastavení variace IP do a file jmenoval .ip.
4. Klepněte na tlačítko OK. Zobrazí se editor parametrů. 5. Zadejte parametry pro vaši variantu IP. Viz část Parametry
informace o parametrech F-Tile Serial Lite IV Intel FPGA IP. 6. Volitelně vygenerovat simulační testbench nebo kompilaci a návrh hardwaru
example, postupujte podle pokynů v Design Example Uživatelská příručka. 7. Klikněte na Generate HDL. Zobrazí se dialogové okno Generování. 8. Zadejte výstup file možnosti generování a poté klepněte na Generovat. Variace IP
files generovat podle vašich specifikací. 9. Klepněte na tlačítko Dokončit. Editor parametrů přidá .ip nejvyšší úrovně file k proudu
projektovat automaticky. Pokud budete vyzváni k ručnímu přidání .ip file k projektu klepněte na Přidat nebo odebrat projekt Files v projektu přidat file. 10. Po vygenerování a vytvoření instance vaší IP variace proveďte vhodná přiřazení pinů pro připojení portů a nastavte všechny vhodné parametry RTL pro jednotlivé instance.
Související informace Parametry na straně 42
3.3. Vygenerováno File Struktura
Software Intel Quartus Prime Pro Edition generuje následující IP výstup file struktura.
Pro informace o file struktura návrhu napřampviz F-Tile Serial Lite IV Intel FPGA IP Design Example Uživatelská příručka.

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 14

Odeslat zpětnou vazbu

3. Začínáme 683074 | 2022.04.28

Obrázek 4. Generování F-Tile Serial Lite IV Intel FPGA IP Files
.ip – IP integrace file

IP variace files

_ IP variace files

example_design

.cmp – deklarace komponenty VHDL file _bb.v – Verilog HDL black box EDA syntéza file _inst.v a .vhd – Sample instanční šablony .xml- XML zpráva file

Exampmísto pro váš návrh jádra IP, napřample files. Výchozí umístění je example_design, ale budete vyzváni k zadání jiné cesty.

.qgsimc – Uvádí parametry simulace pro podporu přírůstkové regenerace .qgsynthc – Uvádí parametry syntézy pro podporu přírůstkové regenerace

.qip – Zobrazí seznam syntézy IP adres files

_generation.rpt- Zpráva o generování IP

.sopcinfo- Integrace softwarového řetězce nástrojů file .html- Data map připojení a paměti

.csv – přiřazení pinu file

.spd – Kombinuje jednotlivé simulační skripty

sim simulace files

syntéza IP syntezátoru files

.v Simulace nejvyšší úrovně file

.v Syntéza IP nejvyšší úrovně file

Simulátorové skripty

Subcore knihovny

synth
Syntéza podjádra files

sim
Subcore Simulation files

Tabulka 9.

F-Tile Serial Lite IV Intel FPGA IP Generated Files

File Jméno

Popis

.ip

Systém Platform Designer nebo varianta IP nejvyšší úrovně file. je název, který zadáte své IP variantě.

.cmp

Deklarace součásti VHDL (.cmp) file je text file který obsahuje místní obecné definice a definice portů, které můžete použít v návrhu VHDL files.

.html

Zpráva, která obsahuje informace o připojení, mapu paměti zobrazující adresu každého slave zařízení s ohledem na každý master, ke kterému je připojen, a přiřazení parametrů.

_generation.rpt

Protokol generování IP nebo Platform Designer file. Souhrn zpráv během generování IP.

.qgsimc

Uvádí parametry simulace pro podporu přírůstkové regenerace.

.qgsynthc

Uvádí parametry syntézy pro podporu přírůstkové regenerace.

.qip

Obsahuje všechny požadované informace o IP komponentě pro integraci a kompilaci IP komponenty v softwaru Intel Quartus Prime.
pokračování…

Odeslat zpětnou vazbu

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 15

3. Začínáme 683074 | 2022.04.28

File název .sopcinfo
.csv .spd _bb.v _inst.v nebo _inst.vhd .regmap
.svd
.v nebo .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

Popis
Popisuje připojení a parametrizace komponent IP ve vašem systému Platform Designer. Jeho obsah můžete analyzovat, abyste získali požadavky při vývoji softwarových ovladačů pro součásti IP. Toho využívají následné nástroje, jako je nástrojový řetěz Nios® II file. Soubor .sopcinfo file a systém.h file generované pro řetězec nástrojů Nios II zahrnují informace o adresové mapě pro každou podřízenou jednotku ve vztahu ke každému masteru, který k podřízené jednotce přistupuje. Různé mastery mohou mít různou mapu adres pro přístup k určité podřízené komponentě.
Obsahuje informace o stavu upgradu součásti IP.
Požadovaný vstup file pro ip-make-simscript ke generování simulačních skriptů pro podporované simulátory. Soubor .spd file obsahuje seznam files generované pro simulaci spolu s informacemi o pamětech, které můžete inicializovat.
Můžete použít černou skříňku Verilog (_bb.v) file jako prázdná deklarace modulu pro použití jako černá skříňka.
HDL example instanční šablona. Můžete zkopírovat a vložit obsah tohoto file do vašeho HDL file k vytvoření instance IP variace.
Pokud IP obsahuje registrační informace, .regmap file generuje. Soubor .regmap file popisuje informace o mapě registrů hlavních a podřízených rozhraní. Tento file doplňuje soubor .sopcinfo file poskytnutím podrobnějších registračních informací o systému. To umožňuje zobrazení registru views a uživatelsky přizpůsobitelné statistiky v systémové konzole.
Umožňuje nástrojem pro ladění systému pevného procesoru (HPS). view registrační mapy periferií připojených k HPS v systému Platform Designer. Během syntézy je soubor .svd files pro slave rozhraní viditelná pro master System Console jsou uloženy v .sof file v sekci ladění. Systémová konzola čte tuto část, kterou může Platform Designer požádat o informace o mapě registru. U podřízených systémů může Platform Designer přistupovat k registrům podle jména.
HDL files, které vytvářejí instanci každého submodulu nebo podřízené IP adresy pro syntézu nebo simulaci.
Obsahuje ModelSim*/QuestaSim* skript msim_setup.tcl pro nastavení a spuštění simulace.
Obsahuje skript shellu vcs_setup.sh pro nastavení a spuštění simulace VCS*. Obsahuje skript shellu vcsmx_setup.sh a synopsys_sim.setup file pro nastavení a spuštění simulace VCS MX.
Obsahuje shellový skript xcelium_setup.sh a další nastavení files pro nastavení a spuštění simulace Xcelium*.
Obsahuje HDL files pro IP submoduly.
Pro každý vygenerovaný podřízený IP adresář vygeneruje Platform Designer podadresáře synth/ a sim/.

3.4. Simulace IP jader Intel FPGA
Software Intel Quartus Prime podporuje simulaci RTL jádra IP ve specifických simulátorech EDA. Generování IP volitelně vytváří simulaci files, včetně funkčního simulačního modelu, jakéhokoli testovacího stolu (nebo napřample design) a skripty nastavení simulátoru pro každé jádro IP specifické pro dodavatele. Můžete použít funkční simulační model a jakýkoli testbench nebo example design pro simulaci. Výstup generování IP může také zahrnovat skripty pro kompilaci a spuštění libovolného testovacího prostředí. Ve skriptech jsou uvedeny všechny modely nebo knihovny, které potřebujete k simulaci jádra IP.

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 16

Odeslat zpětnou vazbu

3. Začínáme 683074 | 2022.04.28

Software Intel Quartus Prime poskytuje integraci s mnoha simulátory a podporuje více simulačních toků, včetně vašich vlastních skriptovaných a vlastních simulačních toků. Ať už zvolíte jakýkoli tok, simulace jádra IP zahrnuje následující kroky:
1. Vygenerujte IP HDL, testbench (nebo napřample design) a skript pro nastavení simulátoru files.
2. Nastavte prostředí simulátoru a všechny simulační skripty.
3. Kompilace knihoven simulačních modelů.
4. Spusťte svůj simulátor.

3.4.1. Simulace a ověřování návrhu

Ve výchozím nastavení generuje editor parametrů skripty specifické pro simulátor obsahující příkazy pro kompilaci, zpracování a simulaci modelů Intel FPGA IP a knihovny simulačních modelů. files. Příkazy můžete zkopírovat do skriptu simulace testbench nebo je upravit files přidat příkazy pro kompilaci, zpracování a simulaci vašeho návrhu a testovacího prostředí.

Tabulka 10. Simulační skripty Intel FPGA IP Core Simulation

Simulátor

File Adresář

ModelSim

_sim/mentor

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Skript msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Syntetizace IP jader v jiných nástrojích EDA
Volitelně použijte jiný podporovaný nástroj EDA k syntéze návrhu, který obsahuje jádra Intel FPGA IP. Když vygenerujete syntézu jádra IP filePro použití s nástroji pro syntézu EDA třetích stran můžete vytvořit netlist pro odhad oblasti a načasování. Chcete-li povolit generování, zapněte při přizpůsobování variace IP adresy Vytvořit odhady časování a zdrojů pro nástroje pro syntézu EDA třetích stran.
Netlist pro odhad oblasti a načasování popisuje základní konektivitu a architekturu IP, ale nezahrnuje podrobnosti o skutečné funkčnosti. Tyto informace umožňují určitým nástrojům třetích stran pro syntézu lépe odhadovat oblast a načasování. Kromě toho mohou nástroje pro syntézu využít informace o načasování k dosažení optimalizací řízených načasováním a ke zlepšení kvality výsledků.
Software Intel Quartus Prime generuje _syn.v netlist file ve formátu Verilog HDL, bez ohledu na výstup file formát, který určíte. Pokud používáte tento netlist pro syntézu, musíte zahrnout obal jádra IP file .v nebo .vhd ve vašem projektu Intel Quartus Prime.

(7) Pokud jste nenastavili možnost nástroje EDA – která vám umožňuje spouštět simulátory EDA třetích stran ze softwaru Intel Quartus Prime – spusťte tento skript v konzole ModelSim nebo QuestaSim simulator Tcl (nikoli v softwaru Intel Quartus Prime Tcl konzole), aby se předešlo chybám.

Odeslat zpětnou vazbu

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 17

3. Začínáme 683074 | 2022.04.28
3.6. Kompilace úplného návrhu
Ke kompilaci návrhu můžete použít příkaz Spustit kompilaci v nabídce Zpracování v softwaru Intel Quartus Prime Pro Edition.

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 18

Odeslat zpětnou vazbu

683074 | 2022.04.28 Odeslat zpětnou vazbu

4. Popis funkce

Obrázek 5.

F-Tile Serial Lite IV Intel FPGA IP se skládá z MAC a Ethernet PCS. MAC komunikuje s uživatelským PCS přes MII rozhraní.

IP podporuje dva modulační režimy:
· PAM4 – Poskytuje 1 až 12 počtu drah pro výběr. IP vždy vytváří instanci dvou kanálů PCS pro každý pruh v režimu modulace PAM4.
· NRZ–Poskytuje 1 až 16 počtu pruhů pro výběr.

Každý modulační režim podporuje dva datové režimy:
· Základní režim – Toto je čistý režim streamování, kde jsou data odesílána bez začátku paketu, prázdného cyklu a konce paketu, aby se zvýšila šířka pásma. IP bere první platná data jako začátek shluku.

Přenos dat v základním režimu tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001: 2015 Registrováno

4. Popis funkce 683074 | 2022.04.28

Obrázek 6.

· Plný režim – Jedná se o přenos dat v paketovém režimu. V tomto režimu IP posílá burst a synchronizační cyklus na začátku a na konci paketu jako oddělovače.

Přenos dat v plném režimu tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Související informace · F-Tile Serial Lite IV Intel FPGA IP Overview na str. 6 · F-Tile Serial Lite IV Intel FPGA IP Design Example Uživatelská příručka

4.1. TX datová cesta
Datová cesta TX se skládá z následujících komponent: · MAC adaptér · Blok pro vkládání řídícího slova · CRC · MII kodér · PCS blok · PMA blok

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 20

Odeslat zpětnou vazbu

4. Popis funkce 683074 | 2022.04.28
Obrázek 7. TX Datapath

Z uživatelské logiky

TX MAC

Streamovací rozhraní Avalon

MAC adaptér

Ovládání vkládání slov

CRC

MII kodér

Rozhraní MII Vlastní PCS
PCS a PMA

TX sériové rozhraní k jinému zařízení FPGA

4.1.1. TX MAC adaptér
Adaptér TX MAC řídí přenos dat do uživatelské logiky pomocí streamovacího rozhraní Avalon®. Tento blok podporuje uživatelsky definovaný přenos informací a řízení toku.

Přenos uživatelsky definovaných informací

V plném režimu poskytuje IP signál tx_is_usr_cmd, který můžete použít k zahájení uživatelem definovaného informačního cyklu, jako je přenos XOFF/XON do uživatelské logiky. Uživatelsky definovaný cyklus přenosu informací můžete zahájit aktivací tohoto signálu a přenést informace pomocí tx_avs_data spolu s potvrzením signálů tx_avs_startofpacket a tx_avs_valid. Blok poté zruší platnost tx_avs_ready na dva cykly.

Poznámka:

Funkce uživatelem definovaných informací je dostupná pouze v úplném režimu.

Odeslat zpětnou vazbu

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 21

4. Popis funkce 683074 | 2022.04.28

Obrázek 8.

Řízení toku

Existují podmínky, kdy TX MAC není připravena přijímat data z uživatelské logiky, jako například během procesu opětovného zarovnání spojení nebo když nejsou k dispozici žádná data pro přenos z uživatelské logiky. Aby se zabránilo ztrátě dat kvůli těmto podmínkám, IP používá signál tx_avs_ready k řízení toku dat z uživatelské logiky. IP deaktivuje signál, když nastanou následující podmínky:
· Když je uplatněno tx_avs_startofpacket, tx_avs_ready je zrušeno na jeden hodinový cyklus.
· Když je uplatněno tx_avs_endofpacket, tx_avs_ready je zrušeno na jeden hodinový cyklus.
· Když je uplatněno jakékoli spárované CW, tx_avs_ready se zruší na dva hodinové cykly.
· Když dojde k vložení zarovnávací značky RS-FEC do uživatelského rozhraní PCS, tx_avs_ready se zruší na čtyři hodinové cykly.
· Každých 17 taktů jádra Ethernetu v režimu modulace PAM4 a každých 33 taktů jádra Ethernetu v režimu modulace NRZ. tx_avs_ready je zrušeno na jeden hodinový cyklus.
· Když uživatelská logika zruší platnost tx_avs_valid během žádného přenosu dat.

Následující časové diagramy jsou exampsoubory TX MAC adaptéru pomocí tx_avs_ready pro řízení toku dat.

Řízení toku pomocí tx_avs_valid Deassertion a START/END spárovaných CW

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

Platný signál deassers

D5 D6

tx_avs_ready tx_avs_startofpacket

Signál připravenosti se odhlásí na dva cykly pro vložení END-STRT CW

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN KONEC STRT D0 D1 D2 D3 PRÁZDNÝ D4

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 22

Odeslat zpětnou vazbu

4. Popis funkce 683074 | 2022.04.28

Obrázek 9.

Řízení toku s vložením značky zarovnání
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Obrázek 10.

Řízení toku s START/END Spárované CW se shodují s vložením značky zarovnání

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 KONEC STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 KONEC STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 KONEC STRT D0

MII_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 KONEC STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

KONEC STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Vložení řídicího slova (CW).
F-Tile Serial Lite IV Intel FPGA IP konstruuje CW na základě vstupních signálů z uživatelské logiky. CW indikují oddělovače paketů, informace o stavu přenosu nebo uživatelská data do bloku PCS a jsou odvozeny z řídicích kódů XGMII.
Následující tabulka ukazuje popis podporovaných CW:

Odeslat zpětnou vazbu

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 23

4. Popis funkce 683074 | 2022.04.28

Tabulka 11.
ZAČÍT KONEC VYROVNAT

Popis podporovaných CW

Počet slov (1 slovo

= 64 bitů)

Ano

EMPTY_CYC

Ano

LÍNÝ

Žádný

DATA

Ano

In-band

Popis
Začátek oddělovače dat. Konec oddělovače dat. Řídicí slovo (CW) pro zarovnání RX. Prázdný cyklus při přenosu dat. NEČINNÝ (mimo pásmo). Užitečné zatížení.

Tabulka 12. Popis pole CW
Pole RSVD num_valid_bytes_eob
PRÁZDNÝ eop sop seop align CRC32 usr

Popis
Vyhrazené pole. Může být použit pro budoucí rozšíření. Vázaný na 0.
Počet platných bajtů v posledním slově (64 bitů). Toto je 3bitová hodnota. · 3'b000: 8 bajtů · 3'b001: 1 bajt · 3'b010: 2 bajty · 3'b011: 3 bajty · 3'b100: 4 bajty · 3'b101: 5 bajtů · 3'b110: 6 bajtů · 3'b111: 7 bajtů
Počet neplatných slov na konci dávky.
Označuje streamovací rozhraní RX Avalon pro zajištění signálu konce paketu.
Označuje streamovací rozhraní RX Avalon pro aktivaci signálu zahájení paketu.
Označuje streamovací rozhraní RX Avalon, které zajišťuje začátek paketu a konec paketu ve stejném cyklu.
Zkontrolujte zarovnání RX.
Hodnoty vypočteného CRC.
Označuje, že řídicí slovo (CW) obsahuje uživatelem definované informace.

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 24

Odeslat zpětnou vazbu

4. Popis funkce 683074 | 2022.04.28

4.1.2.1. Start-of-burst CW

Obrázek 11. Start-of-burst CW Format

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

kanál

7:0

'hFB(START)

kontrola 7:0

Tabulka 13.

V plném režimu můžete vložit START CW aktivací signálu tx_avs_startofpacket. Když použijete pouze signál tx_avs_startofpacket, nastaví se bit sop. Když potvrdíte oba signály tx_avs_startofpacket a tx_avs_endofpacket, je nastaven bit seop.

START CW hodnoty pole
Polní sop/seop
usr (8)
zarovnat

Hodnota

V závislosti na signálu tx_is_usr_cmd:

1: Když tx_is_usr_cmd = 1

0: Když tx_is_usr_cmd = 0

V základním režimu MAC odešle START CW po zrušení resetu. Pokud nejsou k dispozici žádná data, MAC nepřetržitě odesílá EMPTY_CYC spárované s END a START CW, dokud nezačnete odesílat data.

4.1.2.2. End-of-burst CW

Obrázek 12. Koncový formát CW

KONEC

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

údaje 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

PRÁZDNÝ

7:0

RSVD

num_valid_bytes_eob

řízení

7:0

(8) Toto je podporováno pouze v plném režimu.
Odeslat zpětnou vazbu

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 25

4. Popis funkce 683074 | 2022.04.28

Tabulka 14.

MAC vloží END CW, když je potvrzen tx_avs_endofpacket. END CW obsahuje počet platných bajtů v posledním datovém slově a informace CRC.

Hodnota CRC je 32bitový výsledek CRC pro data mezi START CW a datovým slovem před END CW.

Následující tabulka ukazuje hodnoty polí v END CW.

Hodnoty pole END CW
Pole eop CRC32 num_valid_bytes_eob

Hodnota 1
Vypočtená hodnota CRC32. Počet platných bajtů v posledním datovém slově.

4.1.2.3. Zarovnání Spárované CW

Obrázek 13. Zarovnání Paired CW Format

ALIGN CW Spárujte s START/END

64+8bitové rozhraní XGMII

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

'hFB

kontrola 7:0

64+8bitové rozhraní XGMII

KONEC

63:56

'hFD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontrola 7:0

ALIGN CW je spárovaný CW s START/END nebo END/START CW. Spárovaný CW ALIGN můžete vložit buď aktivací signálu tx_link_reinit, nastavením čítače periody vyrovnání nebo zahájením resetu. Když je vložen CW spárovaný ALIGN, zarovnávací pole je nastaveno na 1, aby se inicializoval blok zarovnání přijímače pro kontrolu zarovnání dat napříč všemi pruhy.

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 26

Odeslat zpětnou vazbu

4. Popis funkce 683074 | 2022.04.28

Tabulka 15.

ALIGN CW Field Values
Zarovnání pole
eop sop usr seop

Hodnota 1 0 0 0 0

4.1.2.4. Prázdný cyklus CW

Obrázek 14. Formát CW s prázdným cyklem

EMPTY_CYC Spárovat s END/START

64+8bitové rozhraní XGMII

KONEC

63:56

'hFD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontrola 7:0

64+8bitové rozhraní XGMII

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

kontrola 7:0

Tabulka 16.

Když zrušíte platnost tx_avs_valid na dva hodinové cykly během shluku, MAC vloží EMPTY_CYC CW spárované s END/START CW. Tento CW můžete použít, když nejsou momentálně k dispozici žádná data pro přenos.

Když zrušíte platnost tx_avs_valid pro jeden cyklus, IP zruší platnost tx_avs_valid na dvojnásobek doby zrušení tx_avs_valid, aby se vygeneroval pár END/START CW.

Hodnoty pole EMPTY_CYC CW
Zarovnání pole
eop

Hodnota 0 0

pokračování…

Odeslat zpětnou vazbu

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 27

4. Popis funkce 683074 | 2022.04.28

Polní sop usr seop

Hodnota 0 0 0

4.1.2.5. Nečinný CW

Obrázek 15. Nečinný formát CW

NEČINNÁ CW

63:56

'h07

55:48

'h07

47:40

'h07

data

39:32 31:24

'h07'h07

23:16

'h07

15:8

'h07

7:0

'h07

kontrola 7:0

MAC vloží IDLE CW, když neprobíhá žádný přenos. Během této doby je signál tx_avs_valid nízký.
IDLE CW můžete použít, když byl dokončen hromadný přenos nebo je přenos v klidovém stavu.

4.1.2.6. Data Word

Datové slovo je užitečné zatížení paketu. Všechny řídicí bity XGMII jsou ve formátu datového slova nastaveny na 0.

Obrázek 16. Formát datového slova

64+8 bitové rozhraní XGMII

DATOVÉ SLOVO

63:56

uživatelské údaje 7

55:48

uživatelské údaje 6

47:40

uživatelské údaje 5

data

39:32 31:24

uživatelská data 4 uživatelská data 3

23:16

uživatelské údaje 2

15:8

uživatelské údaje 1

7:0

uživatelské údaje 0

kontrola 7:0

4.1.3. TX CRC
Blok TX CRC můžete povolit pomocí parametru Enable CRC v Editoru parametrů IP. Tato funkce je podporována v základním i úplném režimu.

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 28

Odeslat zpětnou vazbu

4. Popis funkce 683074 | 2022.04.28

MAC přidá hodnotu CRC k END CW potvrzením signálu tx_avs_endofpacket. V základním režimu obsahuje platné pole CRC pouze ALIGN CW spárované s END CW.
Blok TX CRC je propojen s blokem TX Control Word Insertion a TX MII Encode. Blok TX CRC vypočítává hodnotu CRC pro 64bitová hodnota na cyklus dat počínaje START CW až END CW.
Signál crc_error_inject můžete použít k úmyslnému poškození dat v určitém pruhu a vytvořit tak chyby CRC.

4.1.4. TX MII kodér

Kodér TX MII zpracovává paketový přenos z MAC do TX PCS.

Následující obrázek ukazuje datový vzor na 8bitové sběrnici MII v režimu modulace PAM4. START a KONEC CW se objeví jednou za dva jízdní pruhy MII.

Obrázek 17. Datový vzor MII modulačního režimu PAM4

CYKLUS 1

CYKLUS 2

CYKLUS 3

CYKLUS 4

CYKLUS 5

SOP_CW

DATA_1

DATA_9 DATA_17

LÍNÝ

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

LÍNÝ

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

NEČINNÁ EOP_CW

Následující obrázek ukazuje datový vzor na 8bitové sběrnici MII v režimu modulace NRZ. START a END CW se objeví v každé MII dráze.

Odeslat zpětnou vazbu

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 29

4. Popis funkce 683074 | 2022.04.28

Obrázek 18. Datový vzor MII modulačního režimu NRZ

CYKLUS 1

CYKLUS 2

CYKLUS 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

CYKLUS 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

CYKLUS 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS a PMA
F-Tile Serial Lite IV Intel FPGA IP konfiguruje F-tile transceiver do režimu Ethernet PCS.

4.2. RX datová cesta
Datová cesta RX se skládá z následujících komponent: · Blok PMA · Blok PCS · Dekodér MII · CRC · Blok vyrovnání · Blok odstranění řídicího slova

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 30

Odeslat zpětnou vazbu

4. Popis funkce 683074 | 2022.04.28
Obrázek 19. RX Datapath

K uživatelské logice Avalon Streaming Interface
RX MAC
Odstranění řídicího slova
Zkosení

CRC

dekodér MII

Rozhraní MII Vlastní PCS
PCS a PMA

Sériové rozhraní RX z jiného zařízení FPGA
4.2.1. RX PCS a PMA
F-Tile Serial Lite IV Intel FPGA IP konfiguruje F-tile transceiver do režimu Ethernet PCS.
4.2.2. Dekodér RX MII
Tento blok identifikuje, zda příchozí data obsahují řídicí slovo a značky zarovnání. Dekodér RX MII vydává data ve formě 1bitového platného, 1bitového indikátoru značky, 1bitového kontrolního indikátoru a 64bitových dat na dráhu.
4.2.3. RX CRC
Blok TX CRC můžete povolit pomocí parametru Enable CRC v Editoru parametrů IP. Tato funkce je podporována v základním i plném režimu. Blok RX CRC je propojen s bloky RX Control Word Removal a RX MII Decoder. IP uplatňuje signál rx_crc_error, když dojde k chybě CRC.

Odeslat zpětnou vazbu

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 31

4. Popis funkce 683074 | 2022.04.28
IP ruší rx_crc_error při každém novém výbuchu. Je to výstup do uživatelské logiky pro zpracování chyb uživatelské logiky.
4.2.4. RX Deskew
Blok RX deskew detekuje značky zarovnání pro každý pruh a znovu zarovná data před jejich odesláním do bloku pro odstranění RX CW.
Nastavením parametru Enable Auto Alignment v Editoru parametrů IP můžete nechat jádro IP automaticky zarovnat data pro každý pruh, když dojde k chybě zarovnání. Pokud deaktivujete funkci automatického zarovnání, jádro IP aktivuje signál rx_error, který indikuje chybu zarovnání. Musíte potvrdit rx_link_reinit pro zahájení procesu zarovnání do pruhu, když dojde k chybě zarovnání pruhu.
RX vyrovnání sklonu detekuje značky zarovnání na základě stavového stroje. Následující diagram ukazuje stavy v bloku RX deskew.

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 32

Odeslat zpětnou vazbu

4. Popis funkce 683074 | 2022.04.28

Obrázek 20.

Vývojový diagram RX Deskew Lane Alignment State Machine s povoleným automatickým zarovnáním
Start

LÍNÝ

Reset = 1 ano ne

Všechny PCS

žádný

jízdní pruhy připraveny?

Ano

POČKEJTE

Všechny synchronizační značky č
zjištěno?
Ano
ALIGN

žádný
ano Časový limit?

Ano
Ztráta vyrovnání?
bez konce

Odeslat zpětnou vazbu

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 33

4. Popis funkce 683074 | 2022.04.28

Obrázek 21.

Vývojový diagram RX Deskew Lane Alignment State Machine s deaktivovaným automatickým zarovnáním
Start

LÍNÝ

Reset = 1 ano ne

Všechny PCS

žádný

jízdní pruhy připraveny?

Ano

Ano
rx_link_reinit =1
žádná CHYBA

ne ano Časový limit?

POČKEJTE
ne Všechny synchronizační značky
zjištěno?
ano ALIGN

Ano
Ztráta vyrovnání?
žádný
Konec
1. Proces zarovnání začíná ve stavu NEČINNOSTI. Blok se přesune do stavu WAIT, když jsou všechny pruhy PCS připraveny a rx_link_reinit je zrušeno.
2. Ve stavu WAIT blok kontroluje, zda jsou všechny detekované markery uplatněny ve stejném cyklu. Pokud je tato podmínka pravdivá, blok se přesune do stavu ALIGNED.
3. Když je blok ve stavu ALIGNED, znamená to, že pruhy jsou vyrovnány. V tomto stavu blok nadále monitoruje zarovnání jízdních pruhů a kontroluje, zda jsou všechny značky přítomny ve stejném cyklu. Pokud ve stejném cyklu není přítomna alespoň jedna značka a je nastaven parametr Povolit automatické zarovnání, blok přejde do

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 34

Odeslat zpětnou vazbu

4. Popis funkce 683074 | 2022.04.28

NEČINNÝ stav k opětovné inicializaci procesu zarovnání. Pokud není nastavena možnost Povolit automatické zarovnání a ve stejném cyklu není přítomna alespoň jedna značka, blok přejde do stavu ERROR a čeká, až uživatelská logika potvrdí signál rx_link_reinit, aby zahájil proces zarovnání do jízdního pruhu.

Obrázek 22. Přerovnání jízdních pruhů se zapnutým automatickým zarovnáním rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

Deskew State

ALGNED

LÍNÝ

POČKEJTE

ALGNED

AUTO_ALIGN = 1

Obrázek 23. Přerovnání jízdních pruhů se zapnutým automatickým zarovnáním zakázáno rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

Deskew State

ALGNED

CHYBA

LÍNÝ

POČKEJTE

ALGNED

AUTO_ALIGN = 0
4.2.5. Odstranění RX CW
Tento blok dekóduje CW a po odstranění CW posílá data do uživatelské logiky pomocí Avalon streaming interface.
Pokud nejsou k dispozici žádná platná data, blok pro odstranění RX CW zruší platnost signálu rx_avs_valid.
V režimu FULL, pokud je nastaven uživatelský bit, tento blok aktivuje signál rx_is_usr_cmd a data v prvním hodinovém cyklu se použijí jako uživatelsky definovaná informace nebo příkaz.
Když se rx_avs_ready zruší a rx_avs_valid potvrdí, blok odstranění RX CW vygeneruje chybový stav pro uživatelskou logiku.
Streamovací signály Avalonu související s tímto blokem jsou následující: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Odeslat zpětnou vazbu

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 35

4. Popis funkce 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (dostupné pouze v plném režimu)
4.3. Architektura hodin IP F-Tile Serial Lite IV Intel FPGA
F-Tile Serial Lite IV Intel FPGA IP má čtyři hodinové vstupy, které generují hodiny do různých bloků: · Referenční hodiny transceiveru (xcvr_ref_clk) – Vstupní hodiny z externích hodin
čipy nebo oscilátory, které generují hodiny pro TX MAC, RX MAC a TX a RX vlastní PCS bloky. Podporovaný frekvenční rozsah naleznete v části Parametry. · Hodiny jádra TX (tx_core_clk) – Tyto hodiny jsou odvozeny z transceiveru PLL, který se používá pro TX MAC. Tyto hodiny jsou také výstupními hodinami z transceiveru F-tile pro připojení k uživatelské logice TX. · RX core clock (rx_core_clk) – Tyto hodiny jsou odvozeny z transceiveru PLL, který se používá pro RX deskew FIFO a RX MAC. Tyto hodiny jsou také výstupními hodinami z transceiveru F-tile pro připojení k uživatelské logice RX. · Hodiny pro rozhraní rekonfigurace transceiveru (reconfig_clk) – vstupní hodiny z externích hodinových obvodů nebo oscilátorů, které generují hodiny pro rozhraní rekonfigurace transceiveru F-dlaždice v datových cestách TX i RX. Frekvence hodin je 100 až 162 MHz.
Následující blokové schéma ukazuje taktovací domény IP F-Tile Serial Lite IV Intel FPGA a připojení v rámci IP.

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 36

Odeslat zpětnou vazbu

4. Popis funkce 683074 | 2022.04.28

Obrázek 24.

Architektura hodin IP F-Tile Serial Lite IV Intel FPGA

Oscilátor

FPGA1
Hodiny rozhraní F-Tile Serial Lite IV Intel FPGA IP Transceiver Reconfiguration Interface Clock
(reconfig_clk)

tx_core_clkout (připojit k uživatelské logice)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Hodiny rozhraní pro rekonfiguraci transceiveru

(reconfig_clk)

Oscilátor

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (připojení k uživatelské logice)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon Streaming Interface TX Data
TX MAC

serial_link[n-1:0]

Zkosení

FIFO

Avalon Streaming Interface RX Data RX MAC

Avalon Streaming Interface RX Data
RX MAC

Vyrovnat FIFO

rx_core_clkout (připojení k uživatelské logice)

rx_core_clk= clk_pll_div64[mid_ch]

Vlastní PCS

serial_link[n-1:0]

TX MAC

Avalon Streaming Interface TX Data

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (připojit k uživatelské logice)

Ref Clock transceiveru (xcvr_ref_clk)
Ref Clock transceiveru (xcvr_ref_clk)

Oscilátor*

Legenda

FPGA zařízení
TX doména jádra
doména RX core clock
Doména referenčních hodin transceiveru Externí zařízení Datové signály

4.4. Reset a inicializace propojení
MAC, F-tile Hard IP a rekonfigurační bloky mají různé resetovací signály: · TX a RX MAC bloky používají resetovací signály tx_core_rst_n a rx_core_rst_n. · tx_pcs_fec_phy_reset_n a rx_pcs_fec_phy_reset_n resetují jednotku
soft reset ovladače pro reset F-tile Hard IP. · Rekonfigurační blok používá resetovací signál reconfig_reset.

Odeslat zpětnou vazbu

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 37

4. Popis funkce 683074 | 2022.04.28

Obrázek 25. Resetovat architekturu
Avalon Streaming Interface TX Data
MAC
Data RX rozhraní Avalon Streaming SYNC

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-dlaždice Hard IP

TX Serial Data RX Serial Data

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Resetovat logiku
Související informace · Pokyny k resetování na straně 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example Uživatelská příručka
4.4.1. TX Reset a inicializační sekvence
Sekvence resetování TX pro F-Tile Serial Lite IV Intel FPGA IP je následující: 1. Potvrďte tx_pcs_fec_phy_reset_n, tx_core_rst_n a reconfig_reset
současně resetovat F-tile hard IP, MAC a rekonfigurační bloky. Po čekání na tx_reset_ack uvolněte tx_pcs_fec_phy_reset_n a resetujte rekonfiguraci, abyste se ujistili, že jsou bloky správně resetovány. 2. IP poté potvrdí signály phy_tx_lanes_stable, tx_pll_locked a phy_ehip_ready po uvolnění tx_pcs_fec_phy_reset_n resetu, což znamená, že TX PHY je připraven k přenosu. 3. Signál tx_core_rst_n se zruší poté, co signál phy_ehip_ready zesílí. 4. IP začne vysílat IDLE znaky na rozhraní MII, jakmile je MAC mimo reset. Neexistuje žádný požadavek na zarovnání a zkosení pruhů TX, protože všechny pruhy používají stejné hodiny. 5. Při vysílání IDLE znaků MAC prosazuje signál tx_link_up. 6. MAC poté začne vysílat ALIGN spárované s START/END nebo END/START CW v pevném intervalu pro zahájení procesu zarovnání jízdního pruhu připojeného přijímače.

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 38

Odeslat zpětnou vazbu

4. Popis funkce 683074 | 2022.04.28

Obrázek 26.

Schéma časování resetování a inicializace vysílání
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _locked

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. RX Reset a inicializační sekvence
Sekvence resetování RX pro F-Tile Serial Lite IV Intel FPGA IP je následující:
1. Současným zadáním rx_pcs_fec_phy_reset_n, rx_core_rst_n a reconfig_reset resetujte pevné IP, MAC a rekonfigurační bloky F-tile. Po čekání na rx_reset_ack uvolněte rx_pcs_fec_phy_reset_n a resetujte rekonfiguraci, abyste se ujistili, že jsou bloky správně resetovány.
2. IP poté aktivuje signál phy_rx_pcs_ready po uvolnění uživatelského resetu PCS, což znamená, že RX PHY je připraven k přenosu.
3. Signál rx_core_rst_n se zruší poté, co signál phy_rx_pcs_ready zesílí.
4. IP zahájí proces zarovnání jízdních pruhů po uvolnění RX MAC resetu a po přijetí ALIGN spárovaného s START/END nebo END/START CW.
5. Blok RX deskew aktivuje signál rx_link_up po dokončení zarovnání pro všechny pruhy.
6. IP poté aktivuje signál rx_link_up do uživatelské logiky, aby naznačil, že linka RX je připravena zahájit příjem dat.

Odeslat zpětnou vazbu

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 39

4. Popis funkce 683074 | 2022.04.28

Obrázek 27. Schéma časování resetování a inicializace RX
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

4.5. Výpočet rychlosti propojení a šířky pásma

Výpočet účinnosti šířky pásma IP Intel FPGA F-Tile Serial Lite IV je následující:

Účinnost šířky pásma = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period

Tabulka 17. Popis proměnných účinnosti šířky pásma

Variabilní

Popis

raw_rate burst_size

Toto je přenosová rychlost dosahovaná sériovým rozhraním. raw_rate = šířka SERDES * taktovací frekvence transceiveru Přample: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
Hodnota velikosti burstu. Chcete-li vypočítat průměrnou účinnost šířky pásma, použijte společnou hodnotu velikosti dávky. Pro maximální frekvenci použijte hodnotu maximální velikosti dávky.

burst_size_ovhd

Hodnota režie velikosti dávky.
V plném režimu hodnota burst_size_ovhd odkazuje na START a END spárované CW.
V základním režimu není žádný burst_size_ovhd, protože zde nejsou spárované CW START a END.

align_marker_period

Hodnota období, do kterého je vložena značka zarovnání. Hodnota je 81920 hodinového cyklu pro kompilaci a 1280 pro rychlou simulaci. Tato hodnota je získána z pevné logiky PCS.

align_marker_width srl4_align_period

Počet hodinových cyklů, kdy je platný signál značky zarovnání udržován na vysoké úrovni.
Počet hodinových cyklů mezi dvěma značkami zarovnání. Tuto hodnotu můžete nastavit pomocí parametru Alignment Period v Editoru parametrů IP.

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 40

Odeslat zpětnou vazbu

4. Popis funkce 683074 | 2022.04.28
Výpočty rychlosti připojení jsou následující: Efektivní rychlost = účinnost šířky pásma * raw_rate Maximální uživatelskou frekvenci hodin můžete získat pomocí následující rovnice. Výpočet maximální uživatelské frekvence hodin předpokládá nepřetržité streamování dat a v uživatelské logice nedochází k žádnému cyklu IDLE. Tato rychlost je důležitá při navrhování uživatelské logiky FIFO, aby se zabránilo přetečení FIFO. Maximální uživatelská frekvence hodin = efektivní rychlost / 64

Odeslat zpětnou vazbu

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 41

683074 | 2022.04.28 Odeslat zpětnou vazbu

5. Parametry

Tabulka 18. Popis parametru IP F-Tile Serial Lite IV Intel FPGA

Parametr

Hodnota

Výchozí

Popis

Obecné možnosti návrhu

Typ modulace PMA

· PAM4 · NRZ

PAM4

Vyberte režim modulace PCS.

Typ PMA

· FHT · FGT

FGT

Vybírá typ transceiveru.

Přenosová rychlost PMA

· Pro režim PAM4:
— Typ transceiveru FGT: 20 Gb/s 58 Gb/s
— Typ transceiveru FHT: 56.1 Gbps, 58 Gbps, 116 Gbps
· Pro režim NRZ:
— Typ transceiveru FGT: 10 Gb/s 28.05 Gb/s
— Typ transceiveru FHT: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

Určuje efektivní datovou rychlost na výstupu transceiveru včetně přenosu a dalších režijních nákladů. Hodnota se vypočítá podle IP zaokrouhlením nahoru na 1 desetinné místo v jednotkách Gbps.

Režim PMA

· Duplex · Tx · Rx

Duplex

U typu transceiveru FHT je podporovaný směr pouze duplexní. U typu transceiveru FGT je podporovaný směr Duplex, Tx a Rx.

Počet PMA

· Pro režim PAM4:

jízdních pruhů

- 1 12 až XNUMX XNUMX

· Pro režim NRZ:

- 1 16 až XNUMX XNUMX

Vyberte počet jízdních pruhů. Pro simplexní provedení je podporovaný počet pruhů 1.

Referenční hodinová frekvence PLL

· Pro typ transceiveru FHT: 156.25 MHz
· Pro typ transceiveru FGT: 27.5 MHz 379.84375 MHz, v závislosti na zvolené přenosové rychlosti transceiveru.

· Pro typ transceiveru FHT: 156.25 MHz
· Pro typ transceiveru FGT: 165 MHz

Určuje referenční hodinovou frekvenci transceiveru.

Systém PLL

—

referenční hodiny

frekvence

170 MHz

K dispozici pouze pro typ transceiveru FHT. Určuje systémové referenční hodiny PLL a bude použit jako vstup referenčních hodin F-Tile a systémových hodin PLL Intel FPGA IP pro generování systémových hodin PLL.

Systémová frekvence PLL
Období vyrovnání

— 128 65536

Povolit RS-FEC

Umožnit

876.5625 MHz 128 Povolit

Určuje hodinovou frekvenci System PLL.
Určuje periodu značky zarovnání. Hodnota musí být x2. Zapnutím aktivujete funkci RS-FEC.
pokračování…

ISO 9001: 2015 Registrováno

5. Parametry 683074 | 2022.04.28

Parametr

Hodnota

Výchozí

Popis

Zakázat

Pro režim modulace PAM4 PCS je RS-FEC vždy povoleno.

Uživatelské rozhraní

Režim streamování

· ÚPLNÉ · ZÁKLADNÍ

Plný

Vyberte streamování dat pro IP.

Full: Tento režim odesílá cyklus začátku paketu a konce paketu v rámci.

Základní: Toto je čistý režim streamování, kde jsou data odesílána bez začátku paketu, prázdného a konce paketu, aby se zvýšila šířka pásma.

Povolit CRC

Povolit zakázat

Zakázat

Zapnutím povolíte detekci a opravu chyb CRC.

Povolit automatické zarovnání

Povolit zakázat

Zakázat

Zapnutím aktivujete funkci automatického zarovnání jízdních pruhů.

Povolit koncový bod ladění

Povolit zakázat

Zakázat

Když je ZAPNUTO, F-Tile Serial Lite IV Intel FPGA IP obsahuje vestavěný koncový bod ladění, který se interně připojuje k rozhraní Avalon s mapováním paměti. IP může provádět určité testy a ladit funkce prostřednictvím JTAG pomocí systémové konzoly. Výchozí hodnota je Vypnuto.

Simplex Merging (Toto nastavení parametru je dostupné pouze tehdy, když vyberete FGT dual simplex design.)

RSFEC povoleno na druhém Serial Lite IV Simplex IP umístěném na stejném kanálu (kanálech) FGT

Povolit zakázat

Zakázat

Zapněte tuto možnost, pokud požadujete kombinaci konfigurace s povoleným a deaktivovaným RS-FEC pro F-Tile Serial Lite IV Intel FPGA IP v duálním simplexním provedení pro režim transceiveru NRZ, kde jsou TX i RX umístěny na stejném FGT kanál(y).

Odeslat zpětnou vazbu

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 43

683074 | 2022.04.28 Odeslat zpětnou vazbu

6. Signály IP rozhraní F-Tile Serial Lite IV Intel FPGA

6.1. Hodinové signály

Tabulka 19. Hodinové signály

Jméno

Směr šířky

Popis

tx_core_clkout

Výstupní takt jádra TX pro uživatelské rozhraní TX PCS, TX MAC a uživatelskou logiku

datovou cestu TX.

Tyto hodiny jsou generovány z vlastního bloku PCS.

rx_core_clkout

Výstupní takt jádra RX pro uživatelské rozhraní RX PCS, RX deskew FIFO, RX MAC

a uživatelskou logiku v datové cestě RX.

Tyto hodiny jsou generovány z vlastního bloku PCS.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Referenční hodiny vstupního transceiveru.

Když je typ transceiveru nastaven na FGT, připojte tyto hodiny k výstupnímu signálu (out_refclk_fgt_0) referenčních hodin F-Tile a systémových PLL hodin Intel FPGA IP. Když je typ transceiveru nastaven na FHT, připojte se

tyto hodiny na výstupní signál (out_fht_cmmpll_clk_0) referenčních hodin F-Tile a systémových hodin PLL Intel FPGA IP.

Podporovaný frekvenční rozsah naleznete v části Parametry.

Vstup Vstupní hodiny pro rozhraní pro rekonfiguraci transceiveru.

Frekvence hodin je 100 až 162 MHz.

Připojte tento vstupní hodinový signál k externím hodinovým obvodům nebo oscilátorům.

Vstup Vstupní hodiny pro rozhraní pro rekonfiguraci transceiveru.

Frekvence hodin je 100 až 162 MHz.

Připojte tento vstupní hodinový signál k externím hodinovým obvodům nebo oscilátorům.

out_systempll_clk_ 1

Vstup

Systémové hodiny PLL.
Připojte tyto hodiny k výstupnímu signálu (out_systempll_clk_0) referenčních hodin F-Tile a systémových hodin PLL Intel FPGA IP.

Související informace Parametry na straně 42

6.2. Resetovat signály

Tabulka 20. Resetovací signály

Jméno

Směr šířky

tx_core_rst_n

Vstup

Asynchronní hodiny domény

rx_core_rst_n

Vstup

Asynchronní

tx_pcs_fec_phy_reset_n 1

Vstup

Asynchronní

Popis

Aktivní-nízký resetovací signál. Resetuje F-Tile Serial Lite IV TX MAC.

Aktivní-nízký resetovací signál. Resetuje F-Tile Serial Lite IV RX MAC.

Aktivní-nízký resetovací signál.

pokračování…

ISO 9001: 2015 Registrováno

6. Signály IP rozhraní F-Tile Serial Lite IV Intel FPGA 683074 | 2022.04.28

Jméno

Doména hodin směru šířky

Popis

Resetuje vlastní PCS F-Tile Serial Lite IV TX.

rx_pcs_fec_phy_reset_n 1

Vstup

Asynchronní

Aktivní-nízký resetovací signál. Resetuje vlastní PCS F-Tile Serial Lite IV RX.

reconfig_reset

Vstup

reconfig_clk Aktivní-high reset signál.

Resetuje blok rekonfigurace rozhraní mapovaného paměti Avalon.

reconfig_sl_reset

Vstup reconfig_sl_clk Aktivní-high reset signál.

Resetuje blok rekonfigurace rozhraní mapovaného paměti Avalon.

6.3. MAC signály

Tabulka 21.

TX MAC signály
V této tabulce představuje N počet drah nastavených v editoru parametrů IP.

Jméno

Šířka

Doména směrových hodin

Popis

tx_avs_ready

Výstup tx_core_clkout Avalon streaming signál.

Po potvrzení znamená, že TX MAC je připraven přijímat data.

tx_avs_data

· (64*N)*2 (režim PAM4)
· 64*N (režim NRZ)

Vstup

tx_core_clkout Streamovací signál Avalonu. TX data.

tx_avs_channel

Vstup tx_core_clkout Avalon streaming signál.

Číslo kanálu pro data přenášená v aktuálním cyklu.

Tento signál není dostupný v základním režimu.

tx_avs_valid

Vstup tx_core_clkout Avalon streaming signál.

Když je potvrzeno, znamená to, že datový signál TX je platný.

tx_avs_startofpacket

Vstup tx_core_clkout Avalon streaming signál.

Při aktivaci označuje začátek datového paketu TX.

Prosazujte pouze jeden hodinový cyklus pro každý paket.

Tento signál není dostupný v základním režimu.

tx_avs_endofpacket

Vstup tx_core_clkout Avalon streaming signál.

Při potvrzení označuje konec datového paketu TX.

Prosazujte pouze jeden hodinový cyklus pro každý paket.

Tento signál není dostupný v základním režimu.

tx_avs_empty

Vstup tx_core_clkout Avalon streaming signál.

Označuje počet neplatných slov v posledním bloku vysílacích dat.

Tento signál není dostupný v základním režimu.

tx_num_valid_bytes_eob

Vstup

tx_core_clkout

Označuje počet platných bajtů v posledním slově poslední dávky. Tento signál není dostupný v základním režimu.
pokračování…

Odeslat zpětnou vazbu

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 45

6. Signály IP rozhraní F-Tile Serial Lite IV Intel FPGA 683074 | 2022.04.28

Název tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Šířka 1
1
N 5

Doména směrových hodin

Popis

Vstup

tx_core_clkout

Po aktivaci tento signál zahájí uživatelsky definovaný informační cyklus.
Prosazujte tento signál ve stejném hodinovém cyklu jako tvrzení tx_startofpacket.
Tento signál není dostupný v základním režimu.

Output tx_core_clkout Když je potvrzeno, znamená to, že TX datové spojení je připraveno pro přenos dat.

Výstup

tx_core_clkout

Když je tento signál aktivován, iniciuje změnu jízdních pruhů.
Uplatněte tento signál po dobu jednoho hodinového cyklu, aby MAC spustil odeslání ALIGN CW.

Vstup

tx_core_clkout Po potvrzení MAC vloží do vybraných drah chybu CRC32.

Výstup tx_core_clkout Nepoužívá se.

Následující časový diagram ukazuje příkladampsoubor TX datových přenosů o délce 10 slov z uživatelské logiky přes 10 sériových linek TX.

Obrázek 28.

Schéma časování přenosu dat TX
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2, ..., 9

… N-10..

Dráha 0

…………

STRT 0 10

N-10 KONEC STRT 0

Dráha 1

…………

STRT 1 11

N-9 KONEC STRT 1

N-10 KONEC VOLNOBĚH N-9 KONEC VOLNOBĚŽ

Dráha 9

…………

STRT 9 19

N-1 KONEC STRT 9

N-1 KONEC VOLNOBĚŽNÝ

Tabulka 22.

RX MAC signály
V této tabulce představuje N počet drah nastavených v editoru parametrů IP.

Jméno

Šířka

Doména směrových hodin

Popis

rx_avs_ready

Vstup rx_core_clkout Avalon streaming signál.

Po potvrzení znamená, že uživatelská logika je připravena přijímat data.

rx_avs_data

(64*N)*2 (režim PAM4)
64*N (režim NRZ)

Výstup

rx_core_clkout Streamovací signál Avalonu. RX data.

rx_avs_channel

Výstup rx_core_clkout Avalon streaming signál.

Číslo kanálu pro data

přijaté v aktuálním cyklu.

Tento signál není dostupný v základním režimu.

rx_avs_valid

Výstup rx_core_clkout Avalon streaming signál.

pokračování…

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 46

Odeslat zpětnou vazbu

6. Signály IP rozhraní F-Tile Serial Lite IV Intel FPGA 683074 | 2022.04.28

Jméno

Šířka

Doména směrových hodin

Popis

Při potvrzení znamená, že datový signál RX je platný.

rx_avs_startofpacket

Výstup rx_core_clkout Avalon streaming signál.

Při aktivaci označuje začátek datového paketu RX.

Prosazujte pouze jeden hodinový cyklus pro každý paket.

Tento signál není dostupný v základním režimu.

rx_avs_endofpacket

Výstup rx_core_clkout Avalon streaming signál.

Při potvrzení označuje konec datového paketu RX.

Prosazujte pouze jeden hodinový cyklus pro každý paket.

Tento signál není dostupný v základním režimu.

rx_avs_empty

Výstup rx_core_clkout Avalon streaming signál.

Označuje počet neplatných slov v posledním bloku dat RX.

Tento signál není dostupný v základním režimu.

rx_num_valid_bytes_eob

Výstup

rx_core_clkout Označuje počet platných bajtů v posledním slově posledního shluku.
Tento signál není dostupný v základním režimu.

rx_is_usr_cmd

Výstup rx_core_clkout Když je tento signál aktivován, spustí

definovaný informační cyklus.

Prosazujte tento signál ve stejném hodinovém cyklu jako tvrzení tx_startofpacket.

Tento signál není dostupný v základním režimu.

rx_link_up

Výstup rx_core_clkout Když je potvrzeno, označuje datové spojení RX

je připraven pro příjem dat.

rx_link_reinit

Vstup rx_core_clkout Po aktivaci tento signál zahájí jízdní pruhy

opětovné vyrovnání.

Pokud zakážete Enable Auto Alignment, aktivujte tento signál po dobu jednoho hodinového cyklu, aby se MAC spustil, aby znovu zarovnal pruhy. Pokud je nastavena možnost Enable Auto Alignment (Povolit automatické zarovnání), MAC automaticky znovu zarovná jízdní pruhy.

Neaktivujte tento signál, když je nastavena možnost Povolit automatické zarovnání.

rx_error

(N*2*2)+3 (režim PAM4)
(N*2)*3 (režim NRZ)

Výstup

rx_core_clkout

Při potvrzení signalizuje výskyt chybových stavů v datové cestě RX.
· [(N*2+2):N+3] = Označuje chybu PCS pro konkrétní jízdní pruh.
· [N+2] = Označuje chybu zarovnání. Znovu inicializujte zarovnání jízdních pruhů, pokud je tento bit uplatněn.
· [N+1]= Označuje, že data jsou předávána uživatelské logice, když uživatelská logika není připravena.
· [N] = Označuje ztrátu vyrovnání.
· [(N-1):0] = Označuje, že data obsahují chybu CRC.

Odeslat zpětnou vazbu

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 47

6. Signály IP rozhraní F-Tile Serial Lite IV Intel FPGA 683074 | 2022.04.28

6.4. Signály rekonfigurace transceiveru

Tabulka 23.

PCS rekonfigurační signály
V této tabulce představuje N počet drah nastavených v editoru parametrů IP.

Jméno

Šířka

Doména směrových hodin

Popis

reconfig_sl_read

Zadejte příkaz pro čtení reconfig_sl_ PCS rekonfigurace

clk

signály.

reconfig_sl_write

Vstup reconfig_sl_ zápis rekonfigurace PCS

clk

příkazové signály.

reconfig_sl_address

14 bitů + clogb2N

Vstup

reconfig_sl_ clk

Určuje rekonfiguraci PCS Avalon paměťově mapovanou adresu rozhraní ve vybraném pruhu.
Každá dráha má 14 bitů a horní bity se vztahují k posunu dráhy.
Example, pro 4proudový design NRZ/PAM4, s reconfig_sl_address[13:0] odkazujícím na hodnotu adresy:
· reconfig_sl_address[15:1 4] nastaveno na 00 = adresa pro pruh 0.
· reconfig_sl_address[15:1 4] nastaveno na 01 = adresa pro pruh 1.
· reconfig_sl_address[15:1 4] nastaveno na 10 = adresa pro pruh 2.
· reconfig_sl_address[15:1 4] nastaveno na 11 = adresa pro pruh 3.

reconfig_sl_readdata

Output reconfig_sl_ Udává data rekonfigurace PCS

clk

být načten připraveným cyklem v a

vybraný jízdní pruh.

reconfig_sl_waitrequest

Output reconfig_sl_ Představuje rekonfiguraci PCS

clk

Avalon paměťově mapované rozhraní

signál zastavení ve vybraném jízdním pruhu.

reconfig_sl_writedata

Vstup reconfig_sl_ Určuje data rekonfigurace PCS

clk

být zapsán v cyklu zápisu v a

vybraný jízdní pruh.

reconfig_sl_readdata_vali

Výstup

reconfig_sl_ Určuje rekonfiguraci PCS

clk

přijatá data jsou platná ve vybraném

pruh.

Tabulka 24.

F-Tile Hard IP rekonfigurační signály
V této tabulce představuje N počet drah nastavených v editoru parametrů IP.

Jméno

Šířka

Doména směrových hodin

Popis

reconfig_read

Vstup reconfig_clk čtení rekonfigurace PMA

příkazové signály.

reconfig_write

Vstup reconfig_clk zápis rekonfigurace PMA

příkazové signály.

reconfig_address

18 bitů + clog2bN

Vstup

reconfig_clk

Určuje adresu rozhraní PMA Avalon mapované do paměti ve vybraném pruhu.
pokračování…

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 48

Odeslat zpětnou vazbu

6. Signály IP rozhraní F-Tile Serial Lite IV Intel FPGA 683074 | 2022.04.28

Jméno
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Šířka
32 1 32 1

Doména směrových hodin

Popis

V obou režimech PAM4 a NRZ má každý pruh 18 bitů a zbývající horní bity se vztahují k posunu pruhu.
Example, pro 4proudové provedení:
· reconfig_address[19:18] nastavena na 00 = adresa pro pruh 0.
· reconfig_address[19:18] nastavena na 01 = adresa pro pruh 1.
· reconfig_address[19:18] nastavena na 10 = adresa pro pruh 2.
· reconfig_address[19:18] nastavena na 11 = adresa pro pruh 3.

Výstup

reconfig_clk Specifikuje data PMA, která mají být načtena připraveným cyklem ve vybrané dráze.

Výstup

reconfig_clk Představuje PMA Avalon paměťově mapovaný signál zastavení ve vybraném pruhu.

Vstup

reconfig_clk Určuje data PMA, která mají být zapsána v cyklu zápisu ve vybrané dráze.

Výstup

reconfig_clk Udává, že přijatá data rekonfigurace PMA jsou platná ve vybrané dráze.

6.5. PMA signály

Tabulka 25.

PMA signály
V této tabulce představuje N počet drah nastavených v editoru parametrů IP.

Jméno

Šířka

Doména směrových hodin

Popis

phy_tx_lanes_stable

N*2 (režim PAM4)
N (režim NRZ)

Výstup

Asynchronní Když je potvrzeno, znamená to, že datová cesta TX je připravena odeslat data.

tx_pll_locked

N*2 (režim PAM4)
N (režim NRZ)

Výstup

Asynchronní Při aktivaci znamená, že TX PLL dosáhlo stavu uzamčení.

phy_ehip_ready

N*2 (režim PAM4)
N (režim NRZ)

Výstup

Asynchronní

Po potvrzení znamená, že vlastní PCS dokončilo interní inicializaci a je připraveno k přenosu.
Tento signál se aktivuje poté, co tx_pcs_fec_phy_reset_n a tx_pcs_fec_phy_reset_nare deaktivovány.

tx_serial_data

Výstupní TX sériové hodiny TX sériové piny.

rx_serial_data

Vstupní sériové hodiny RX Sériové vývody RX.

phy_rx_block_lock

N*2 (režim PAM4)
N (režim NRZ)

Výstup

Asynchronní Když je potvrzeno, znamená to, že zarovnání 66b bloku bylo dokončeno pro jízdní pruhy.

rx_cdr_lock

N*2 (režim PAM4)

Výstup

Asynchronní

Když je potvrzeno, znamená to, že obnovené hodiny jsou uzamčeny pro data.
pokračování…

Odeslat zpětnou vazbu

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 49

6. Signály IP rozhraní F-Tile Serial Lite IV Intel FPGA 683074 | 2022.04.28

Název phy_rx_pcs_ready phy_rx_hi_ber

Šířka

Doména směrových hodin

Popis

N (režim NRZ)

N*2 (režim PAM4)
N (režim NRZ)

Výstup

Asynchronní

Když je potvrzeno, znamená to, že pruhy RX odpovídajícího ethernetového kanálu jsou plně vyrovnány a připraveny přijímat data.

N*2 (režim PAM4)
N (režim NRZ)

Výstup

Asynchronní

Při potvrzení znamená, že RX PCS odpovídajícího ethernetového kanálu je ve stavu HI BER.

Uživatelská příručka F-Tile Serial Lite IV Intel® FPGA IP 50

Odeslat zpětnou vazbu

683074 | 2022.04.28 Odeslat zpětnou vazbu

7. Návrh s F-Tile Serial Lite IV Intel FPGA IP

7.1. Obnovit pokyny
Chcete-li provést reset na úrovni systému, postupujte podle těchto pokynů pro resetování.
· Spojte signály tx_pcs_fec_phy_reset_n a rx_pcs_fec_phy_reset_n dohromady na systémové úrovni, abyste resetovali TX a RX PCS současně.
· Současně potvrďte signály tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n a reconfig_reset. Další informace o sekvencích resetování a inicializace IP naleznete v části Resetování a inicializace propojení.
· Podržte signály tx_pcs_fec_phy_reset_n a rx_pcs_fec_phy_reset_n nízké a signál reconfig_reset vysoký a počkejte, až tx_reset_ack a rx_reset_ack správně resetují pevnou IP F-dlaždice a rekonfigurační bloky.
· Chcete-li dosáhnout rychlého propojení mezi zařízeními FPGA, resetujte současně připojené IP adresy F-Tile Serial Lite IV Intel FPGA. Viz F-Tile Serial Lite IV Intel FPGA IP Design Example Uživatelská příručka pro informace o monitorování spojení IP TX a RX pomocí sady nástrojů.
Související informace
· Reset a inicializace propojení na straně 37
· F-Tile Serial Lite IV Intel FPGA IP Design Example Uživatelská příručka

7.2. Pokyny pro zpracování chyb

V následující tabulce jsou uvedeny pokyny pro zpracování chyb pro chybové stavy, které se mohou vyskytnout u návrhu F-Tile Serial Lite IV Intel FPGA IP.

Tabulka 26. Chybový stav a pokyny pro manipulaci

Chybový stav
Jeden nebo více pruhů nemůže navázat komunikaci po daném časovém rámci.

Směrnice
Implementujte systém časového limitu pro resetování propojení na úrovni aplikace.

Po navázání komunikace ztratí jízdní pruh komunikaci.
Během procesu vyrovnání jízdního pruhu ztratí komunikaci.

K tomu může dojít po nebo během fází přenosu dat. Implementujte detekci ztráty spojení na úrovni aplikace a resetujte propojení.
Implementujte proces reinicializace spojení pro chybný jízdní pruh. Musíte zajistit, aby směrování desky nepřesáhlo 320 UI.

Ztráta vyrovnání jízdních pruhů po vyrovnání všech jízdních pruhů.

K tomu může dojít po nebo během fází přenosu dat. Implementujte detekci ztráty vyrovnání jízdního pruhu na aplikační úrovni, abyste restartovali proces vyrovnání jízdního pruhu.

ISO 9001: 2015 Registrováno

683074 | 2022.04.28 Odeslat zpětnou vazbu

8. Archivy uživatelské příručky F-Tile Serial Lite IV Intel FPGA IP

Verze IP jsou stejné jako verze softwaru Intel Quartus Prime Design Suite až do v19.1. Od verze softwaru Intel Quartus Prime Design Suite 19.2 nebo novější mají jádra IP nové schéma verzování IP.

Pokud není uvedena verze jádra IP, platí uživatelská příručka pro předchozí verzi jádra IP.

Verze Intel Quartus Prime
21.3

IP Core verze 3.0.0

Uživatelská příručka F-Tile Serial Lite IV Uživatelská příručka Intel® FPGA IP

ISO 9001: 2015 Registrováno

683074 | 2022.04.28 Odeslat zpětnou vazbu

9. Historie revizí dokumentu pro uživatelskou příručku F-Tile Serial Lite IV Intel FPGA IP

Verze dokumentu 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Verze Intel Quartus Prime
22.1
21.3 21.3 21.2

IP verze 5.0.0
3.0.0 3.0.0 2.0.0

Změny
· Aktualizovaná tabulka: Funkce F-Tile Serial Lite IV Intel FPGA IP — Aktualizovaný popis přenosu dat s další podporou rychlosti transceiveru FHT: 58G NRZ, 58G PAM4 a 116G PAM4
· Aktualizovaná tabulka: F-Tile Serial Lite IV Intel FPGA IP Popis parametru — Přidán nový parametr • Systémová referenční frekvence hodin PLL • Povolit koncový bod ladění — Aktualizovány hodnoty pro přenosovou rychlost PMA — Aktualizováno pojmenování parametrů, aby odpovídalo GUI
· Aktualizován popis pro přenos dat v tabulce: F-Tile Serial Lite IV Intel FPGA IP Features.
· Přejmenován název tabulky IP na F-Tile Serial Lite IV Intel FPGA IP Parametr Popis v sekci Parametry kvůli přehlednosti.
· Aktualizovaná tabulka: Parametry IP: — Přidán nový parametr – povoleno RSFEC na další Serial Lite IV Simplex IP umístěné na stejném kanálu (kanálech) FGT. — Aktualizovány výchozí hodnoty pro referenční hodinovou frekvenci transceiveru.
Počáteční vydání.

ISO 9001: 2015 Registrováno

Dokumenty / zdroje

	intel F Tile Serial Lite IV Intel FPGA IP [pdfUživatelská příručka F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	Intel F-Tile Serial Lite IV Intel FPGA IP [pdfUživatelská příručka F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP

Reference

Uživatelská příručka

F Tile Serial Lite IV Intel FPGA IP

Dokumenty / zdroje

Reference

Zanechte komentář

Zrušit odpověď