UG0644 DDR AXI Arbiter
Informazione di u produttu
U DDR AXI Arbiter hè un cumpunente hardware chì furnisce a
Interfaccia master AXI a 64 bit per i controller DDR-SDRAM su chip.
Hè cumunimenti usatu in applicazioni video per buffering è
Trattamentu di dati di pixel video. U manual d'usu di u produttu furnisce
infurmazione dettagliata è struzzioni nantu à l'implementazione di hardware,
simulazione, è usu di risorsa.
Implementazione di hardware
U DDR AXI Arbiter hè cuncepitu per interfaccia cù a DDR-SDRAM
controller in chip. Fornisce una interfaccia master AXI a 64 bit
chì permette un prucessu veloce di dati di pixel video. L'utilizatore di u pruduttu
manuale fornisce una descrizione dettagliata di progettazione di DDR AXI
Arbiter è a so implementazione hardware.
Simulazione
U manuale d'usu di u produttu furnisce struzzioni nantu à a simulazione
DDR AXI Arbiter à l'aide des outils MSS SmartDesign et Testbench. Quessi
Strumenti permettenu à l'utilizatori di cunvalidà a correttezza di u disignu è
assicurà u funziunamentu propiu di u cumpunente hardware.
Utilizazione di risorse
U DDR AXI Arbiter utilizza risorse di u sistema cum'è a logica
cellule, blocchi di memoria è risorse di routing. L'utilizatore di u pruduttu
manuale furnisce un rapportu detallatu di l'utilizazione di e risorse chì
delinea i bisogni di risorse di l'arbitru DDR AXI. Questu
infurmazione pò esse usata per assicurà chì u cumpunente hardware pò
esse implementatu in e risorse di sistema dispunibuli.
Istruzzioni per l'usu di u produttu
I seguenti struzzioni furniscenu una guida nantu à cumu utilizà
Arbitre DDR AXI :
Passu 1: Implementazione Hardware
Implementa u cumpunente hardware DDR AXI Arbiter à l'interfaccia
cù i controller di chip DDR-SDRAM. Segui u disignu
descrizzione furnita in u manuale d'utilizatore di u produttu per assicurà a corretta
implementazione di u componente hardware.
Passu 2: Simulazione
Simulate u disignu DDR AXI Arbiter cù MSS SmartDesign è
Strumenti di testbench. Segui l'istruzzioni furnite in u pruduttu
manuale d'utilizatore per cunvalidà a correttezza di u disignu è assicurà
funziunamentu propiu di u cumpunente hardware.
Passu 3: Utilizazione di risorse
Review u rapportu di usu di risorse furnitu in u pruduttu
manuale d'utilizatore per determinà i bisogni di risorse di u DDR AXI
Arbitru. Assicuratevi chì u componente hardware pò esse implementatu
in e risorse di sistema dispunibuli.
Seguendu sti struzzioni, pudete aduprà efficacemente u DDR
Cumpunente hardware AXI Arbiter per u buffering di dati di pixel video è
trasfurmazioni in applicazioni video.
Guida d'utilizatore UG0644
Arbitre DDR AXI
ferraghju 2018
Arbitre DDR AXI
Cuntenuti
1 Storia di a revisione ………………………………………………………………………………………………………………………… 1
1.1 Revisione 5.0 ………………………………………………………………………………………………………………………. 1 1.2 Revisione 4.0 ………………………………………………………………………………………………………………………. 1 1.3 Revisione 3.0 ………………………………………………………………………………………………………………………. 1 1.4 Revisione 2.0 ………………………………………………………………………………………………………………………. 1 1.5 Revisione 1.0 ………………………………………………………………………………………………………………………. 1
2 Introduzione ………………………………………………………………………………………………………………………….. 2 3 Hardware Implementazione ……………………………………………………………………………………………… 3
3.1 Description de la conception ………………………………………………………………………………………………………………………… 3 3.2 Entrées et sorties ………………………………………………………………………………………………………………………….. 5 3.3 Parametri di cunfigurazione ……… ………………………………………………………………………………………. 13 3.4 Diagrammi di timing …………………………………………………………………………………………………………………………. 14 3.5 Banc d'essai ……………………………………………………………………………………………………………………….. 16
3.5.1 Simulazione di MSS SmartDesign ……………………………………………………………………………………………………………. 25 3.5.2 Simulation d'un banc d'essai …………………………………………………………………………………………………………………………. 30 3.6 Utilizazione di e risorse ………………………………………………………………………………………………………….. 31
UG0644 User Guide Revision 5.0
Arbitre DDR AXI
1
Storia di rivisione
A storia di rivisione descrive i cambiamenti chì sò stati implementati in u documentu. I cambiamenti sò listati per rivisione, cuminciendu cù a publicazione più attuale.
1.1
Revisione 5.0
In a rivisione 5.0 di stu documentu, a sezione di Utilizazione di Risorse è u Rapportu di Utilizazione di Risorse
sò stati aghjurnati. Per più infurmazione, vede Utilizzo di risorse (vede a pagina 31).
1.2
Revisione 4.0
Eccu un riassuntu di i cambiamenti in a rivisione 4.0 di stu documentu.
Aggiunti parametri di cunfigurazione di testbench in a tabella. Per più infurmazione, vede Parametri di cunfigurazione (vede a pagina 16).. Aghjunghje infurmazione per simulà core cù testbench. Per più infurmazione, vede Testbench (vede a pagina 16). Aghjurnatu l'Utilizazione di Risorse per i valori di DDR AXI Arbiter in a tabella. Per più infurmazione, vede Utilizzo di risorse (vede a pagina 31).
1.3
Revisione 3.0
Eccu un riassuntu di i cambiamenti in a rivisione 3.0 di stu documentu.
Aghjunghje infurmazione 8-bit per scrive u canali 1 è 2. Per più infurmazione, vede Design Description (vede page 3). Sezione Testbench aghjurnata. Per più infurmazione, vede Testbench (vede a pagina 16).
1.4
Revisione 2.0
In a rivisione 2.0 di stu documentu, i figuri è e tavule in u sò stati aghjurnati in a sezione Testbench.
Per più infurmazione, vede Testbench (vede a pagina 16).
1.5
Revisione 1.0
A rivisione 1.0 hè a prima publicazione di stu documentu
UG0644 User Guide Revision 5.0
1
Arbitre DDR AXI
2
Introduzione
I ricordi sò una parte integrante di qualsiasi applicazioni video è grafiche tipiche. Sò usati per buffering video pixel data. Un buffering cumuni example hè un buffer di frame di visualizazione in quale i dati di pixel video cumpleti per un frame sò buffer in memoria.
Dual data rate (DDR)-DRAM sincrona (SDRAM) hè unu di i ricordi cumunimenti usati in applicazioni video per buffering. SDRAM hè utilizatu per via di a so rapidità chì hè necessaria per un processamentu veloce in sistemi video.
A figura seguente mostra un example di un diagramma à livellu di sistema di memoria DDR-SDRAM interfaccia cù l'applicazione video.
Figura 1 · Interfaccia di memoria DDR-SDRAM
In Microsemi SmartFusion®2 System-on-Chip (SoC), ci sò dui controller DDR in chip cù interfaccia estensibile avanzata di 64 bit (AXI) è interfacce slave di bus d'alta prestazione avanzata (AHB) di 32 bit versu u campu programmable. tissu FPGA (gate array). Una interfaccia maestra AXI o AHB hè necessaria per leghje è scrive a memoria DDR-SDRAM interfacciata à i controller DDR in chip.
UG0644 User Guide Revision 5.0
2
Arbitre DDR AXI
3
Implementazione di hardware
3.1
Descrizione di u Disegnu
L'Arbiter DDR AXI offre un'interfaccia master AXI a 64 bit per i controller DDR-SDRAM su chip di
Dispositivi SmartFusion2. U DDR AXI Arbiter hà quattru canali di lettura è dui canali di scrittura versu u
logica d'utilizatore. U bloccu arbitrate trà i quattru canali di lettura per furnisce l'accessu à a lettura AXI
canale in una manera round-robin. Mentre a dumanda di lettura di u maestru di u canale di lettura 1 hè alta, l'AXI
U canale di lettura hè attribuitu à questu. U canale di lettura 1 hà una larghezza di dati di output fissa di 24-bit. Leghjite i canali 2, 3,
è 4 ponu esse cunfigurati cum'è larghezza di output di dati di 8-bit, 24-bit o 32-bit. Questu hè sceltu da u mondu
paràmetru di cunfigurazione.
U bloccu arbitrate ancu trà i dui canali di scrittura per furnisce l'accessu à u canali di scrittura AXI in una manera round-robin. I dui canali di scrittura anu uguale priorità. I canali di scrittura 1 è 2 ponu esse cunfigurati cum'è larghezza di dati di input 8-bit, 24-bit o 32-bit.
UG0644 User Guide Revision 5.0
3
Arbitre DDR AXI
A figura seguente mostra u diagramma di pin-out di u livellu superiore di u DDR AXI Arbiter. Figura 2 · Diagramma di Block Top-Level di DDR AXI Arbiter Block
UG0644 User Guide Revision 5.0
4
Arbitre DDR AXI
A figura seguente mostra u schema di bloccu di livellu superiore di un sistema cù bloccu DDR AXI Arbiter purtatu in u dispositivu SmartFusion2. Figura 3 · Schema di bloccu à livellu di sistema di DDR AXI Arbiter nantu à u Dispositivu SmartFusion2
3.2
Ingressi è Outputs
A tavula seguente lista i porti di input è output di u DDR AXI Arbiter.
Table 1 · Ports d'entrée et de sortie du DDR AXI Arbiter
Signal Name RESET_N_I
Input di direzzione
Larghezza
SYS_CLOCK_I BUFF_READ_CLOCK_I
Input Input
rd_req_1_i rd_ack_o
Input Output
rd_done_1_o start_read_addr_1_i
Entrata di uscita
bytes_to_read_1_i
Input
video_rdata_1_o
Output
[(g_AXI_AWIDTH-1): 0] [(g_RD_CHANNEL1_AXI_BUFF_ AWIDTH + 3) - 1 : 0] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH1): 0]Descrizzione
Segnu attivu di reset asincronu bassu à cuncepimentu
Orologio di sistema
Scrive l'orologio di lettura di u buffer internu di u canale, deve esse doppia a frequenza SYS_CLOCK_I
Leghjite a dumanda da Master 1
Ricunniscenza di l'arbitru per leghje a dumanda da Master 1
Leghjite u cumpletu à u Master 1
L'indirizzu DDR da induve a lettura deve esse iniziata per u canali di lettura 1
Byte da leghje da u canale di lettura 1
Dati video output da u canale di lettura 1
UG0644 User Guide Revision 5.0
5
Arbitre DDR AXI
Nom du signal rdata_valid_1_o rd_req_2_i rd_ack_2_o
rd_done_2_o start_read_addr_2_i
bytes_to_read_2_i
video_rdata_2_o
rdata_valid_2_o rd_req_3_i rd_ack_3_o
rd_done_3_o start_read_addr_3_i
bytes_to_read_3_i
video_rdata_3_o
rdata_valid_3_o rd_req_4_i rd_ack_4_o
rd_done_4_o start_read_addr_4_i
bytes_to_read_4_i
video_rdata_4_o
rdata_valid_4_o wr_req_1_i wr_ack_1_o
wr_done_1_o start_write_addr_1_i
bytes_da_scrivere_1_i
video_wdata_1_i
wdata_valid_1_i wr_req_2_i
Direction Output Input Output
Entrata di uscita
Input
Output
Output Input Output
Entrata di uscita
Input
Output
Output Input Output
Entrata di uscita
Input
Output
Output Input Output
Entrata di uscita
Input
Input
Input Input
Larghezza
[(g_AXI_AWIDTH-1): 0] [(g_RD_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL2_VIDEO_DATA_WIDTH1): 0] [(g_AXI_AWIDTH-1): 0] [(g_RD_CHANNEL_BUFF_AWIDTH3_) – 3 : 1] [(g_RD_CHANNEL0_VIDEO_DATA_WIDTH3): 1] [(g_AXI_AWIDTH-0): 1] [(g_RD_CHANNEL0_AXI_BUFF_AWIDTH + 4) – 3 : 1] [(g_RD_CHANNEL0_VIDEO_DATA_WIDTH4): 1] [(g_RD_CHANNEL0_CHANNEL1_AXI_BUFF_AWIDTH + 0) – 1 : 3] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH0): 1] []_AWIDTH-1): [(g_WR_CHANNEL0_AXI_BUFF_AWIDTH + XNUMX) - XNUMX : XNUMX] [(g_WR_CHANNELXNUMX_VIDEO_DATA_WIDTHXNUMX): XNUMX]
Descrizzione Lettura di dati validi da u canale di lettura 1 Richiesta di lettura da Master 2 Arbiter Ricunniscenza per leghje a dumanda da Master 2 Completa di lettura à l'indirizzu DDR Master 2 da induve a lettura deve esse iniziata per u canale di lettura 2 Byte da leghje da u canale di lettura 2 Dati video output da u canale di lettura 2 Leghjite dati validi da u canale di lettura 2 Richiesta di lettura da u Master 3 Arbiter Acknowledge to read request from Master 3 Read completion to Master 3 DDR address from where read deve esse iniziatu per u canale di lettura 3 Byte da leghje da u canale di lettura 3 Dati video in output da u canale di lettura 3 Lettura di dati validi da u canale di lettura 3 Richiesta di lettura da Master 4 Riconoscimentu di l'Arbiter per leghje a dumanda da Master 4 Completa di lettura à Master 4 DDR l'indirizzu da induve a lettura deve esse iniziata per u canali di lettura 4 Byte da leghje da u canale di lettura 4 Dati video in output da u canale di lettura 4 Lettura di dati validi da u canale di lettura 4 Richiesta di scrittura da Master 1 Arbiter ricunniscenza di a dumanda di scrittura da Master 1 Scrittura cumpleta à Master 1 Indirizzu DDR à quale scrive deve accade da u canale di scrittura 1 Byte da scrive da u canale di scrittura 1 Dati video Input per scrive u canale 1
Scrivite dati validi per scrive u canale 1 Scrive a dumanda da Master 1
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6
Arbitre DDR AXI
Signal Name wr_ack_2_o
Direction Output
wr_done_2_o start_write_addr_2_i
Entrata di uscita
bytes_da_scrivere_2_i
Input
video_wdata_2_i
Input
wdata_valid_2_i AXI I/F signals Read Address Channel m_arid_o
Input Output
m_araddr_o
Output
m_arlen_o
Output
m_arsize_o m_arburst_o
Output Output
m_arlock_o
Output
m_arcache_o
Output
m_arprot_o
Output
Larghezza
[(g_AXI_AWIDTH-1): 0] [(g_WR_CHANNEL2_AXI_BUFF_AWIDTH + 3) - 1 : 0] [(g_WR_CHANNEL2_VIDEO_DATA_WIDTH1): 0]
Descrizzione Ricunniscenza di l'arbitru per scrive a dumanda da Master 2 Scrive cumpiimentu à Master 2 Indirizzu DDR à quale scrive deve accade da u canale di scrittura 2 Byte da scrive da u canale di scrittura 2 Dati video Input per scrive u canale 2
Scrivite dati validi per scrive u canale 2
Leghjite l'ID di l'indirizzu. Identificazione tag per u gruppu d'indirizzu di lettura di signali.
Leghjite l'indirizzu. Fornisce l'indirizzu iniziale di una transazzione di lettura burst. Solu l'indirizzu iniziale di u burst hè furnitu.
Lunghezza di burst. Fornisce u numeru esattu di trasferimenti in un burst. Sta infurmazione determina u numeru di trasferimenti di dati assuciati cù l'indirizzu
Dimensione di burst. Dimensione di ogni trasferimentu in u burst
tipu di burst. Accoppiatu cù l'infurmazioni di dimensione, detta cumu l'indirizzu per ogni trasferimentu in u burst hè calculatu.
Fixed to 2'b01 à Incremental address burst
Tipu di serratura. Fornisce infurmazioni supplementari nantu à e caratteristiche atomiche di u trasferimentu.
Fixed à 2'b00 à Accessu Normale
Tipu di cache. Fornisce infurmazioni supplementari nantu à e caratteristiche cacheable di u trasferimentu.
Fixed à 4'b0000 à Non-cacheable è micca bufferable
Tipu di prutezzione. Fornisce infurmazioni unità di prutezzione per a transazzione.
Fixed à 3'b000 à Normal, accessu dati sicuru
UG0644 User Guide Revision 5.0
7
Arbitre DDR AXI
Signal Name m_arvalid_o
Direction Output
Larghezza
m_arready_i
Input
Leghjite u Canale di Dati
m_rid_i
Input
[3:0]m_rdata_i m_rresp_i
m_rlast_i m_rvalid_i
Input Input
[(g_AXI_DWIDTH-1): 0] [1: 0]Input Input
m_rready_o
Output
Scrivite u Canale di Indirizzu
m_awid_o
Output
m_awaddr_o
Output
[3:0] [(g_AXI_AWIDTH-1):0]UG0644 User Guide Revision 5.0
Descrizzione Leghjite l'indirizzu validu.
Quandu HIGH, l'indirizzu di lettura è l'infurmazioni di cuntrollu hè validu è fermanu altu finu à chì u signale di ricunniscenza di l'indirizzu, m_arready, hè altu.
`1′ = Indirizzu è infurmazione di cuntrollu validu
`0′ = L'indirizzu è l'infurmazioni di cuntrollu ùn sò micca validi. Leghjite l'indirizzu pronta. U slave hè prontu à accettà un indirizzu è i signali di cuntrollu assuciati:
1 = schiavu prontu
0 = slave micca prontu.
Leghjite l'ID tag. ID tag di u gruppu di dati leghje di signali. U valore m_rid hè generatu da u Slave è deve currisponde à u valore m_arid di a transazzione di lettura à quale risponde. Leghjite i dati. Leghjite a risposta.
U statutu di u trasferimentu di lettura. E risposte permesse sò OKAY, EXOKAY, SLVERR è DECERR. Leghjite l'ultimu.
Ultimu trasferimentu in un burst di lettura. Leghjite validu. I dati di lettura richiesti sò dispunibili è u trasferimentu di lettura pò esse cumpletu:
1 = leghje i dati dispunibuli
0 = leghje dati ùn sò micca dispunibili. Leghjite prontu. Maestru pò accettà i dati di lettura è l'infurmazioni di risposta:
1 = maestru prontu
0 = u maestru ùn hè micca prontu.
Scrivite l'indirizzu ID. Identificazione tag per u gruppu d'indirizzu di scrittura di signali. Scrivite l'indirizzu. Fornisce l'indirizzu di u primu trasferimentu in una transazzione di scrittura burst. I signali di cuntrollu assuciati sò usati per determinà l'indirizzi di i trasferimenti rimanenti in u burst.
8
Arbitre DDR AXI
Signal Name m_awlen_o
Direction Output
Larghezza [3: 0]
m_awsize_o
Output
[2:0]m_awburst_o
Output
[1:0]m_awlock_o
Output
[1:0]m_awcache_o
Output
[3:0]m_awprot_o
Output
[2:0]m_awvalid_o
Output
Descrizzione
Lunghezza di burst. Fornisce u numeru esattu di trasferimenti in un burst. Sta infurmazione determina u numeru di trasferimenti di dati assuciati cù l'indirizzu.
Dimensione di burst. Dimensione di ogni trasferimentu in u burst. I stroboscopi di byte lane indicanu esattamente quali corsi di byte da aghjurnà.
Fixed to 3'b011 à 8 bytes per trasferimentu di dati o trasferimentu di 64-bit
tipu di burst. Accoppiatu cù l'infurmazioni di dimensione, detta cumu l'indirizzu per ogni trasferimentu in u burst hè calculatu.
Fixed to 2'b01 à Incremental address burst
Tipu di serratura. Fornisce infurmazioni supplementari nantu à e caratteristiche atomiche di u trasferimentu.
Fixed à 2'b00 à Accessu Normale
Tipu di cache. Indica l'attributi bufferable, cacheable, write-through, write-back, è attribuite di a transazzione.
Fixed à 4'b0000 à Non-cacheable è micca bufferable
Tipu di prutezzione. Indica u livellu di prutezzione normale, privilegiatu o sicuru di a transazzione è se a transazzione hè un accessu à dati o un accessu à istruzzioni.
Fixed à 3'b000 à Normal, accessu dati sicuru
Scrivite l'indirizzu validu. Indica chì l'indirizzu di scrittura validu è u cuntrollu
infurmazione sò dispunibuli:
1 = indirizzu è infurmazione di cuntrollu dispunibuli
0 = l'indirizzu è l'infurmazioni di cuntrollu ùn sò micca dispunibili. L'indirizzu è l'infurmazione di cuntrollu fermanu stabile finu à chì u signale di ricunnosce l'indirizzu, m_awready, va ALTA.
UG0644 User Guide Revision 5.0
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Arbitre DDR AXI
Signal Name m_awready_i
Input di direzzione
Larghezza
Scrivite u Canale di Dati
m_wid_o
Output
[3:0]m_wdata_o m_wstrb_o
Output Output
[(g_AXI_DWIDTH-1): 0] Parametru AXI_DWDITH[7:0]
m_wlast_o m_wvalid_o
Output Output
m_wready_i
Input
Scrivite i signali di u canali di risposta
m_bid_i
Input
[3:0]m_bresp_i m_bvalid_i
Input
[1:0]Input
m_bready_o
Output
Descrizzione Scrivite l'indirizzu prontu. Indica chì u slave hè prontu à accettà un indirizzu è i signali di cuntrollu assuciati:
1 = schiavu prontu
0 = slave micca prontu.
Scrivite ID tag. ID tag di u trasferimentu di dati di scrittura. U valore m_wid deve currisponde à u valore m_awid di a transazzione di scrittura. Scrivite dati
Scrivite strobes. Stu signalu indica quali corsi di byte per aghjurnà in memoria. Ci hè un strobo di scrittura per ogni ottu bit di u bus di dati di scrittura Scrive l'ultimu. Ultimu trasferimentu in un burst di scrittura. Scrivite validu. Dati di scrittura validi è strobes sò dispunibili:
1 = scrive dati è strobes dispunibili
0 = scrive dati è strobes ùn sò micca dispunibili. Scrivite prontu. Slave pò accettà i dati di scrittura: 1 = slave ready
0 = slave micca prontu.
ID di risposta. L'identificazione tag di a risposta scritta. U valore m_bid deve currisponde à u valore m_awid di a transazzione di scrittura à quale l'esclave risponde. Scrivite a risposta. Status di a transazzione di scrittura. I risposti permessi sò OKAY, EXOKAY, SLVERR è DECERR. Scrivite a risposta valida. A risposta di scrittura valida hè dispunibule:
1 = scrive risposta dispunibule
0 = a risposta di scrittura ùn hè micca dispunibule. Risposta pronta. Maestru pò accettà l'infurmazioni di risposta.
1 = maestru prontu
0 = u maestru ùn hè micca prontu.
A figura seguente mostra u schema di bloccu internu di l'arbitru DDR AXI.
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Arbitre DDR AXI
A figura seguente mostra u schema di bloccu internu di l'arbitru DDR AXI. Figura 4 · Schema di bloccu internu di u DDR AXI Arbiter
Ogni canale di lettura hè attivatu quandu riceve un signalu di input altu nantu à l'input read_req_(x)_i. Allora hè
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Arbitre DDR AXI
Ogni canale di lettura hè attivatu quandu riceve un signalu di input altu nantu à l'input read_req_(x)_i. Allora hè sampl'indirizzu AXI di partenza è i byte per leghje inputs chì sò ingressu da u maestru esternu. U canali ricunnosce u maestru esternu permutendu read_ack_(x)_o. U canali processa l'inputs è genera e transazzione AXI necessarie per leghje e dati da DDR-SDRAM. I dati letti in u formatu AXI 64-bit sò almacenati in un buffer internu. Dopu chì i dati necessarii sò letti è guardati in u buffer internu, u modulu di un-packer hè attivatu. U modulu un-packer unpacks ogni parolla di 64-bit in a lunghezza di bit di dati di output necessaria per quellu canale particulare per ex.ampse u canali hè cunfiguratu cum'è una larghezza di dati di output di 32 bit, ogni parolla di 64 bit hè mandata cum'è duie parole di dati di output di 32 bit. Per u canale 1 chì hè un canale di 24 bit, u un-packer unpacks ogni parolla di 64 bit in dati di output di 24 bit. Cum'è 64 ùn hè micca un multiplu di 24, u un-packer per leghje u canali 1 combina un gruppu di trè parolle di 64 bit per generà ottu parole di dati di 24 bit. Questu pone una limitazione nantu à u canali di lettura 1 chì i byte di dati dumandati da u maestru esternu deve esse divisibule per 8. I canali di lettura 2, 3 è 4 ponu esse cunfigurati cum'è larghezza di dati 8-bit, 24bit è 32-bit, chì hè determinatu da g_RD_CHANNEL(X) _VIDEO_DATA_WIDTH paràmetru di cunfigurazione glubale. Se sò cunfigurati cum'è 24-bit, a limitazione sopra citata serà ancu applicabile à ognunu di elli. Ma s'ellu sò cunfigurati cum'è 8-bit o 32-bit, ùn ci hè micca un tali limitazione cum'è 64 hè multiplu di 32 è 8. In questi casi, ogni parolla di 64-bit hè unpacked in duie parolle di dati 32-bit o ottu 8. -bit parole dati.
Read Channel 1 unpacks 64-bit parole di dati letti da DDR-SDRAM à 24-bit parole di dati di output in lotti di 48 parole 64-bit, vale à dì ogni volta chì 48 parole 64-bit sò dispunibili in u buffer internu di u canale di lettura 1, u un-packer principia unpacking elli à dà dati di output 24-bit. Se i bytes di dati richiesti da leghje sò menu di 48 parole di 64 bit, u un-packer hè attivatu solu dopu chì a dati cumpleta hè lettu da a DDR-SDRAM. In i restanti trè canali di lettura, u un-packer cumencia à invià e dati di lettura solu dopu chì u numeru cumpletu dumandatu di byte hè lettu da a DDR-SDRAM.
Quandu un canale di lettura cunfiguratu per una larghezza di output di 24 bit, l'indirizzu di lettura iniziale deve esse allinatu à u limitu di 24 bytes. Questu hè necessariu per suddisfà a limitazione chì l'un-packer unpacks un gruppu di trè parole di 64 bit per pruduce ottu parole di output di 24 bit.
Tutti i canali di lettura generanu l'output di lettura fattu à u maestru esternu dopu chì i bytes richiesti sò mandati à u maestru esternu.
In casu di i canali di scrittura, u maestru esternu hà da inserisce i dati necessarii à u canali particulare. U canali di scrittura piglia i dati di input è li imballa in parole di 64 bit è li guarda in u almacenamentu internu. Dopu chì i dati necessarii sò stati guardati, u maestru esternu deve furnisce a dumanda di scrittura cù l'indirizzu di partenza è i byte per scrive. À u sampCù sti inputs, u canale di scrittura ricunnosce u maestru esternu. Dopu questu, u canali genera transazzioni di scrittura AXI per scrive i dati almacenati in DDR-SDRAM. Tutti i canali di scrittura generanu l'output di scrittura fattu à u maestru esternu una volta chì i bytes richiesti sò scritti in DDR-SDRAM. Dopu chì una dumanda di scrittura hè datu à qualsiasi canale di scrittura, i novi dati ùn devenu micca esse scritti in u canali di scrittura, finu à chì u cumpletu di a transazzione attuale hè indicatu da l'affirmazione di wr_done_(x)_o.
I canali di scrittura 1 è 2 ponu esse cunfigurati cum'è larghezza di dati di 8-bit, 24-bit è 32-bit, chì hè determinata da u paràmetru di cunfigurazione globale g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH. S'elli sò cunfigurati cum'è 24 bit, allora i byte per esse scritti deve esse multiplici di ottu cum'è l'imballatore internu impacchetta ottu parolle di dati di 24 bit per generà trè parole di dati di 64 bit. Ma s'ellu sò cunfigurati cum'è 8-bit o 32-bit, ùn ci hè micca tali limitazione.
Per un canale 32-bit, almenu duie parolle 32-bit anu da esse lettu. Per un canale 8-bit, e parolle minimu di 8-bit deve esse lettu, perchè ùn ci hè micca padding furnitu da u modulu arbiter. In tutti i canali di lettura è scrittura, a prufundità di i buffer interni hè multipla di a larghezza horizontale di a visualizazione. A prufundità di u buffer internu hè calculata cum'è seguente:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION* g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH * g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Induve, X = numeru di canali
A larghezza di u buffer internu hè determinata da a larghezza di u bus di dati AXI chì hè, paràmetru di cunfigurazione
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A larghezza di u buffer internu hè determinata da a larghezza di u bus di dati AXI, vale à dì, u paràmetru di cunfigurazione g_AXI_DWIDTH.
E transazzioni di lettura è scrittura AXI sò realizate secondu e specificazioni ARM AMBA AXI. A dimensione di transazzione per ogni trasferimentu di dati hè fissatu à 64-bit. U bloccu genera transazzioni AXI di durata di burst fissa di 16 battiti. U bloccu verifica ancu se una sola burst attraversa u limitu di l'indirizzu AXI di 4 KByte. Se una sola burst attraversa u limitu di 4 KByte, u burst hè divisu in 2 burst à u limitu di 4 KByte.
3.3
Parametri di cunfigurazione
A tavula seguente lista i paràmetri di cunfigurazione utilizati in l'implementazione hardware di u DDR AXI Arbiter. Quessi sò parametri generici è ponu esse variati secondu e esigenze di l'applicazione.
Table 2 · Parametri di cunfigurazione
Nome g_AXI_AWIDTH g_AXI_DWIDTH g_RD_CHANNEL1_AXI_BUFF_AWIDTH
g_RD_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL3_AXI_BUFF_AWIDTH
g_RD_CHANNEL4_AXI_BUFF_AWIDTH
g_WR_CHANNEL1_AXI_BUFF_AWIDTH
g_WR_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL1_HORIZONTAL_RESOLUTION g_RD_CHANNEL2_HORIZONTAL_RESOLUTION g_RD_CHANNEL3_HORIZONTAL_RESOLUTION g_RD_CHANNEL4_HORIZONTAL_RESOLUTION g_WR_CHANNEL1_HORIZONTAL_RESOLUTION g_WR_HORIZONTAL_RESOLUTION g_WR_HORIZONTAL_RESOLUTION g_RD_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL1_VIDEO_DATA_WIDTH g_RD_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL3_VIDEO_DATA_WIDTH g_WR_CHANNEL4_VIDEO_DATA_WIDTH g_WR_CHANNEL1_WIDTH_VIDEO_DATA g_RD_CHANNEL2_BUFFER_LINE_STORAGE
Descrizzione
Larghezza di bus d'indirizzu AXI
Larghezza di bus di dati AXI
Larghezza di bus d'indirizzu per u buffer internu di u Canale 1 di lettura, chì guarda i dati di lettura AXI.
Larghezza di bus d'indirizzu per u buffer internu di u Canale 2 di lettura, chì guarda i dati di lettura AXI.
Larghezza di bus d'indirizzu per u buffer internu di u Canale 3 di lettura, chì guarda i dati di lettura AXI.
Larghezza di bus d'indirizzu per u buffer internu di u Canale 4 di lettura, chì guarda i dati di lettura AXI.
Larghezza di bus d'indirizzu per u buffer internu di u Canale 1 di scrittura, chì almacena i dati di scrittura AXI.
Larghezza di bus d'indirizzu per u buffer internu di u Canale 2 di scrittura, chì almacena i dati di scrittura AXI.
Risoluzione orizzontale di visualizazione video per leghje u Canale 1
Risoluzione orizzontale di visualizazione video per leghje u Canale 2
Risoluzione orizzontale di visualizazione video per leghje u Canale 3
Risoluzione orizzontale di visualizazione video per leghje u Canale 4
Risoluzione orizzontale di visualizazione video per scrive u Canale 1
Risoluzione orizzontale di visualizazione video per scrive u Canale 2
Leghjite a larghezza di bit di output video di u Canale 1
Leghjite a larghezza di bit di output video di u Canale 2
Leghjite a larghezza di bit di output video di u Canale 3
Leghjite a larghezza di bit di output video di u Canale 4
Scrive u Canale 1 Video Larghezza di bit di input.
Scrive u Canale 2 Video Larghezza di bit di input.
Prufundità di u buffer internu per leghje u Canale 1 in quantu à u numeru di linee horizontale di visualizazione. A prufundità di u buffer hè g_RD_CHANNEL1_HORIZONTAL_RESOLUTION * g_RD_CHANNEL1_VIDEO_DATA_WIDTH * g_RD_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
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3.4
Nome g_RD_CHANNEL2_BUFFER_LINE_STORAGE g_RD_CHANNEL3_BUFFER_LINE_STORAGE g_RD_CHANNEL4_BUFFER_LINE_STORAGE g_WR_CHANNEL1_BUFFER_LINE_STORAGE g_WR_CHANNEL2_BUFFER_LINE_STORAGE
Descrizzione
Prufundità di u buffer internu per leghje u Canale 2 in quantu à u numeru di linee horizontale di visualizazione. A prufundità di u buffer hè g_RD_CHANNEL2_HORIZONTAL_RESOLUTION * g_RD_CHANNEL2_VIDEO_DATA_WIDTH * g_RD_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Prufundità di u buffer internu per leghje u Canale 3 in quantu à u numeru di linee horizontale di visualizazione. A prufundità di u buffer hè g_RD_CHANNEL3_HORIZONTAL_RESOLUTION * g_RD_CHANNEL3_VIDEO_DATA_WIDTH * g_RD_CHANNEL3_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Prufundità di u buffer internu per leghje u Canale 4 in quantu à u numeru di linee horizontale di visualizazione. A prufundità di u buffer hè g_RD_CHANNEL4_HORIZONTAL_RESOLUTION * g_RD_CHANNEL4_VIDEO_DATA_WIDTH * g_RD_CHANNEL4_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Prufundità di u buffer internu per scrive u Canale 1 in quantu à u numeru di linee horizontale di visualizazione. A prufundità di u buffer hè g_WR_CHANNEL1_HORIZONTAL_RESOLUTION * g_WR_CHANNEL1_VIDEO_DATA_WIDTH * g_WR_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Prufundità di u buffer internu per scrive u Canale 2 in quantu à u numeru di linee horizontale di visualizazione. A prufundità di u buffer hè g_WR_CHANNEL2_HORIZONTAL_RESOLUTION * g_WR_CHANNEL2_VIDEO_DATA_WIDTH * g_WR_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Diagrammi di u tempu
A figura seguente mostra a cunnessione di l'inputs di dumanda di lettura è scrittura, l'indirizzu di memoria di partenza, i byte per leghje o scrive inputs da u maestru esternu, leghje o scrive ricunniscenza, è leghje o scrive outputs cumpletu dati da arbiter.
Figura 5 · Diagramma di timing per i signali utilizati in scrittura / lettura attraversu l'interfaccia AXI
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A figura seguente mostra a cunnessione trà l'input di dati di scrittura da u maestru esternu cù l'input di dati validu per i dui canali di scrittura. Figura 6 · Diagramma di timing per a scrittura in u Storage Internu
A figura seguente mostra a cunnessione trà l'output di dati di lettura versu u maestru esternu cù l'output di dati validu per tutti i canali di lettura 2, 3 è 4. Figura 7 · Diagramma di timing per i dati ricevuti attraversu DDR AXI Arbiter for Read Channels 2, 3 , è 4
A figura seguente mostra a cunnessione trà l'output di dati di lettura per u Canale di lettura 1 quandu g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION hè più grande di 128 (in questu casu = 256). Figura 8 · Diagramma di timing per i dati ricevuti attraversu DDR AXI Arbiter Read Channel 1 (più di 128 bytes)
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A figura seguente mostra a cunnessione trà l'output di dati di lettura per u Canale di lettura 1 quandu g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION hè menu o uguale à 128 (in questu casu = 64). Figura 9 · Diagramma di timing per i dati ricevuti attraversu DDR AXI Arbiter Read Channel 1 (menu o uguale à 128 bytes)
3.5
banc d'essai
Un testbench hè furnitu per verificà a funziunalità di u core DDR Arbiter. A tavula seguente lista i paràmetri chì ponu esse cunfigurati secondu l'applicazione.
Table 3 · Testbench Configuration Parameters
Nome IMAGE_1_FILE_NAME IMAGE_2_FILE_NAME g_DATA_WIDTH WIDTH HEIGHT
Description Input file nome per l'immagine chì deve esse scritta da u canale di scrittura 1 Input file nome per l'immagine per esse scritta da u canali di scrittura 2 Larghezza di dati video di u canale di lettura o scrittura Risoluzione horizontale di l'imaghjina per esse scritta è leghje da i canali di scrittura è lettura Risoluzione verticale di l'imaghjina per esse scritta è lettu da u scrittura è leghje canali
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I seguenti passi descrizanu cumu testbench hè utilizatu per simulà u core attraversu Libero SoC. 1. In a finestra di Design Flow, cliccate right-click Create SmartDesign è cliccate Run per creà un SmartDesign.
Figura 10 · Crea SmartDesign
2. Inserite u nome di u novu disignu cum'è video_dma in u Crea New SmartDesign dialogu è cliccate OK. Un SmartDesign hè creatu, è un canvas hè visualizatu à a diritta di u pannellu di Flussu di Design.
Figura 11 · Nominazione di SmartDesign
3. In a finestra di u Catalogu, espansione Soluzioni-Video è drag-and-drop SF2 DDR Memory Arbiter in u canvas SmartDesign.
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Figura 12 · Arbiter di Memoria DDR in u Catalogu Libero SoC
U DDR Memory Arbiter Core hè visualizatu, cum'è mostra in a figura seguente. Doppiu cliccà u core per cunfigurà l'arbitru se necessariu.
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Figura 13 · DDR Memory Arbiter Core in SmartDesign Canvas
4. Selezziunate tutti i porti di u core è cliccate right-click è dopu cliccate Promote to Top Level, cum'è mostra in u
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4. Selezziunate tutti i porti di u core è cliccate right-click è dopu cliccate Promote to Top Level, cum'è mostra in a figura seguente. Figura 14 · Promuzione à l'opzione Top Level
Assicuratevi di prumove tutti i porti à u livellu superiore prima di cliccà l'icona di generazione di cumpunenti in a barra di strumenti.
5. Cliccate l'icona Generate Component in a toolbar SmartDesign, cum'è mostra in a figura seguente.
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5. Cliccate l'icona Generate Component in a toolbar SmartDesign, cum'è mostra in a figura seguente. U cumpunente SmartDesign hè generatu. Figura 15 · Generate Component
6. Navigate à View > Windows > Files. U FileA finestra di dialogu s hè visualizata. 7. Right-cliccate u cartulare simulation è cliccate Import Files, cum'è mostra in a figura seguente.
Figura 16 · Import File
8. To Import u stimulus imagine file, navigate è impurtate unu di i seguenti files è cliccate Apri.
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8. To Import u stimulus imagine file, navigate è impurtate unu di i seguenti files è cliccate Apri. a. A sampu RGB_in.txt file hè furnitu cù u bancu di prova à u percorsu seguente:
..Project_namecomponentMicrosemiSolutionCore ddr_memory_arbiter 2.0.0Stimulus
Per impurtà u sample test bench input image, cercate à u sampl'immagine di input di testbench file, è cliccate Open, cum'è mostra in a figura seguente. Figura 17 · Input Image File Selezzione
b. Per impurtà una maghjina diversa, cercate u cartulare chì cuntene l'imaghjini desiderate file, è cliccate Apri. U stimulus imagine impurtatu file hè listatu in u cartulare di simulazione, cum'è mostra in a figura seguente. Figura 18 · Input Image File in l'annuariu di simulazione
9. Import u ddr BFM files. Due files chì sò equivalenti di
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è
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9. Import u ddr BFM files. Due files chì sò equivalenti di DDR BFM - ddr3.v è ddr3_parameters.v sò furniti cù u testbench à u percorsu seguente: ..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus. Right-cliccate u cartulare stimulus è sceglie Import Files, è dopu selezziunate u BFM sopra citatu files. U DDR BFM impurtatu files sò listati sottu stimulus, cum'è mostra in a figura seguente. Figura 19 · Impurtatu File
10. Navigate à File > Import > Altri. L'Importazione FileA finestra di dialogu s hè visualizata. Figura 20 · Import Testbench File
11. Import u testbench è cumpunenti MSS files (top_tb.cxf, mss_top_sb_MSS.cxf, mss_top.cxf, è mss
..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus
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11.
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Figura 21 · Import Testbench è MSS Component Files
Figura 22 · top_tb Creatu
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3.5.1
Simulazione di MSS SmartDesign
I seguenti struzzioni descrizanu cumu simulà MSS SmartDesign:
1. Cliccate nantu à a tabulazione di Design Hierarchy è selezziunate Componente da a lista drop-down show. U MSS SmartDesign impurtatu hè visualizatu.
2. Right-click mss_top under Work è cliccate Open Component, cum'è mostra in a figura seguente. U cumpunente mss_top_sb_0 hè visualizatu.
Figura 23 · Open Component
3. Cliccate right-click u cumpunente mss_top_sb_0 è cliccate Configure, cum'è mostra in a figura seguente.
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3. Right-click u cumpunente mss_top_sb_0 è cliccate Configure, cum'è mostra in a figura seguente. Figura 24 · Configure Component
A finestra di Configurazione MSS hè visualizata, cum'è mostra in a figura seguente. Figura 25 · Finestra di cunfigurazione MSS
4. Cliccate Next attraversu tutte e tabulazioni di cunfigurazione, cum'è mostra in l'imagine seguente.
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4. Cliccate Next attraversu tutte e tabulazioni di cunfigurazione, cum'è mostra in l'imagine seguente. Figura 26 · Tabs di cunfigurazione
U MSS hè cunfiguratu dopu a tabulazione Interrupts hè cunfigurata. A figura seguente mostra a progressione di a cunfigurazione MSS. Figura 27 · Finestra di cunfigurazione MSS dopu a cunfigurazione
5. Cliccate Next dopu chì a cunfigurazione hè cumpleta. A finestra di a Mappa di Memoria hè visualizata, cum'è mostra in a figura seguente.
Figura 28 · Mappa di Memoria
6. Clicca Finish.
7. Cliccate Generate Component da a toolbar SmartDesign per generà u MSS, cum'è mostra in u
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7. Cliccate Generate Component da a toolbar SmartDesign per generà u MSS, cum'è mostra in a figura seguente. Figura 29 · Generate Component
8. In a finestra di Design Hierarchy, cliccate right-click mss_top under Work è cliccate Set As Root, cum'è mostra in a figura seguente. Figura 30 · Set MSS cum'è Root
9. In a finestra di Design Flow, espansione Verify Pre-synthesized Design in Crea Design, right-click
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9. In a finestra di Design Flow, espansione Verify Pre-synthesized Design under Create Design, right-click Simulate and click Open Interactively. Simula u MSS. Figura 31 · Simulate u Disegnu Pre-sintesi
10. Cliccate No se un missaghju d'alerta hè visualizatu per associà Testbench stimulus cù MSS. 11. Chiudere a finestra Modelsim dopu chì a simulazione hè cumpleta.
Figura 32 · Finestra di simulazione
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3.5.2
Testbench di simulazione
L'istruzzioni seguenti descrizanu cumu simulà testbench:
1. Selezziunate u top_tb SmartDesign Testbench è cliccate Generate Component da a toolbar SmartDesign per generà u testbench, cum'è mostra in a figura seguente.
Figura 33 · Generazione di un cumpunenti
2. In a finestra di Stimulus Hierarchy, cliccate right-click top_tb (top_tb.v) testbench file è cliccate Set cum'è stimulus attivu. U stimulus hè attivatu per u testbench top_tb file.
3. In a finestra di Stimulus Hierarchy, cliccate right-click top_tb (
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) banc d'essai file è cliccate Open
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3. In a finestra di Stimulus Hierarchy, cliccate right-click top_tb (top_tb.v) testbench file è cliccate Open Interactively da Simulate Pre-Synth Design. Questu simula u core per un quadru. Figura 34 · Simulazione di Disegnu Pre-Sintesi
4. Se a simulazione hè interrotta per via di u limitu di runtime in u DO file, Aduprate u cumandamentu run -all per compie a simulazione. Dopu chì a simulazione hè finita, andate à View > Files > simulazione à view l'immagine di output di u bancu di prova file in u cartulare di simulazione.
L'output di a simulazione l'equivalente di testu di un quadru di l'imaghjini, hè guardatu in u testu Read_out_rd_ch(x).txt. file secondu u canale di lettura utilizatu. Questu pò esse cunvertitu in una maghjina è paragunatu cù l'imaghjini originale.
3.6
Utilizazione di risorse
U bloccu DDR Arbiter hè implementatu nantu à un FPGA M2S150T SmartFusion®2 System-on-Chip (SoC) in u
FC1152) è PolarFire FPGA (MPF300TS_ES - pacchettu 1FCG1152E).
Tabella 4 · Utilizazione di risorse per DDR AXI Arbiter
DFF di risorsa LUT di 4 input MACC RAM1Kx18
Usu 2992 4493 0 20
(Per :
g_RD_CHANNEL(X)_RISOLUZIONE_HORIZONTALE = 1280
g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_WR_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_AXI_LARGHEZZA = 64
g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH = 24
RAM 64x18
g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH = 32) 0
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