UG0644 DDR AXI Arbiter
Impormasyon sa Produkto
Ang DDR AXI Arbiter usa ka sangkap sa hardware nga naghatag ug
64-bit AXI master interface sa DDR-SDRAM on-chip controllers.
Kasagaran kini gigamit sa mga aplikasyon sa video alang sa buffering ug
pagproseso sa video pixel data. Ang manwal sa paggamit sa produkto naghatag
detalyado nga impormasyon ug mga instruksyon sa pagpatuman sa hardware,
simulation, ug paggamit sa kahinguhaan.
Pagpatuman sa Hardware
Ang DDR AXI Arbiter gidesinyo sa interface sa DDR-SDRAM
on-chip controllers. Naghatag kini usa ka 64-bit nga AXI master interface
nga makahimo sa paspas nga pagproseso sa video pixel data. Ang tiggamit sa produkto
Ang manwal naghatag usa ka detalyado nga paghulagway sa disenyo sa DDR AXI
Arbiter ug ang pagpatuman sa hardware niini.
Simulation
Ang manwal sa paggamit sa produkto naghatag mga instruksyon sa pagsundog sa
DDR AXI Arbiter gamit ang MSS SmartDesign ug Testbench nga mga himan. Kini
mga himan makapahimo sa tiggamit sa pag-validate sa pagkahusto sa disenyo ug
pagsiguro sa husto nga paglihok sa sangkap sa hardware.
Paggamit sa Kapanguhaan
Ang DDR AXI Arbiter naggamit sa mga kapanguhaan sa sistema sama sa lohika
mga selula, mga bloke sa memorya, ug mga kapanguhaan sa ruta. Ang tiggamit sa produkto
Ang manwal naghatag usa ka detalyado nga taho sa paggamit sa kapanguhaan nga
naglatid sa mga kinahanglanon sa kahinguhaan sa DDR AXI Arbiter. Kini
impormasyon mahimong gamiton aron sa pagsiguro nga ang hardware component mahimo
ipatuman sulod sa anaa nga mga kapanguhaan sa sistema.
Mga Instruksyon sa Paggamit sa Produkto
Ang mosunod nga mga instruksyon naghatag ug giya kon unsaon paggamit ang
DDR AXI Arbiter:
Lakang 1: Pagpatuman sa Hardware
Ipatuman ang DDR AXI Arbiter hardware component sa interface
uban sa DDR-SDRAM on-chip controllers. Sunda ang disenyo
deskripsyon nga gihatag sa manwal sa paggamit sa produkto aron masiguro nga husto
pagpatuman sa sangkap sa hardware.
Lakang 2: Simulation
I-simulate ang disenyo sa DDR AXI Arbiter gamit ang MSS SmartDesign ug
Mga gamit sa Testbench. Sunda ang mga instruksyon nga gihatag sa produkto
manwal sa tiggamit sa pag-validate sa pagkahusto sa disenyo ug pagsiguro
husto nga paglihok sa sangkap sa hardware.
Lakang 3: Paggamit sa Resource
Review ang taho sa paggamit sa kapanguhaan nga gihatag sa produkto
manwal sa gumagamit aron mahibal-an ang mga kinahanglanon sa kapanguhaan sa DDR AXI
Arbiter. Siguruha nga ang sangkap sa hardware mahimong ipatuman
sulod sa anaa nga mga kapanguhaan sa sistema.
Pinaagi sa pagsunod niini nga mga panudlo, mahimo nimong epektibo nga magamit ang DDR
AXI Arbiter hardware component alang sa video pixel data buffering ug
pagproseso sa mga aplikasyon sa video.
UG0644 Giya sa Gumagamit
DDR AXI Arbiter
Pebrero 2018
DDR AXI Arbiter
Mga sulod
1 Kasaysayan sa Rebisyon …………………………………………………………………………………………………………….. 1
1.1 Rebisyon 5.0 ……………………………………………………………………………………………………………. 1 1.2 Rebisyon 4.0 ……………………………………………………………………………………………………………. 1 1.3 Rebisyon 3.0 ……………………………………………………………………………………………………………. 1 1.4 Rebisyon 2.0 ……………………………………………………………………………………………………………. 1 1.5 Rebisyon 1.0 ……………………………………………………………………………………………………………. 1
2 Pasiuna ……………………………………………………………………………………………………………………….. 2 3 Hardware Pagpatuman ……………………………………………………………………………………… 3
3.1 Deskripsyon sa Disenyo …………………………………………………………………………………………………………… 3 3.2 Mga Input ug Output …………………………………………………………………………………………………………….. 5 3.3 Mga Parameter sa Configuration ……… ………………………………………………………………………………………. 13 3.4 Timing Diagram ……………………………………………………………………………………………………………. 14 3.5 Testbench …………………………………………………………………………………………………………….. 16
3.5.1 Pag-simulate sa MSS SmartDesign …………………………………………………………………………………………………. 25 3.5.2 Simulating Testbench ……………………………………………………………………………………………………………. 30 3.6 Paggamit sa Kapanguhaan …………………………………………………………………………………………………………….. 31
UG0644 Giya sa Gumagamit Rebisyon 5.0
DDR AXI Arbiter
1
Kasaysayan sa Pagbag-o
Ang kasaysayan sa rebisyon naghulagway sa mga kausaban nga gipatuman sa dokumento. Ang mga pagbag-o gilista pinaagi sa rebisyon, sugod sa pinakabag-o nga publikasyon.
1.1
Rebisyon 5.0
Sa rebisyon 5.0 niini nga dokumento, ang Resource Utilization section ug ang Resource Utilization Report
gi-update. Para sa dugang nga impormasyon, tan-awa ang Resource Utilization (tan-awa sa pahina 31).
1.2
Rebisyon 4.0
Ang mosunod mao ang summary sa mga kausaban sa rebisyon 4.0 niini nga dokumento.
Gidugang ang mga parameter sa pagsumpo sa testbench sa lamesa. Para sa dugang nga impormasyon, tan-awa ang Configuration Parameters (tan-awa ang pahina 16).. Gidugang nga impormasyon aron masundog ang core gamit ang testbench. Para sa dugang nga impormasyon, tan-awa ang Testbench (tan-awa ang pahina 16). Gi-update ang Resource Utilization alang sa DDR AXI Arbiter values sa table. Para sa dugang nga impormasyon, tan-awa ang Resource Utilization (tan-awa sa pahina 31).
1.3
Rebisyon 3.0
Ang mosunod mao ang summary sa mga kausaban sa rebisyon 3.0 niini nga dokumento.
Gidugang ang 8-bit nga impormasyon para sa pagsulat sa channel 1 ug 2. Alang sa dugang impormasyon, tan-awa ang Deskripsyon sa Disenyo (tan-awa ang pahina 3). Gi-update nga seksyon sa Testbench. Para sa dugang nga impormasyon, tan-awa ang Testbench (tan-awa ang pahina 16).
1.4
Rebisyon 2.0
Sa rebisyon 2.0 niini nga dokumento, ang mga numero ug mga lamesa sa mga gi-update sa Testbench nga seksyon.
Para sa dugang nga impormasyon, tan-awa ang Testbench (tan-awa ang pahina 16).
1.5
Rebisyon 1.0
Ang Rebisyon 1.0 mao ang unang publikasyon niini nga dokumento
UG0644 Giya sa Gumagamit Rebisyon 5.0
1
DDR AXI Arbiter
2
Pasiuna
Ang mga handumanan usa ka hinungdanon nga bahin sa bisan unsang tipikal nga aplikasyon sa video ug graphics. Sila gigamit alang sa buffering video pixel data. Usa ka komon nga buffering example mao ang display frame buffers diin ang kompleto nga video pixel data alang sa usa ka frame gibuffer sa memorya.
Ang dual data rate (DDR) -synchronous DRAM (SDRAM) usa sa kasagarang gigamit nga mga panumduman sa mga aplikasyon sa video alang sa buffering. Gigamit ang SDRAM tungod sa katulin niini nga gikinahanglan alang sa paspas nga pagproseso sa mga sistema sa video.
Ang mosunud nga numero nagpakita sa us aka example sa usa ka diagram sa lebel sa sistema sa memorya sa DDR-SDRAM nga nag-interfacing sa aplikasyon sa video.
Figure 1 · DDR-SDRAM Memory Interfacing
Sa Microsemi SmartFusion®2 System-on-Chip (SoC), adunay duha ka on-chip DDR controllers nga adunay 64-bit advanced extensible interface (AXI) ug 32-bit advanced high-performance bus (AHB) slave interfaces padulong sa field programmable. gate array (FPGA) nga panapton. Usa ka AXI o AHB master interface ang gikinahanglan sa pagbasa ug pagsulat sa DDR-SDRAM nga panumduman nga na-interface sa on-chip DDR controllers.
UG0644 Giya sa Gumagamit Rebisyon 5.0
2
DDR AXI Arbiter
3
Pagpatuman sa Hardware
3.1
Paglaraw sa Laraw
Ang DDR AXI Arbiter naghatag ug 64-bit AXI master interface sa DDR-SDRAM on-chip controllers sa
Mga aparato nga SmartFusion2. Ang DDR AXI Arbiter adunay upat ka read channels ug duha ka write channels padulong sa
lohika sa tiggamit. Ang block arbitrates tali sa upat ka read channels sa paghatag og access sa AXI read
channel sa usa ka round-robin nga paagi. Basta taas ang read channel 1 master's read request, ang AXI
read channel gigahin niini. Ang pagbasa sa channel 1 adunay gitakda nga output data nga gilapdon sa 24-bit. Basaha ang channel 2, 3,
ug ang 4 mahimong ma-configure isip 8-bit, 24-bit, o 32-bit data output width. Gipili kini sa global
parameter sa pag-configure.
Ang block nag-arbitrate usab tali sa duha ka channel sa pagsulat aron mahatagan og access ang AXI write channel sa round-robin nga paagi. Parehas nga prayoridad ang mga channel sa pagsulat. Isulat ang channel 1 ug 2 mahimong ma-configure isip 8-bit, 24-bit, o 32-bit input data width.
UG0644 Giya sa Gumagamit Rebisyon 5.0
3
DDR AXI Arbiter
Ang mosunod nga numero nagpakita sa top-level pin-out diagram sa DDR AXI Arbiter. Figure 2 · Top-Level Block Diagram sa DDR AXI Arbiter Block
UG0644 Giya sa Gumagamit Rebisyon 5.0
4
DDR AXI Arbiter
Ang mosunod nga numero nagpakita sa top-level block diagram sa usa ka sistema nga adunay DDR AXI Arbiter block nga gi-port sa SmartFusion2 device. Figure 3 · System-Level Block Diagram sa DDR AXI Arbiter sa SmartFusion2 Device
3.2
Mga Input ug Mga Output
Ang mosunod nga talaan naglista sa input ug output port sa DDR AXI Arbiter.
Talaan 1 · Input ug Output Ports sa DDR AXI Arbiter
Ngalan sa Signal RESET_N_I
Input sa Direksyon
Lapad
SYS_CLOCK_I BUFF_READ_CLOCK_I
Input nga Input
rd_req_1_i rd_ack_o
Input nga Paghatag
rd_done_1_o start_read_addr_1_i
Pagsulud sa output
bytes_to_read_1_i
Input
video_rdata_1_o
Output
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL1_AXI_BUFF_ AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH1):0]Deskripsyon
Aktibo ubos nga asynchronous reset signal sa pagdesinyo
Sistema sa orasan sa sistema
Isulat ang internal buffer read clock sa channel, kinahanglang doble ang frequency sa SYS_CLOCK_I
Basaha ang hangyo gikan sa Magtutudlo 1
Ang pag-ila sa arbiter sa pagbasa sa hangyo gikan sa Agalon 1
Basaha ang pagkompleto sa Master 1
Ang adres sa DDR diin kinahanglan magsugod ang pagbasa para sa pagbasa sa channel 1
Mga byte nga basahon gikan sa read channel 1
Ang output sa datos sa video gikan sa read channel 1
UG0644 Giya sa Gumagamit Rebisyon 5.0
5
DDR AXI Arbiter
Signal Ngalan rdata_valid_1_o rd_req_2_i rd_ack_2_o
rd_done_2_o start_read_addr_2_i
bytes_to_read_2_i
video_rdata_2_o
rdata_valid_2_o rd_req_3_i rd_ack_3_o
rd_done_3_o start_read_addr_3_i
bytes_to_read_3_i
video_rdata_3_o
rdata_valid_3_o rd_req_4_i rd_ack_4_o
rd_done_4_o start_read_addr_4_i
bytes_to_read_4_i
video_rdata_4_o
rdata_valid_4_o wr_req_1_i wr_ack_1_o
wr_done_1_o start_write_addr_1_i
bytes_to_write_1_i
video_wdata_1_i
wdata_valid_1_i wr_req_2_i
Direksyon nga Output Input Output
Pagsulud sa output
Input
Output
Output Input Output
Pagsulud sa output
Input
Output
Output Input Output
Pagsulud sa output
Input
Output
Output Input Output
Pagsulud sa output
Input
Input
Input nga Input
Lapad
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL2_VIDEO_DATA_WIDTH1):0] [(g_AXI_AWIDTH-1):0] [(g_RD_AWIDTH_CHANNEL) g_RD_CHANNEL3_VIDEO_DATA_WIDTH3 ):1] [(g_AXI_AWIDTH-0):3] [(g_RD_CHANNEL1_AXI_BUFF_AWIDTH + 0) – 1 : 0] [(g_RD_CHANNEL4_VIDEO_DATA_WIDTH3):1] [(g_AXI_AWIDTH-0):4] [(g_AXI_AWIDTH-1):0] 1 ] [(g_WR_CHANNEL0_VIDEO_DATA_WIDTH1):3]
Deskripsyon Basaha ang datos nga balido gikan sa nabasa nga channel 1 Basaha ang hangyo gikan sa Master 2 Arbiter nga pag-ila sa pagbasa sa hangyo gikan sa Master 2 Pagkompleto sa pagbasa ngadto sa Master 2 DDR nga adres gikan diin ang pagbasa kinahanglang sugdan para sa pagbasa sa channel 2 Bytes aron mabasa gikan sa read channel 2 Data sa video output gikan sa read channel 2 Basaha ang data nga balido gikan sa read channel 2 Basaha ang hangyo gikan sa Master 3 Arbiter nga pag-ila sa pagbasa sa hangyo gikan sa Master 3 Pagkompleto sa pagbasa ngadto sa Master 3 DDR nga adres gikan diin ang pagbasa kinahanglan magsugod alang sa pagbasa sa channel 3 Bytes aron mabasa gikan sa pagbasa channel 3 Video data output gikan sa read channel 3 Basaha ang data nga balido gikan sa read channel 3 Basaha ang hangyo gikan sa Master 4 Arbiter nga pag-ila sa pagbasa sa hangyo gikan sa Master 4 Pagkompleto sa pagbasa ngadto sa Master 4 DDR nga adres gikan diin ang pagbasa kinahanglan nga magsugod alang sa pagbasa sa channel 4 Bytes aron mahimong basaha gikan sa read channel 4 Video data output gikan sa read channel 4 Basaha ang data nga balido gikan sa read channel 4 Isulat ang hangyo gikan sa Master 1 Arbiter nga pag-ila sa pagsulat sa hangyo gikan sa Master 1 Isulat ang pagkompleto sa Master 1 DDR address diin ang pagsulat kinahanglan mahitabo gikan sa pagsulat channel 1 Ang mga byte nga isulat gikan sa pagsulat channel 1 Data sa video Input aron isulat ang channel 1
Pagsulat og datos nga balido sa pagsulat sa channel 1 Pagsulat og hangyo gikan sa Agalon 1
UG0644 Giya sa Gumagamit Rebisyon 5.0
6
DDR AXI Arbiter
Ngalan sa Signal wr_ack_2_o
Output sa Direksyon
wr_done_2_o start_write_addr_2_i
Pagsulud sa output
bytes_to_write_2_i
Input
video_wdata_2_i
Input
wdata_valid_2_i AXI I/F signal Basaha ang Address Channel m_arid_o
Input nga Paghatag
m_araddr_o
Output
m_arlen_o
Output
m_arsize_o m_arburst_o
Output Output
m_arlock_o
Output
m_arcache_o
Output
m_arprot_o
Output
Lapad
[(g_AXI_AWIDTH-1):0] [(g_WR_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_WR_CHANNEL2_VIDEO_DATA_WIDTH1):0]
Deskripsyon Arbiter pag-ila sa pagsulat hangyo gikan sa Magtutudlo 2 Isulat ang pagkompleto sa Master 2 DDR nga adres diin ang pagsulat kinahanglan mahitabo gikan sa pagsulat channel 2 Bytes nga isulat gikan sa pagsulat channel 2 Video data Input sa pagsulat channel 2
Isulat ang datos nga balido sa pagsulat sa channel 2
Basaha ang address ID. Pag-ila tag para sa read address nga grupo sa mga signal.
Basaha ang adres. Naghatag sa inisyal nga adres sa usa ka read burst transaction. Ang sinugdanan nga adres sa pagbuto ra ang gihatag.
Ang gitas-on sa pagbuto. Naghatag sa eksaktong gidaghanon sa mga pagbalhin sa usa ka pagbuto. Kini nga impormasyon nagtino sa gidaghanon sa mga pagbalhin sa datos nga nalangkit sa adres
Gidak-on sa pagbuto. Gidak-on sa matag pagbalhin sa pagbuto
Uri sa pagbuto. Inubanan sa kasayuran sa gidak-on, mga detalye kung giunsa pagkalkula ang adres alang sa matag pagbalhin sa sulod sa pagbuto.
Naayo sa 2'b01 à Pagdugang sa adres nga pagbuto
Matang sa lock. Naghatag dugang nga kasayuran bahin sa atomic nga mga kinaiya sa pagbalhin.
Naayo sa 2'b00 à Normal nga Pag-access
Tipo sa cache. Naghatag dugang nga kasayuran bahin sa mga cacheable nga kinaiya sa pagbalhin.
Naayo sa 4'b0000 à Dili-cacheable ug dili-bufferable
Tipo sa pagpanalipod. Naghatag impormasyon sa yunit sa pagpanalipod alang sa transaksyon.
Naayo sa 3'b000 à Normal, luwas nga pag-access sa datos
UG0644 Giya sa Gumagamit Rebisyon 5.0
7
DDR AXI Arbiter
Ngalan sa Signal m_arvalid_o
Output sa Direksyon
Lapad
m_andam_i
Input
Basaha ang Data Channel
m_rid_i
Input
[3:0]m_rdata_i m_rresp_i
m_rlast_i m_rvalid_i
Input nga Input
[(g_AXI_DWIDTH-1):0] [1:0]Input nga Input
m_andam_o
Output
Isulat ang Address Channel
m_wid_o
Output
m_awaddr_o
Output
[3:0] [(g_AXI_AWIDTH-1):0]UG0644 Giya sa Gumagamit Rebisyon 5.0
Deskripsyon Basaha ang adres balido.
Kung HIGH, ang gibasa nga adres ug kontrol nga impormasyon balido ug magpabilin nga taas hangtod ang adres moila sa signal, m_arready, taas.
`1′ = Adres ug kontrol nga impormasyon balido
`0′ = Ang kasayuran sa adres ug pagkontrol dili balido. Basaha ang adres andam na. Andam ang ulipon sa pagdawat sa usa ka adres ug kaubang mga signal sa pagkontrol:
1 = ulipon andam
0 = ulipon dili andam.
Basaha ang ID tag. ID tag sa gibasa nga data nga grupo sa mga signal. Ang m_rid nga kantidad gihimo sa Slave ug kinahanglan nga motakdo sa m_arid nga kantidad sa gibasa nga transaksyon nga gitubag niini. Basaha ang datos. Basaha ang tubag.
Ang kahimtang sa gibasa nga pagbalhin. Ang gitugot nga mga tubag mao ang OKAY, EXOKAY, SLVERR, ug DECERR. Katapusan nga pagbasa.
Katapusan nga pagbalhin sa usa ka pagbasa nga pagbuto. Basaha nga balido. Ang gikinahanglan nga data sa pagbasa anaa ug ang pagbasa sa pagbalhin mahimong makompleto:
1 = mabasa ang datos nga magamit
0 = basaha ang datos dili magamit. Basaha andam. Mahimong dawaton sa agalon ang gibasa nga datos ug impormasyon sa tubag:
1= master andam na
0 = master dili andam.
Isulat ang address ID. Pag-ila tag para sa write address group sa mga signal. Isulat ang adres. Naghatag sa adres sa unang pagbalhin sa usa ka write burst transaction. Ang kaubang mga signal sa pagkontrol gigamit aron mahibal-an ang mga adres sa nahabilin nga mga pagbalhin sa pagbuto.
8
DDR AXI Arbiter
Ngalan sa Signal m_awlen_o
Output sa Direksyon
Lapad [3:0]
m_awsize_o
Output
[2:0]m_awburst_o
Output
[1:0]m_awlock_o
Output
[1:0]m_awcache_o
Output
[3:0]m_awprot_o
Output
[2:0]m_awvalid_o
Output
Deskripsyon
Ang gitas-on sa pagbuto. Naghatag sa eksaktong gidaghanon sa mga pagbalhin sa usa ka pagbuto. Kini nga impormasyon nagtino sa gidaghanon sa mga pagbalhin sa datos nga nalangkit sa adres.
Gidak-on sa pagbuto. Gidak-on sa matag pagbalhin sa pagbuto. Ang mga strobe sa byte lane nagpakita kung unsang mga byte lane ang i-update.
Naayo sa 3'b011 à 8 bytes matag pagbalhin sa datos o 64-bit nga pagbalhin
Uri sa pagbuto. Inubanan sa kasayuran sa gidak-on, mga detalye kung giunsa pagkalkula ang adres alang sa matag pagbalhin sa sulod sa pagbuto.
Naayo sa 2'b01 à Pagdugang sa adres nga pagbuto
Matang sa lock. Naghatag dugang nga kasayuran bahin sa atomic nga mga kinaiya sa pagbalhin.
Naayo sa 2'b00 à Normal nga Pag-access
Tipo sa cache. Nagpakita sa bufferable, cacheable, write-through, write-back, ug gahin nga mga hiyas sa transaksyon.
Naayo sa 4'b0000 à Dili-cacheable ug dili-bufferable
Tipo sa pagpanalipod. Nagpakita sa normal, pribilihiyo, o luwas nga lebel sa pagpanalipod sa transaksyon ug kung ang transaksyon usa ka pag-access sa datos o pag-access sa panudlo.
Naayo sa 3'b000 à Normal, luwas nga pag-access sa datos
Isulat ang adres balido. Nagpakita nga balido ang adres sa pagsulat ug kontrol
impormasyon anaa:
1 = adres ug kontrol nga impormasyon anaa
0 = adres ug kontrol nga impormasyon dili magamit. Ang adres ug impormasyon sa pagkontrola magpabiling lig-on hangtod ang adres moila sa signal, m_awready, motaas.
UG0644 Giya sa Gumagamit Rebisyon 5.0
9
DDR AXI Arbiter
Ngalan sa Signal m_awready_i
Input sa Direksyon
Lapad
Isulat ang Data Channel
m_wid_o
Output
[3:0]m_wdata_o m_wstrb_o
Output Output
[(g_AXI_DWIDTH-1):0]AXI_DWDITH parameter[7:0]
m_wlast_o m_wvalid_o
Output Output
m_wready_i
Input
Isulat ang Mga Signal sa Channel sa Tubag
m_bid_i
Input
[3:0]m_bresp_i m_bvalid_i
Input
[1:0]Input
m_bready_o
Output
Deskripsyon Isulat ang adres andam na. Nagpakita nga ang ulipon andam nga modawat sa usa ka adres ug kaubang mga signal sa pagkontrol:
1 = ulipon andam
0 = ulipon dili andam.
Isulat ang ID tag. ID tag sa pagsulat sa pagbalhin sa datos. Ang m_wid nga kantidad kinahanglan nga motakdo sa m_awid nga kantidad sa pagsulat nga transaksyon. Pagsulat og datos
Pagsulat og mga strobe. Kini nga signal nagpakita kung unsang mga byte lane ang i-update sa memorya. Adunay usa ka write strobe alang sa matag walo ka bits sa write data bus Isulat ang kataposan. Katapusan nga pagbalhin sa usa ka pagbuto sa pagsulat. Isulat nga balido. Ang balido nga data sa pagsulat ug mga strobe anaa:
1 = pagsulat data ug mga strobe anaa
0 = pagsulat sa datos ug mga strobe dili magamit. Isulat nga andam. Mahimong dawaton sa ulipon ang data sa pagsulat: 1 = andam na ang ulipon
0 = ulipon dili andam.
Tubag ID. Ang pag-ila tag sa pagsulat sa tubag. Ang m_bid nga kantidad kinahanglan nga motakdo sa m_awid nga kantidad sa pagsulat nga transaksyon nga gitubag sa ulipon. Isulat ang tubag. Status sa pagsulat nga transaksyon. Ang gitugot nga mga tubag mao ang OKAY, EXOKAY, SLVERR, ug DECERR. Isulat ang tubag balido. Magamit ang balido nga tubag sa pagsulat:
1 = isulat ang tubag anaa
0 = isulat ang tubag dili magamit. Andam na ang tubag. Madawat sa magtutudlo ang kasayuran sa tubag.
1 = andam na ang agalon
0 = master dili andam.
Ang mosunod nga numero nagpakita sa internal block diagram sa DDR AXI arbiter.
UG0644 Giya sa Gumagamit Rebisyon 5.0
10
DDR AXI Arbiter
Ang mosunod nga numero nagpakita sa internal block diagram sa DDR AXI arbiter. Figure 4 · Internal Block Diagram sa DDR AXI Arbiter
Ang matag read channel ma-trigger kung kini makakuha og taas nga input signal sa read_req_(x)_i input. Unya kini
UG0644 Giya sa Gumagamit Rebisyon 5.0
11
DDR AXI Arbiter
Ang matag read channel ma-trigger kung kini makakuha og taas nga input signal sa read_req_(x)_i input. Unya kini samplets ang pagsugod sa AXI nga adres ug ang mga byte aron mabasa ang mga input nga gi-input gikan sa external master. Giila sa channel ang external master pinaagi sa pag-toggle sa read_ack_(x)_o. Ang channel nagproseso sa mga input ug nagmugna sa gikinahanglan nga mga transaksyon sa AXI aron mabasa ang datos gikan sa DDR-SDRAM. Ang datos nga gibasa sa 64-bit AXI format gitipigan sa internal buffer. Human mabasa ug matipigan ang gikinahanglan nga datos ngadto sa internal buffer, ang un-packer module ma-enable. Ang un-packer module nag-unpack sa matag 64-bit nga pulong ngadto sa output data bit length nga gikinahanglan alang nianang partikular nga channel alang sa exampKung ang channel gi-configure isip 32-bit output data width, ang matag 64-bit nga pulong ipadala isip duha ka 32-bit output data nga mga pulong. Alang sa channel 1 nga usa ka 24-bit nga channel, ang un-packer mag-unpack sa matag 64-bit nga pulong ngadto sa 24-bit output data. Ingon nga ang 64 dili usa ka multiple sa 24, ang un-packer para sa read channel 1 naghiusa sa usa ka grupo sa tulo ka 64-bit nga mga pulong aron makamugna og walo ka 24-bit nga mga pulong sa datos. Nagbutang kini og pagpugong sa pagbasa sa channel 1 nga ang data bytes nga gihangyo sa external master kinahanglan nga mabahin sa 8. Basaha ang mga channel 2, 3, ug 4 mahimong ma-configure isip 8-bit, 24bit, ug 32-bit nga gilapdon sa datos, nga mao gitino sa g_RD_CHANNEL(X) _VIDEO_DATA_WIDTH global configuration parameter. Kung sila gi-configure ingon 24-bit, ang nahisgutan sa ibabaw nga pagpugong magamit usab sa matag usa kanila. Apan kung sila gi-configure ingon 8-bit o 32-bit, wala’y ingon nga pagpugong sama sa 64 nga multiple sa 32 ug 8. Niini nga mga kaso, ang matag 64-bit nga pulong gi-unpack sa duha nga 32-bit nga mga pulong sa datos o walo ka 8 -gamay nga data nga mga pulong.
Basaha ang Channel 1 nga nag-unpack sa 64-bit nga data nga mga pulong nga gibasa gikan sa DDR-SDRAM ngadto sa 24-bit output data nga mga pulong sa mga batch sa 48 64-bit nga mga pulong, nga sa matag higayon nga ang 48 64-bit nga mga pulong anaa sa internal buffer sa read channel 1, ang un-packer nagsugod sa pag-unpack niini aron mahatagan ang 24-bit nga data sa output. Kung ang gihangyo nga mga byte sa datos nga basahon dili mubu sa 48 64-bit nga mga pulong, ang un-packer mahimo ra pagkahuman mabasa ang kompleto nga datos gikan sa DDR-SDRAM. Sa nahibiling tulo ka read channels, ang un-packer magsugod sa pagpadala ug read data lamang human ang kompletong gihangyo nga gidaghanon sa bytes mabasa gikan sa DDR-SDRAM.
Kung ang usa ka channel sa pagbasa gi-configure alang sa 24-bit nga gilapdon sa output, ang pagsugod sa pagbasa nga adres kinahanglan nga i-align sa 24-bytes nga utlanan. Gikinahanglan kini aron matagbaw ang pagpugong nga ang un-packer mag-unpack sa usa ka grupo sa tulo ka 64-bit nga mga pulong aron makahimo og walo ka 24-bit nga output nga mga pulong.
Ang tanan nga read channels makamugna sa read done output ngadto sa external master human ang gihangyo nga bytes ipadala ngadto sa external master.
Sa kaso sa pagsulat sa mga channel, ang eksternal nga agalon kinahanglan nga mag-input sa gikinahanglan nga datos sa partikular nga channel. Gikuha sa channel sa pagsulat ang data sa input ug giputos kini sa 64-bit nga mga pulong ug gitipigan kini sa internal nga pagtipig. Human matipigan ang gikinahanglan nga datos, ang eksternal nga agalon kinahanglang mohatag sa hangyo sa pagsulat uban sa pagsugod nga adres ug mga byte nga isulat. Sa sampSa kini nga mga input, ang channel sa pagsulat nag-ila sa eksternal nga agalon. Pagkahuman niini, ang channel nagmugna sa mga transaksyon sa pagsulat sa AXI aron isulat ang gitipig nga datos sa DDR-SDRAM. Ang tanan nga mga channel sa pagsulat makamugna sa pagsulat nga nahimo nga output sa eksternal nga agalon sa higayon nga ang gihangyo nga mga byte gisulat sa DDR-SDRAM. Human mahatag ang usa ka hangyo sa pagsulat sa bisan unsang channel sa pagsulat, ang bag-ong datos kinahanglan dili isulat sa channel sa pagsulat, hangtod nga ang pagkompleto sa karon nga transaksyon gipakita pinaagi sa pagpahayag sa wr_done_(x)_o
Isulat ang mga channel 1 ug 2 mahimong ma-configure isip 8-bit, 24-bit, ug 32-bit nga gilapdon sa datos, nga gitino sa g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH global configuration parameter. Kung gi-configure kini isip 24bit, nan ang mga byte nga isulat kinahanglan nga daghang walo samtang ang internal packer nagputos sa walo ka 24-bit nga mga pulong sa datos aron makamugna og tulo ka 64-bit nga mga pulong sa datos. Apan kung sila gi-configure ingon 8-bit o 32-bit, wala’y ingon nga pagpugong.
Alang sa 32-bit nga channel, kinahanglan nga basahon ang labing gamay nga duha ka 32-bit nga mga pulong. Alang sa 8-bit nga channel, kinahanglan nga basahon ang minimum nga 8-bit nga mga pulong, tungod kay walay padding nga gihatag sa arbiter module. Sa tanan nga pagbasa ug pagsulat nga mga kanal, ang giladmon sa mga internal nga buffer daghan sa display nga pinahigda nga gilapdon. Ang internal nga buffer depth gikalkulo sama sa mosunod:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION* g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH * g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Diin, X = numero sa channel
Ang internal buffer width gitino sa AXI data bus width nga mao, configuration parameter
UG0644 Giya sa Gumagamit Rebisyon 5.0
12
DDR AXI Arbiter
Ang internal buffer width gitino sa AXI data bus width nga mao, configuration parameter g_AXI_DWIDTH.
Ang mga transaksyon sa pagbasa ug pagsulat sa AXI gihimo sumala sa mga detalye sa ARM AMBA AXI. Ang gidak-on sa transaksyon alang sa matag pagbalhin sa datos gitakda sa 64-bit. Ang block nagmugna sa mga transaksyon sa AXI nga gitakda nga gitas-on sa pagbuto nga 16 ka beats. Gisusi usab sa block kung adunay bisan unsang pagbuto nga mitabok sa utlanan sa adres sa AXI nga 4 KByte. Kung ang usa ka pagbuto molapas sa 4 KByte nga utlanan, ang pagbuto mabahin sa 2 nga pagbuto sa 4 KByte nga utlanan.
3.3
Mga Parameter sa Pag-configure
Ang mosunod nga talaan naglista sa mga parameter sa pagsumpo nga gigamit sa pagpatuman sa hardware sa DDR AXI Arbiter. Kini mga generic nga mga parameter ug mahimong lainlain base sa mga kinahanglanon sa aplikasyon.
Talaan 2 · Mga Parameter sa Configuration
Ngalan g_AXI_AWIDTH g_AXI_DWIDTH g_RD_CHANNEL1_AXI_BUFF_AWIDTH
g_RD_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL3_AXI_BUFF_AWIDTH
g_RD_CHANNEL4_AXI_BUFF_AWIDTH
g_WR_CHANNEL1_AXI_BUFF_AWIDTH
g_WR_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL1_HORIZONTAL_RESOLUTION g_RD_CHANNEL2_HORIZONTAL_RESOLUTION g_RD_CHANNEL3_HORIZONTAL_RESOLUTION g_RD_CHANNEL4_HORIZONTAL_RESOLUTION g_WR_CHANNEL1_HORIZONTAL_RESOLUTION g_HORIZONTAL_RESOLUTION g_RD_CHANNEL2_HORIZONTAL_RESOLUTION g_WR_CHANNEL1_HORIZONTAL_RESOLUTION_RESOLUTION 2_VIDEO_DATA_WIDTH g_RD_CHANNEL3_VIDEO_DATA_WIDTH g_RD_CHANNEL4_VIDEO_DATA_WIDTH g_RD_CHANNEL1_VIDEO_DATA_WIDTH g_WR_CHANNEL2_VIDEO_DATA_WIDHAN_G_DATA_WIDHANG_DATA_G_WIDC FFER_LINE_STORAGE
Deskripsyon
AXI address bus gilapdon
AXI data bus gilapdon
I-address ang gilapdon sa bus para sa gibasa nga Channel 1 internal buffer, nga nagtipig sa AXI read data.
I-address ang gilapdon sa bus para sa gibasa nga Channel 2 internal buffer, nga nagtipig sa AXI read data.
I-address ang gilapdon sa bus para sa gibasa nga Channel 3 internal buffer, nga nagtipig sa AXI read data.
I-address ang gilapdon sa bus para sa gibasa nga Channel 4 internal buffer, nga nagtipig sa AXI read data.
Pag-address sa gilapdon sa bus alang sa pagsulat sa Channel 1 internal buffer, nga nagtipig sa data sa pagsulat sa AXI.
Pag-address sa gilapdon sa bus alang sa pagsulat sa Channel 2 internal buffer, nga nagtipig sa data sa pagsulat sa AXI.
Pagpakita sa video nga pinahigda nga resolusyon para mabasa ang Channel 1
Pagpakita sa video nga pinahigda nga resolusyon para mabasa ang Channel 2
Pagpakita sa video nga pinahigda nga resolusyon para mabasa ang Channel 3
Pagpakita sa video nga pinahigda nga resolusyon para mabasa ang Channel 4
Pagpakita sa video nga pinahigda nga resolusyon para sa pagsulat sa Channel 1
Pagpakita sa video nga pinahigda nga resolusyon para sa pagsulat sa Channel 2
Basaha ang Channel 1 nga video output bit width
Basaha ang Channel 2 nga video output bit width
Basaha ang Channel 3 nga video output bit width
Basaha ang Channel 4 nga video output bit width
Isulat ang Channel 1 nga video Input bit width.
Isulat ang Channel 2 nga video Input bit width.
Ang giladmon sa internal nga buffer alang sa pagbasa sa Channel 1 sa mga termino sa gidaghanon sa mga display nga pinahigda nga mga linya. Ang giladmon sa buffer kay g_RD_CHANNEL1_HORIZONTAL_RESOLUTION * g_RD_CHANNEL1_VIDEO_DATA_WIDTH * g_RD_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
UG0644 Giya sa Gumagamit Rebisyon 5.0
13
DDR AXI Arbiter
3.4
Ngalan g_RD_CHANNEL2_BUFFER_LINE_STORAGE g_RD_CHANNEL3_BUFFER_LINE_STORAGE g_RD_CHANNEL4_BUFFER_LINE_STORAGE g_WR_CHANNEL1_BUFFER_LINE_STORAGE g_WR_CHANNEL2_BUFFER_LINE_STORAGE
Deskripsyon
Ang giladmon sa internal nga buffer alang sa pagbasa sa Channel 2 sa mga termino sa gidaghanon sa mga display nga pinahigda nga mga linya. Ang giladmon sa buffer kay g_RD_CHANNEL2_HORIZONTAL_RESOLUTION * g_RD_CHANNEL2_VIDEO_DATA_WIDTH * g_RD_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Ang giladmon sa internal nga buffer alang sa pagbasa sa Channel 3 sa mga termino sa gidaghanon sa mga display nga pinahigda nga mga linya. Ang giladmon sa buffer kay g_RD_CHANNEL3_HORIZONTAL_RESOLUTION * g_RD_CHANNEL3_VIDEO_DATA_WIDTH * g_RD_CHANNEL3_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Ang giladmon sa internal nga buffer alang sa pagbasa sa Channel 4 sa mga termino sa gidaghanon sa mga display nga pinahigda nga mga linya. Ang giladmon sa buffer kay g_RD_CHANNEL4_HORIZONTAL_RESOLUTION * g_RD_CHANNEL4_VIDEO_DATA_WIDTH * g_RD_CHANNEL4_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Ang giladmon sa internal buffer alang sa pagsulat sa Channel 1 sa mga termino sa gidaghanon sa mga display nga pinahigda nga mga linya. Ang giladmon sa buffer kay g_WR_CHANNEL1_HORIZONTAL_RESOLUTION * g_WR_CHANNEL1_VIDEO_DATA_WIDTH * g_WR_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Ang giladmon sa internal buffer alang sa pagsulat sa Channel 2 sa mga termino sa gidaghanon sa mga display nga pinahigda nga mga linya. Ang giladmon sa buffer kay g_WR_CHANNEL2_HORIZONTAL_RESOLUTION * g_WR_CHANNEL2_VIDEO_DATA_WIDTH * g_WR_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Timing Diagram
Ang mosunod nga numero nagpakita sa koneksyon sa pagbasa ug pagsulat nga mga input sa hangyo, pagsugod sa memorya sa address, mga byte sa pagbasa o pagsulat sa mga input gikan sa external master, pagbasa o pagsulat sa pag-ila, ug pagbasa o pagsulat sa mga output sa pagkompleto nga gihatag sa arbiter.
Figure 5 · Timing Diagram alang sa mga Signal nga Gigamit sa Pagsulat/Pagbasa pinaagi sa AXI Interface
UG0644 Giya sa Gumagamit Rebisyon 5.0
14
DDR AXI Arbiter
Ang mosunud nga numero nagpakita sa koneksyon tali sa pagsulat sa data input gikan sa eksternal nga agalon kauban ang data input nga balido alang sa duha nga pagsulat channel. Figure 6 · Timing Diagram para sa Pagsulat sa Internal nga Pagtipig
Ang mosunod nga numero nagpakita sa koneksyon tali sa read data output ngadto sa external master uban sa data output balido alang sa tanang read channels 2, 3, ug 4. Figure 7 · Timing Diagram alang sa Data nga Nadawat pinaagi sa DDR AXI Arbiter para sa Read Channels 2, 3 ,ug 4
Ang mosunud nga numero nagpakita sa koneksyon tali sa nabasa nga datos nga output alang sa gibasa nga Channel 1 kung ang g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION labaw pa sa 128 (sa kini nga kaso = 256). Figure 8 · Timing Diagram alang sa Data nga Nadawat pinaagi sa DDR AXI Arbiter Read Channel 1 (labaw sa 128 bytes)
UG0644 Giya sa Gumagamit Rebisyon 5.0
15
DDR AXI Arbiter
Ang mosunud nga numero nagpakita sa koneksyon tali sa nabasa nga datos nga output alang sa gibasa nga Channel 1 kung ang g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION mas ubos o katumbas sa 128 (sa kini nga kaso = 64). Figure 9 · Timing Diagram alang sa Data nga Nadawat pinaagi sa DDR AXI Arbiter Read Channel 1 (ubos o katumbas sa 128 bytes)
3.5
Testbench
Gihatag ang usa ka testbench aron masusi ang pagpaandar sa kinauyokan sa DDR Arbiter. Ang mosunud nga lamesa naglista sa mga parameter nga mahimong ma-configure sumala sa aplikasyon.
Talaan 3 · Testbench Configuration Parameter
Ngalan IMAGE_1_FILE_NAME IMAGE_2_FILE_NAME g_DATA_WIDTH WIDTH HEIGHT
Deskripsyon nga Input file ngalan alang sa hulagway nga isulat pinaagi sa pagsulat channel 1 Input file ngalan sa hulagway nga isulat pinaagi sa pagsulat channel 2 Video data gilapdon sa basahon o pagsulat channel Pahalang nga resolusyon sa hulagway nga isulat ug basahon pinaagi sa pagsulat ug pagbasa sa mga channel Vertikal nga resolusyon sa hulagway nga isulat ug basahon pinaagi sa pagsulat ug pagbasa mga kanal
UG0644 Giya sa Gumagamit Rebisyon 5.0
16
DDR AXI Arbiter
Ang mosunud nga mga lakang naghulagway kung giunsa gigamit ang testbench aron ma-simulate ang kinauyokan pinaagi sa Libero SoC. 1. Sa window sa Design Flow, i-right-click ang Create SmartDesign ug i-klik ang Run aron makahimo og SmartDesign.
Figure 10 · Paghimo SmartDesign
2. Isulod ang ngalan sa bag-ong disenyo isip video_dma sa Create New SmartDesign dialog box ug i-klik ang OK. Usa ka SmartDesign ang gihimo, ug usa ka canvas ang gipakita sa tuo sa Design Flow pane.
Figure 11 · Pagngalan sa SmartDesign
3. Sa Catalog window, palapdan ang Solutions-Video ug i-drag-and-drop ang SF2 DDR Memory Arbiter sa SmartDesign canvas.
UG0644 Giya sa Gumagamit Rebisyon 5.0
17
DDR AXI Arbiter
Figure 12 · DDR Memory Arbiter sa Libero SoC Catalog
Ang DDR Memory Arbiter Core gipakita, sama sa gipakita sa mosunod nga numero. Doble-klik ang kinauyokan aron ma-configure ang arbiter kung gikinahanglan.
UG0644 Giya sa Gumagamit Rebisyon 5.0
18
DDR AXI Arbiter
Figure 13 · DDR Memory Arbiter Core sa SmartDesign Canvas
4. Pilia ang tanan nga mga pantalan sa kinauyokan ug i-right-click ug dayon i-klik ang Promote to Top Level, ingon sa gipakita sa
UG0644 Giya sa Gumagamit Rebisyon 5.0
19
DDR AXI Arbiter
4. Pilia ang tanan nga mga pantalan sa kinauyokan ug i-right-click ug dayon i-klik ang Promote to Top Level, ingon sa gipakita sa mosunod nga numero. Figure 14 · I-promote ngadto sa Top Level Option
Siguruha nga i-promote ang tanan nga mga pantalan sa taas nga lebel sa dili pa i-klik ang icon sa paghimo sa sangkap sa toolbar.
5. I-klik ang Generate Component icon sa SmartDesign toolbar, ingon sa gipakita sa mosunod nga numero.
UG0644 Giya sa Gumagamit Rebisyon 5.0
20
DDR AXI Arbiter
5. I-klik ang Generate Component icon sa SmartDesign toolbar, ingon sa gipakita sa mosunod nga numero. Ang bahin sa SmartDesign namugna. Figure 15 · Paghimo og Component
6. Pagdala ngadto sa View > Windows > Files. Ang Files dialog box gipakita. 7. I-right-click ang simulation folder ug i-klik ang Import Files, ingon sa gipakita sa mosunod nga numero.
Hulagway 16 · Import File
8. Pag-import sa stimulus sa imahe file, navigate ug import sa usa sa mosunod files ug i-klik ang Open.
UG0644 Giya sa Gumagamit Rebisyon 5.0
21
DDR AXI Arbiter
8. Pag-import sa stimulus sa imahe file, navigate ug import sa usa sa mosunod files ug i-klik ang Open. a. Usa ka sampang RGB_in.txt file gihatag sa testbench sa mosunod nga dalan:
..Project_namecomponentMicrosemiSolutionCore ddr_memory_arbiter 2.0.0Stimulus
Aron ma-import ang sample test bench input image, browse sa sample testbench input nga imahe file, ug i-klik ang Open, ingon sa gipakita sa mosunod nga numero. Hulagway 17 · Input nga Hulagway File Pagpili
b. Aron maka-import og lain nga hulagway, tan-awa ang folder nga adunay gitinguha nga hulagway file, ug i-klik ang Open. Ang imported nga image stimulus file gilista ubos sa simulation directory, sama sa gipakita sa mosunod nga numero. Hulagway 18 · Input nga Hulagway File sa Direktoryo sa Simulation
9. Import ang ddr BFM files. Duha files nga katumbas sa
UG0644 Giya sa Gumagamit Rebisyon 5.0
ug
22
DDR AXI Arbiter
9. Import ang ddr BFM files. Duha files nga katumbas sa DDR BFM — ddr3.v ug ddr3_parameters.v gihatag sa testbench sa mosunod nga dalan: ..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus. I-right-click ang stimulus folder ug pilia ang Import Files opsyon, ug dayon pilia ang nahisgutang BFM files. Ang imported nga DDR BFM files gilista ubos sa stimulus, sama sa gipakita sa mosunod nga numero. Hulagway 19 · Gi-import File
10. Pagdala ngadto sa File > Import > Uban pa. Ang Import Files dialog box gipakita. Hulagway 20 · Import Testbench File
11. Import ang testbench ug MSS component files (top_tb.cxf, mss_top_sb_MSS.cxf, mss_top.cxf, ug mss
..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus
UG0644 Giya sa Gumagamit Rebisyon 5.0
23
11.
DDR AXI Arbiter
Figure 21 · Import nga Testbench ug MSS Component Files
Hulagway 22 · top_tb Gihimo
UG0644 Giya sa Gumagamit Rebisyon 5.0
24
DDR AXI Arbiter
3.5.1
Pag-simulate sa MSS SmartDesign
Ang mosunud nga mga panudlo naghulagway kung giunsa ang pag-simulate sa MSS SmartDesign:
1. I-klik ang Design Hierarchy tab ug pilia ang Component gikan sa show drop-down list. Gipakita ang imported nga MSS SmartDesign.
2. I-right-click ang mss_top ubos sa Trabaho ug i-klik ang Open Component, sama sa gipakita sa mosunod nga numero. Ang mss_top_sb_0 component gipakita.
Figure 23 · Bukas nga Component
3. I-right-click ang mss_top_sb_0 component ug i-klik ang Configure, sama sa gipakita sa mosunod nga numero.
UG0644 Giya sa Gumagamit Rebisyon 5.0
25
DDR AXI Arbiter
3. I-right-click ang mss_top_sb_0 component ug i-klik ang Configure, sama sa gipakita sa mosunod nga numero. Figure 24 · I-configure ang Component
Ang MSS Configuration window gipakita, sama sa gipakita sa mosunod nga numero. Figure 25 · MSS Configuration Window
4. I-klik ang Next pinaagi sa tanang mga tab sa configuration, sama sa gipakita sa mosunod nga hulagway.
UG0644 Giya sa Gumagamit Rebisyon 5.0
26
DDR AXI Arbiter
4. I-klik ang Next pinaagi sa tanang mga tab sa configuration, sama sa gipakita sa mosunod nga hulagway. Figure 26 · Mga Tab sa Configuration
Ang MSS na-configure human ma-configure ang Interrupts tab. Ang mosunod nga numero nagpakita sa pag-uswag sa MSS Configuration. Figure 27 · MSS Configuration Window Human sa Configuration
5. I-klik ang Next human makompleto ang configuration. Ang window sa Memory Map gipakita, ingon sa gipakita sa mosunod nga numero.
Hulagway 28 · Memorya nga Mapa
6. I-klik ang Finish.
7. I-klik ang Generate Component gikan sa SmartDesign toolbar aron makamugna sa MSS, sama sa gipakita sa
UG0644 Giya sa Gumagamit Rebisyon 5.0
27
DDR AXI Arbiter
7. I-klik ang Generate Component gikan sa SmartDesign toolbar aron makamugna sa MSS, sama sa gipakita sa mosunod nga numero. Figure 29 · Paghimo og Component
8. Sa window sa Design Hierarchy, i-right-click ang mss_top ubos sa Trabaho ug i-klik ang Set As Root, ingon sa gipakita sa mosunod nga numero. Figure 30 · Ibutang ang MSS isip Root
9. Sa window sa Design Flow, palapad ang Verify Pre-synthesized Design ubos sa Create Design, right-click
UG0644 Giya sa Gumagamit Rebisyon 5.0
28
DDR AXI Arbiter
9. Sa window sa Design Flow, palapad ang Verify Pre-synthesized Design ubos sa Create Design, i-right-click ang Simulate ug i-klik ang Open Interactively. Gisundog niini ang MSS. Figure 31 · I-simulate ang Pre-synthesized Design
10. I-klik ang Dili kung ang usa ka alert message gipakita aron i-associate ang Testbench stimulus sa MSS. 11. Isira ang bintana sa Modelsim human makompleto ang simulation.
Hulagway 32 · Simulation Window
UG0644 Giya sa Gumagamit Rebisyon 5.0
29
DDR AXI Arbiter
3.5.2
Pag-simulate sa Testbench
Ang mosunud nga mga panudlo naghulagway kung giunsa ang pag-simulate sa testbench:
1. Pilia ang top_tb SmartDesign Testbench ug i-klik Generate Component gikan sa SmartDesign toolbar aron makamugna ang testbench, ingon sa gipakita sa mosunod nga numero.
Figure 33 · Paghimo og Component
2. Sa Stimulus Hierarchy nga bintana, i-right-click ang top_tb (top_tb.v) testbench file ug i-klik ang Set as active stimulus. Ang stimulus gi-aktibo alang sa top_tb testbench file.
3. Sa Stimulus Hierarchy window, i-right-click ang top_tb (
UG0644 Giya sa Gumagamit Rebisyon 5.0
) testbench file ug i-klik ang Open
30
DDR AXI Arbiter
3. Sa Stimulus Hierarchy nga bintana, i-right-click ang top_tb (top_tb.v) testbench file ug i-klik ang Open Interactively gikan sa Simulate Pre-Synth Design. Gisundog niini ang kinauyokan alang sa usa ka frame. Figure 34 · Pag-simulate sa Pre-Synthesis Design
4. Kung ang simulation mabalda tungod sa runtime limit sa DO file, gamita ang run -all command para makompleto ang simulation. Pagkahuman sa simulation, pag-navigate sa View > Files > simulation sa view ang hulagway sa output sa test bench file sa simulation folder.
Ang output sa simulation ang teksto nga katumbas sa usa ka frame sa imahe, gitipigan sa Read_out_rd_ch(x).txt nga teksto file depende sa gibasa nga channel nga gigamit. Mahimo kini nga usa ka imahe ug itandi sa orihinal nga imahe.
3.6
Paggamit sa Kapanguhaan
Ang DDR Arbiter block gipatuman sa usa ka M2S150T SmartFusion®2 System-on-Chip (SoC) FPGA sa
FC1152 nga pakete) ug PolarFire FPGA (MPF300TS_ES - 1FCG1152E nga pakete).
Talaan 4 · Paggamit sa Resource para sa DDR AXI Arbiter
Resource DFFs 4-input LUTs MACC RAM1Kx18
Paggamit 2992 4493 0 20
(Para sa:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION = 1280
g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_WR_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_AXI_DWIDTH = 64
g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH = 24
RAM64x18
g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH = 32) 0
UG0644 Giya sa Gumagamit Rebisyon 5.0
31
DDR AXI Arbiter
Microsemi Corporate Headquarters One Enterprise, Aliso Viejo, CA 92656 USA Sulod sa USA: +1 800-713-4113 Sa gawas sa USA: +1 949-380-6100 Fax: +1 949-215-4996 Email: sales.support@microsemi.com www.microsemi.com
© 2018 Microsemi Corporation. Tanang katungod gigahin. Ang Microsemi ug ang Microsemi logo kay mga trademark sa Microsemi Corporation. Ang tanan nga uban nga mga marka sa pamatigayon ug mga marka sa serbisyo mao ang kabtangan sa ilang tagsa-tagsa nga mga tag-iya.
Ang Microsemi walay garantiya, representasyon, o garantiya bahin sa impormasyon nga anaa dinhi o ang kaangayan sa mga produkto ug serbisyo niini para sa bisan unsang partikular nga katuyoan, ni ang Microsemi miangkon sa bisan unsa nga tulubagon bisan unsa nga motungha gikan sa aplikasyon o paggamit sa bisan unsang produkto o sirkito. Ang mga produkto nga gibaligya dinhi ug ang bisan unsang ubang mga produkto nga gibaligya sa Microsemi gipailalom sa limitado nga pagsulay ug dili kinahanglan gamiton kauban ang mga kagamitan o aplikasyon nga kritikal sa misyon. Ang bisan unsang mga detalye sa pasundayag gituohan nga kasaligan apan wala mapamatud-an, ug ang Buyer kinahanglan nga magpahigayon ug mokompleto sa tanan nga pasundayag ug uban pang pagsulay sa mga produkto, nga nag-inusara ug kauban, o na-install sa, bisan unsang katapusan nga mga produkto. Ang pumapalit dili magsalig sa bisan unsang datos ug mga detalye sa pasundayag o mga parameter nga gihatag sa Microsemi. Responsibilidad sa Mamalit nga independente nga mahibal-an ang pagkaangay sa bisan unsang mga produkto ug sulayan ug pamatud-an ang parehas. Ang kasayuran nga gihatag sa Microsemi sa ilawom gihatag "sama sa kung asa" ug sa tanan nga mga sayup, ug ang tibuuk nga peligro nga may kalabotan sa ingon nga kasayuran hingpit nga naa sa Mamalit. Ang Microsemi wala maghatag, sa dayag o dili klaro, sa bisan unsang partido sa bisan unsang mga katungod sa patente, lisensya, o bisan unsang ubang mga katungod sa IP, bisan kung bahin sa ingon nga kasayuran mismo o bisan unsang gihulagway sa ingon nga kasayuran. Ang kasayuran nga gihatag sa kini nga dokumento gipanag-iya sa Microsemi, ug ang Microsemi adunay katungod sa paghimo sa bisan unsang mga pagbag-o sa kasayuran niini nga dokumento o sa bisan unsang mga produkto ug serbisyo sa bisan unsang oras nga wala’y pahibalo.
Ang Microsemi Corporation (Nasdaq: MSCC) nagtanyag usa ka komprehensibo nga portfolio sa semiconductor ug mga solusyon sa sistema alang sa aerospace ug depensa, komunikasyon, sentro sa datos ug mga merkado sa industriya. Ang mga produkto naglakip sa high-performance ug radiation-hardened analog mixed-signal integrated circuits, FPGAs, SoCs ug ASICs; mga produkto sa pagdumala sa kuryente; timing ug synchronization nga mga himan ug tukma nga mga solusyon sa oras, nga nagtakda sa sumbanan sa kalibutan alang sa panahon; mga himan sa pagproseso sa tingog; Mga solusyon sa RF; discrete nga mga sangkap; mga solusyon sa pagtipig ug komunikasyon sa negosyo; mga teknolohiya sa seguridad ug scalable nga anti-tampmga produkto; Mga solusyon sa Ethernet; Power-over-Ethernet ICs ug midspans; ingon man usab sa kostumbre nga mga kapabilidad sa disenyo ug serbisyo. Ang Microsemi nahimutang sa Aliso Viejo, California, ug adunay gibana-bana nga 4,800 ka mga empleyado sa tibuok kalibutan. Pagkat-on pa sa www.microsemi.com.
50200644
UG0644 Giya sa Gumagamit Rebisyon 5.0
32
Mga Dokumento / Mga Kapanguhaan
 |
Microchip UG0644 DDR AXI Arbiter [pdf] Giya sa Gumagamit UG0644 DDR AXI Arbiter, UG0644, DDR AXI Arbiter, AXI Arbiter |
