intel MNL-AVABUSREF Avalon Interface User Manual

Mga sulod itago

1 MNL-AVABUSREF Avalon Interface

2 Mga Dokumento / Mga Kapanguhaan

2.1 Mga pakisayran

3 May Kalabutan nga mga Post

MNL-AVABUSREF Avalon Interface

View Fullscreen

Mga Detalye sa Avalon® Interface
Gi-update alang sa Intel® Quartus® Prime Design Suite: 20.1

Online nga Bersyon Ipadala ang Feedback

MNL-AVABUSREF

ID: 683091 Bersyon: 2022.01.24

Mga sulod

Mga sulod
1. Pasiuna sa Avalon® Interface Specifications…………………………………………………… 4 1.1. Mga Properties ug Parameter sa Avalon………………………………………………………………. 5 1.2. Mga Papel sa Senyales………………………………………………………………………………………….5 1.3. Tayming sa Interface ……………………………………………………………………………. 5 1.4. Example: Mga Interface sa Avalon sa Mga Disenyo sa Sistema………………………………………………………. 5
2. Avalon Clock ug Reset Interfaces…………………………………………………………………………. 8 2.1. Mga Papel sa Sinyal sa Avalon Clock Sink………………………………………………………………………….. 8 2.2. Mga Kinaiya sa Lababo sa Orasan…………………………………………………………………………………… 9 2.3. Kauban nga mga Interface sa Orasan…………………………………………………………………………9 2.4. Avalon Clock Source Signal Roles…………………………………………………………………………..9 2.5. Mga Kinaiya sa Tinubdan sa Orasan………………………………………………………………………… 9 2.6. I-reset ang Sink………………………………………………………………………………. 10 2.7. I-reset ang Sink Interface Properties…………………………………………………………………… 10 2.8. Kauban nga Reset Interface ……………………………………………………………………………10 2.9. I-reset ang Tinubdan…………………………………………………………………………………….10 2.10. I-reset ang Source Interface Properties……………………………………………………………….11
3. Avalon Memory-Mapped Interfaces………………………………………………………………………….12 3.1. Pasiuna sa Avalon Memory-Mapped Interfaces…………………………………………………… 12 3.2. Avalon Memory Mapped Interface Signal Roles………………………………………………………………14 3.3. Interface Properties……………………………………………………………………………………….17 3.4. Tayming ……………………………………………………………………………………….20 3.5. Mga Pagbalhin…………………………………………………………………………………… 20 3.5.1. Kinaandan nga Pagbasa ug Pagsulat nga mga Pagbalhin………………………………………………………. 21 3.5.2. Mga Pagbalhin Gamit ang WaitrequestAllowance Property………………………………………… 23 3.5.3. Pagbasa ug Pagsulat sa mga Pagbalhin nga adunay mga Fixed Wait-States ………………………………….. 26 3.5.4. Pipelined Transfers………………………………………………………………………… 27 3.5.5. Mga Pagbalhin sa Burst…………………………………………………………………………. 30 3.5.6. Basaha ug Isulat ang mga Tubag……………………………………………………………… 34 3.6. Pag-align sa Address…………………………………………………………………………………… 36 3.7. Pag-adres sa Ahente sa Avalon-MM…………………………………………………………………………36
4. Avalon Interrupt Interfaces…………………………………………………………………………………… 38 4.1. Interrupt Sender……………………………………………………………………………………..38 4.1.1. Avalon Interrupt Sender Mga Papel sa Signal………………………………………………….38 4.1.2. Interrupt Sender Properties…………………………………………………………………… 38 4.2. Interrupt Receiver…………………………………………………………………………39 4.2.1. Avalon Interrupt Receiver Mga Papel sa Signal…………………………………………………….. 39 4.2.2. Interrupt Receiver Properties…………………………………………………………………… 39 4.2.3. Tayming sa Pag-interrupt………………………………………………………………………….. 39
5. Avalon Streaming Interfaces……………………………………………………………………………………. 40 5.1. Mga Termino ug Konsepto…………………………………………………………………………………… 41 5.2. Avalon Streaming Interface Signal Roles……………………………………………………………….. 42 5.3. Pagsunodsunod sa Signal ug Tayming ………………………………………………………………… 43 5.3.1. Duyog nga Interface…………………………………………………………………………43 5.3.2. Makapaarang ang Orasan………………………………………………………………………… 43

Mga Detalye sa Avalon® Interface 2

Ipadala ang Feedback

Mga sulod
5.4. Avalon-ST Interface Properties………………………………………………………………………….43 5.5. Kinaandan nga mga Pagbalhin sa Data ……………………………………………………………………………44 5.6. Mga Detalye sa Signal…………………………………………………………………………………… 44 5.7. Layout sa Datos ………………………………………………………………………………………. 45 5.8. Pagbalhin sa Data nga walay Backpressure……………………………………………………………… 46 5.9. Pagbalhin sa Data nga adunay Backpressure………………………………………………………………. 46
5.9.1. Mga Pagbalhin sa Data Gamit ang readyLatency ug readyAllowance……………………………….. 47 5.9.2. Mga Pagbalhin sa Data Gamit ang readyLatency……………………………………………………. 49 5.10. Mga Pagbalhin sa Packet Data………………………………………………………………………….. 50 5.11. Mga Detalye sa Signal ……………………………………………………………………………………… 51 5.12. Mga Detalye sa Protocol …………………………………………………………………………….52
6. Avalon Streaming Credit Interfaces……………………………………………………………… 53 6.1. Mga Termino ug Konsepto…………………………………………………………………………………… 53 6.2. Avalon Streaming Credit Interface Signal Roles……………………………………………….. 54 6.2.1. Duyog nga Interface…………………………………………………………………………55 6.2.2. Kinaandan nga mga Pagbalhin sa Data………………………………………………………………………….56 6.2.3. Pagbalik sa mga Kredito …………………………………………………………………. 57 6.3. Avalon Streaming Credit User Signals……………………………………………………………… 58 6.3.1. Per-Simbolo nga User Signal…………………………………………………………………. 58 6.3.2. Per-Packet User Signal……………………………………………………………………59
7. Mga Interface sa Avalon Conduit…………………………………………………………………………………………60 7.1. Mga Papel sa Sinyal sa Avalon Conduit…………………………………………………………………………. 61 7.2. Mga Properties sa Conduit ………………………………………………………………………………………. 61
8. Avalon Tristate Conduit Interface………………………………………………………………………… 62 8.1. Avalon Tristate Conduit Mga Papel sa Signal…………………………………………………………………….. 64 8.2. Tristate Conduit Properties………………………………………………………………………… 65 8.3. Tristate Conduit Timing …………………………………………………………………………….65
A. Wala na gigamit nga mga Signal………………………………………………………………………………………………. 67
B. Kasaysayan sa Pagbag-o sa Dokumento alang sa Avalon Interface Specifications……………………………… 68

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 3

683091 | 2022.01.24 Magpadala ug Feedback

1. Pasiuna sa Avalon® Interface Specifications

Ang mga interface sa Avalon® nagpasimple sa disenyo sa sistema pinaagi sa pagtugot kanimo sa dali nga pagkonektar sa mga sangkap sa Intel® FPGA. Ang pamilya sa Avalon interface naghubit sa mga interface nga angay alang sa pag-streaming sa high-speed nga datos, pagbasa ug pagsulat og mga rehistro ug memorya, ug pagkontrolar sa off-chip nga mga himan. Ang mga component nga anaa sa Platform Designer naglakip niining mga standard nga interface. Dugang pa, mahimo nimong ilakip ang mga interface sa Avalon sa naandan nga mga sangkap, nga nagpauswag sa interoperability sa mga disenyo.
Kini nga detalye naghubit sa tanan nga mga interface sa Avalon. Human mabasa kini nga detalye, kinahanglan nimong masabtan kung unsang mga interface ang angay alang sa imong mga sangkap ug kung unsang mga papel sa signal ang gamiton alang sa partikular nga mga pamatasan. Kini nga detalye naghubit sa mosunod nga pito ka mga interface:
· Avalon Streaming Interface (Avalon-ST)–usa ka interface nga nagsuporta sa unidirectional flow sa data, lakip ang multiplexed streams, packets, ug DSP data.
· Avalon Memory Mapped Interface (Avalon-MM)–usa ka address-based read/write interface nga kasagaran sa mga koneksyon sa Host-Agent.
· Avalon Conduit Interface– usa ka tipo sa interface nga nag-accommodate sa indibidwal nga mga signal o grupo sa mga signal nga dili mohaum sa bisan unsa nga lain nga matang sa Avalon. Mahimo nimong ikonektar ang mga interface sa conduit sa sulod sa usa ka sistema sa Platform Designer. Sa laing bahin, mahimo nimong i-export kini aron makonektar sa ubang mga module sa disenyo o sa FPGA pins.
· Avalon Tri-State Conduit Interface (Avalon-TC) –usa ka interface aron suportahan ang mga koneksyon sa off-chip peripheral. Ang daghang mga peripheral mahimong magpaambit sa mga pin pinaagi sa signal multiplexing, pagkunhod sa gidaghanon sa pin sa FPGA ug ang gidaghanon sa mga pagsubay sa PCB.
· Avalon Interrupt Interface–usa ka interface nga nagtugot sa mga component sa pagsenyas sa mga panghitabo ngadto sa ubang mga component.
· Avalon Clock Interface–usa ka interface nga nagmaneho o nakadawat og mga orasan.
· Avalon Reset Interface–usa ka interface nga naghatag og reset connectivity.
Ang usa ka bahin mahimong maglakip sa bisan unsang gidaghanon niini nga mga interface ug mahimo usab nga maglakip sa daghang mga higayon sa parehas nga tipo sa interface.

Mubo nga sulat:

Ang mga interface sa Avalon usa ka bukas nga sumbanan. Walay lisensya o royalty ang gikinahanglan sa pag-develop ug pagbaligya sa mga produkto nga naggamit o gibase sa mga interface sa Avalon.

May Kalabutan nga Impormasyon
· Pasiuna sa Intel FPGA IP Cores Naghatag og kinatibuk-ang impormasyon mahitungod sa tanang Intel FPGA IP cores, lakip ang parameterizing, generating, upgrade, ug simulating IP cores.
· Pagmugna og Combined Simulator Setup Script Paghimo og simulation scripts nga wala magkinahanglan og manwal nga mga update para sa software o IP version upgrades.

Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kostumer sa Intel nga makuha ang pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo. *Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.

ISO 9001:2015 Rehistrado

1. Pasiuna sa Avalon® Interface Specifications 683091 | 2022.01.24
· Project Management Best Practices Guidelines para sa episyente nga pagdumala ug pagdala sa imong proyekto ug IP files.
1.1. Mga Properties ug Parameter sa Avalon
Ang mga interface sa Avalon naghulagway sa ilang kinaiya sa mga kabtangan. Ang espesipikasyon alang sa matag tipo sa interface naghubit sa tanan nga mga kabtangan sa interface ug mga default nga kantidad. Kay example, ang maxChannel nga kabtangan sa Avalon-ST interface nagtugot kanimo sa pagtino sa gidaghanon sa mga channel nga gisuportahan sa interface. Ang clockRate property sa Avalon Clock interface naghatag sa frequency sa usa ka signal sa orasan.
1.2. Mga Papel sa Senyales
Ang matag interface sa Avalon naghubit sa mga tahas sa signal ug sa ilang pamatasan. Daghang mga papel sa signal ang opsyonal. Ikaw adunay pagka-flexible sa pagpili lamang sa mga papel sa signal nga gikinahanglan sa pagpatuman sa gikinahanglan nga gamit. Kay exampUg, ang Avalon-MM interface naglakip sa opsyonal nga beginbursttransfer ug burstcount signal nga mga tahas alang sa mga sangkap nga nagsuporta sa pagbuto. Ang Avalon-ST interface naglakip sa opsyonal nga startofpacket ug endofpacket signal roles para sa mga interface nga nagsuporta sa mga packet.
Gawas sa mga interface sa Avalon Conduit, ang matag interface mahimong maglakip lamang sa usa ka signal sa matag papel sa signal. Daghang mga papel sa signal nagtugot sa aktibo-ubos nga mga signal. Ang aktibo nga taas nga mga signal kasagarang gigamit niini nga dokumento.
1.3. Tayming sa Interface
Ang sunod nga mga kapitulo niini nga dokumento naglakip sa impormasyon sa panahon nga naghulagway sa mga pagbalhin alang sa indibidwal nga mga tipo sa interface. Walay garantiya nga performance alang sa bisan unsa niini nga mga interface. Ang aktuwal nga pasundayag nagdepende sa daghang mga hinungdan, lakip ang disenyo sa sangkap ug pagpatuman sa sistema.
Kadaghanan sa mga interface sa Avalon kinahanglan nga dili sensitibo sa sulud sa mga signal gawas sa orasan ug pag-reset. Ang ubang mga signal mahimong mobalhin sa makadaghang higayon sa dili pa kini mo-stabilize. Ang eksaktong oras sa mga signal tali sa mga sulab sa orasan magkalainlain depende sa mga kinaiya sa pinili nga Intel FPGA. Kini nga espesipikasyon wala magtino sa mga kinaiya sa elektrikal. Tan-awa ang angay nga dokumentasyon sa aparato alang sa mga detalye sa elektrikal.
1.4. Example: Mga Interface sa Avalon sa Mga Disenyo sa Sistema
Niining exampAng Ethernet Controller naglakip sa unom ka lain-laing matang sa interface: · Avalon-MM · Avalon-ST · Avalon Conduit · Avalon-TC · Avalon Interrupt · Avalon Clock.
Ang Nios® II processor nag-access sa kontrol ug status register sa on-chip nga mga sangkap pinaagi sa Avalon-MM interface. Ang nagkatibulaag nagtigum sa mga DMA nga nagpadala ug nakadawat og datos pinaagi sa mga interface sa Avalon-ST. Upat ka mga sangkap naglakip sa interrupt

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 5

1. Pasiuna sa Avalon® Interface Specifications 683091 | 2022.01.24

Hulagway 1.

mga interface nga giserbisyuhan sa software nga nagdagan sa Nios II processor. Ang usa ka PLL modawat ug orasan pinaagi sa Avalon Clock Sink interface ug naghatag ug duha ka tinubdan sa orasan. Duha ka sangkap ang naglakip sa mga interface sa Avalon-TC aron ma-access ang mga memorya sa off-chip. Sa katapusan, ang DDR3 controller maka-access sa external DDR3 memory pinaagi sa Avalon Conduit interface.

Ang Avalon Interface sa usa ka System Design nga adunay Scatter Gather DMA Controller ug Nios II Processor

Giimprinta nga Circuit Board

SSRAM Flash

DDR3

Intel FPGA
M Avalon-MM Host Cn Avalon Conduit S Avalon-MM AgentTCM Avalon-TC Host Src Avalon-ST Tinubdan TCS Avalon-TC Ahente Snk Avalon-ST Sink CSrc Avalon Clock Tinubdan
CSnk Avalon Clock Sink

Cn Tristate Conduit
Bridge TCS
TCM Tristate Conduit
Pin Sharer TCS TCS

IRQ4 IRQ3 Nios II

IRQ1 C1

UART S

Timer sa IRQ2

TCM

Tristate Cntrl SSRAM

Tristate Cntrl Flash

Cn DDR3 Controller
S

Avalon-MM

Agianan

Cn Src Avalon-ST

Ethernet Controller
Snk

FIFO Buffer Avalon-ST

Avalon-ST

FIFO Buffer

SM Scatter GatheIrRQ4
DMA Snk

S C2

Avalon-ST

Si Src

M IRQ3

Scatter Gather DMA

CSrc

CSnkPLL C1

Ref Clk

CSrc

Sa mosunod nga numero, ang usa ka eksternal nga processor nag-access sa kontrol ug status register sa on-chip nga mga sangkap pinaagi sa usa ka eksternal nga bus bridge nga adunay Avalon-MM interface. Ang PCI Express Root Port nagkontrolar sa mga device sa printed circuit board ug sa ubang mga component sa FPGA pinaagi sa pagmaneho sa on-chip PCI Express Endpoint nga adunay AvalonMM host interface. Ang usa ka eksternal nga processor nagdumala sa mga interrupt gikan sa lima ka mga sangkap. Ang usa ka PLL modawat ug reperensya nga orasan pinaagi sa Avalon Clock sink interface ug naghatag ug duha ka orasan

Mga Detalye sa Avalon® Interface 6

Ipadala ang Feedback

1. Pasiuna sa Avalon® Interface Specifications 683091 | 2022.01.24

Hulagway 2.

tinubdan. Ang flash ug SRAM nga mga panumduman nag-ambit sa FPGA pins pinaagi sa Avalon-TC interface. Sa katapusan, ang SDRAM controller maka-access sa external SDRAM memory pinaagi sa Avalon Conduit interface.
Ang Avalon Interface sa usa ka System Design nga adunay PCI Express Endpoint ug External Processor

Giimprinta nga Circuit Board

PCI Express Root Port

External nga CPU

Intel FPGA
IRQ1
Ethernet MAC

IRQ2 Custom Logic
M
Avalon-MM

Pagtapos sa PCI Express

IRQ3 IRQ5 IRQ4 IRQ3
IRQ2 IRQ1

External Bus Protocol Bridge
M

Tristate Cntrl SSRAM TCS

Tristate Cntrl Flash TCS

SDRAM Controller

IRQ4

IRQ5

UART C2

Custom nga Logic C2

TCM TCM Tristate Conduit
Pin Sharer TCS
TCM Tristate Conduit
Taytayan Cn

Ref Clk

CSrc CSnk PLL C1
CSrc C2

SSRAM

Flash

Cn SDRAM

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 7

683091 | 2022.01.24 Magpadala ug Feedback

2. Avalon Clock ug Reset Interfaces

Hulagway 3.

Ang mga interface sa Avalon Clock naghubit sa orasan o mga orasan nga gigamit sa usa ka sangkap. Ang mga sangkap mahimong adunay mga input sa orasan, mga output sa orasan, o pareho. Ang phase locked loop (PLL) kay example sa usa ka component nga adunay usa ka orasan input ug orasan outputs.

Ang mosunud nga numero usa ka gipasimple nga ilustrasyon nga nagpakita sa labing hinungdanon nga mga input ug output sa usa ka sangkap sa PLL.

PLL Core Clock Outputs ug Inputs

PLL Core

altpll Intel FPGA IP

i-reset

I-reset

Relo

Lababo

Tinubdan

Interface sa Output sa Orasan1

Gigikanan sa Orasan

Interface sa Output sa Orasan2

ref_clk

Relo

Lababo

Tinubdan

Interface sa Output sa Orasan_n

2.1. Mga Papel sa Signal sa Avalon Clock Sink

Ang usa ka lababo sa orasan naghatag usa ka pakisayran sa oras alang sa ubang mga interface ug internal nga lohika.

Talaan 1.

Mga Papel sa Signal sa Sink sa Orasan

Papel sa Senyales clk

Lapad 1

Input sa Direksyon

Gikinahanglan Oo

Deskripsyon
Usa ka signal sa orasan. Naghatag ug pag-synchronize alang sa internal nga lohika ug alang sa ubang mga interface.

ISO 9001:2015 Rehistrado

2. Avalon Clock ug Reset Interfaces 683091 | 2022.01.24

2.2. Mga Properties sa Lababo sa Orasan

Talaan 2.

Mga Properties sa Lababo sa Orasan

Ngalan clockRate

Default nga Bili 0

Legal nga Bili 0

Deskripsyon
Nagpakita sa frequency sa Hz sa clock sink interface. Kung 0, ang rate sa orasan nagtugot sa bisan unsang frequency. Kung dili zero, ang Platform Designer nagpagawas usa ka pasidaan kung ang konektado nga gigikanan sa orasan dili ang piho nga frequency.

2.3. Kauban nga mga Interface sa Orasan
Ang tanan nga magkadungan nga mga interface adunay usa ka kauban nga Clock nga kabtangan nga nagtino kung unsang gigikanan sa orasan sa sangkap ang gigamit ingon usa ka pakisayran sa pag-synchronize alang sa interface. Kini nga kabtangan gihulagway sa mosunod nga numero.
Figure 4. nalambigitClock Property

rx_clk Orasan
Lababo

Dual Clock FIFO

Orasan tx_clk
Lababo

rx_data ST associatedClock = “rx_clk”
Lababo

associatedClock = “tx_clk” ST tx_data
Tinubdan

2.4. Avalon Clock Source Signal Roles

Ang Avalon Clock source interface nag-drive sa signal sa orasan gikan sa usa ka component.

Talaan 3.

Mga Papel sa Senyales sa Tinubdan sa Orasan

Papel sa Senyales

Lapad

Direksyon

clk

Output

Gikinahanglan Oo

Deskripsyon Usa ka signal sa orasan sa output.

2.5. Mga Properties sa Tinubdan sa Orasan

Talaan 4.

Mga Properties sa Tinubdan sa Orasan

Ngalan nga may kalabotanDirectClock

Default nga Bili
N/A

clockRate

clockRateNailhan

bakak

Legal nga mga Bili

Deskripsyon

usa ka input Ang ngalan sa input sa orasan nga direktang nagmaneho niining ngalan sa orasan nga output sa orasan, kung naa.

Nagpakita sa frequency sa Hz diin ang output sa orasan gimaneho.

tinuod, bakak

Nagpakita kung nahibal-an o wala ang frequency sa orasan. Kung nahibal-an ang frequency sa orasan, mahimo nimong ipasibo ang ubang mga sangkap sa sistema.

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 9

2. Avalon Clock ug Reset Interfaces 683091 | 2022.01.24

2.6. I-reset ang Sink

Talaan 5.

I-reset ang Input Signal Roles
Ang reset_req signal usa ka opsyonal nga signal nga imong magamit aron mapugngan ang pagkadunot sa sulod sa memorya pinaagi sa pag-reset sa handshake sa wala pa ang usa ka asynchronous reset assertion.

Papel sa Senyales

Lapad

Direksyon

Gikinahanglan

Deskripsyon

i-reset, i-reset_n

Input

I-reset ang internal logic sa usa ka interface o component

ngadto sa estado nga gitakda sa user. Ang synchronous nga mga kabtangan sa

ang pag-reset gihubit sa mga synchronousEdges

parametro.

reset_req

input

Dili

Sayo nga timailhan sa reset signal. Kini nga signal naglihok isip a

labing menos usa ka siklo nga pasidaan sa pending nga pag-reset alang sa ROM

mga primitibo. Gamita ang reset_req aron ma-disable ang pagpaandar sa orasan

o mask ang address bus sa usa ka on-chip memory, sa

pugngan ang adres gikan sa pagbalhin kung ang usa ka

asynchronous reset input gipahayag.

2.7. I-reset ang Sink Interface Properties

Talaan 6.

I-reset ang Input Signal Roles

Ngalan nga may kalabutanClock

Default nga Bili
N/A

synchronous-Edges

DEASSERT

Legal nga mga Bili

Deskripsyon

ngalan sa orasan

Ang ngalan sa usa ka orasan diin kini nga interface gi-synchronize. Gikinahanglan kung ang kantidad sa synchronousEdges DEASSERT o BOTH.

WALAY DEASSERT
DUHA

Nagpakita sa matang sa pag-synchronize nga gikinahanglan sa pag-reset sa input. Ang mosunod nga mga bili gihubit:
· NONEwalay pag-synchronize ang gikinahanglan tungod kay ang component naglakip sa logic alang sa internal nga pag-synchronize sa reset signal.
· DEASSERTang reset assertion kay asynchronous ug deassertion kay synchronous.
DUHA ang pag-reset sa assertion ug deassertion magkadungan.

2.8. Kauban nga Reset Interface
Ang tanan nga kadungan nga mga interface adunay usa ka kauban nga Reset nga kabtangan nga nagtino kung unsang signal sa pag-reset ang nag-reset sa logic sa interface.

2.9. I-reset ang Tinubdan

Talaan 7.

I-reset ang Output Signal Roles
Ang reset_req signal usa ka opsyonal nga signal nga imong magamit aron mapugngan ang pagkadunot sa sulod sa memorya pinaagi sa pag-reset sa handshake sa wala pa ang usa ka asynchronous reset assertion.

Papel sa Senyales

Lapad

Direksyon

Gikinahanglan

Deskripsyon

reset reset_n

Output

I-reset ang internal logic sa usa ka interface o component

ngadto sa estado nga gitakda sa user.

reset_req

Output

Opsyonal Makapahimo sa paghimo sa pag-reset sa hangyo, nga usa ka sayo

signal nga gipahayag sa wala pa i-reset ang assertion. Kausa

mipahayag, kini dili mahimong deasserted hangtud sa reset mao ang

nahuman.

Mga Detalye sa Avalon® Interface 10

Ipadala ang Feedback

2. Avalon Clock ug Reset Interfaces 683091 | 2022.01.24

2.10. I-reset ang Source Interface Properties

Talaan 8.

I-reset ang Interface Properties

Ngalan

Default nga Bili

Legal nga mga Bili

Deskripsyon

kaubangOrasan

N/A

usa ka orasan

Ang ngalan sa usa ka orasan diin kini nga interface

ngalan

gidungan. Gikinahanglan kon ang bili sa

Ang synchronousEdges mao ang DEASSERT o DUHA.

kaubanDirectReset

N/A

usa ka pag-reset

Ang ngalan sa reset input nga direktang nagmaneho niini

ngalan

i-reset ang tinubdan pinaagi sa usa-sa-usa nga link.

kaubanResetSinks

N/A

usa ka pag-reset

Gipiho ang pag-reset sa mga input nga hinungdan sa usa ka gigikanan sa pag-reset

ngalan

ipahayag ang pag-reset. Kay example, usa ka reset synchronizer nga

naghimo sa usa ka OR nga operasyon nga adunay daghang pag-reset nga mga input sa

paghimo usa ka reset output.

synchronousEdges

DEASSERT

WALAY DEASSERT
DUHA

Nagpakita sa pag-synchronize sa pag-reset sa output. Ang mosunod nga mga bili gihubit:
· WALAAng reset interface kay asynchronous.
· DEASSERTang reset assertion kay asynchronous ug deassertion kay synchronous.
· DUHA ang pag-reset sa pagpahayag ug pag-deassertion magkadungan.

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 11

683091 | 2022.01.24 Magpadala ug Feedback
3. Avalon Memory-Mapped Interfaces
3.1. Pasiuna sa Avalon Memory-Mapped Interfaces
Mahimo nimong gamiton ang mga interface nga Avalon Memory-Mapped (Avalon-MM) aron ipatuman ang mga interface sa pagbasa ug pagsulat alang sa mga sangkap sa Host ug Ahente. Ang mosunod mao ang exampubay-ubay nga mga component nga kasagaran naglakip sa memory-mapped interfaces: · Microprocessors · Memories · UARTs · DMAs · Timers Avalon-MM interfaces gikan sa yano ngadto sa komplikado. Kay exampAng mga interface sa SRAM nga adunay fixed-cycle nga pagbasa ug pagsulat nga mga pagbalhin adunay yano nga mga interface sa Avalon-MM. Ang mga pipeline nga interface nga makahimo sa mga burst transfer komplikado.

ISO 9001:2015 Rehistrado

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Hulagway 5.

Pag-focus sa Avalon-MM Agent Transfers
Ang mosunod nga numero nagpakita sa usa ka tipikal nga sistema, nga nagpasiugda sa Avalon-MM ahente interface koneksyon sa interconnect panapton.
Ethernet PHY

sistema sa valon-MM
Proseso nga Avalon-MM
Host

Ethernet MAC
Avalon-MM Host

Custom nga Logic
Avalon-MM Host

Interconnect

Avalon-MM Ahente
Flash Controller

Avalon-MM Ahente
Kontroler sa SRAM

Avalon-MM Ahente
Controller sa RAM

Avalon-MM Ahente
UART

AvaAavloanlon- MM SlaAvgeePnotrt
Lor Custom
lohika

Tristate Conduit Ahente
Tristate Conduit Pin Sharer ug Tristate Conduit Bridge
Tristate Conduit Host

Tristate Conduit Ahente
Flash Memory

Tristate Conduit Ahente
SRAM Memory

Memorya sa RAM

RS-232

Ang mga component sa Avalon-MM kasagaran naglakip lamang sa mga signal nga gikinahanglan alang sa component logic.

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 13

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Hulagway 6.

Example Agent Component

Ang 16-bit general-purpose I/O peripheral nga gipakita sa mosunod nga numero motubag lamang sa pagsulat sa mga hangyo. Kini nga sangkap naglakip lamang sa mga signal sa Ahente nga gikinahanglan alang sa pagsulat sa mga pagbalhin.

Avalon-MM Peripheral writedata[15..0] D

Aplikasyon-

pio_out[15..0] Piho
Interface

Avalon-MM Interface
(Avalon-MM pagsulat Agent Interface)
clk

CLK_EN

Ang matag signal sa usa ka ahente sa Avalon-MM katumbas sa eksaktong usa ka papel sa signal sa Avalon-MM. Ang interface sa Avalon-MM mahimong mogamit lamang sa usa ka pananglitan sa matag papel sa signal.

3.2. Avalon Memory Mapped Interface Signal Roles

Ang mga tahas sa signal naghubit sa mga tipo sa signal nga gitugotan sa Avalon memory mapped host ug ahente port.

Kini nga espesipikasyon wala magkinahanglan sa tanang signal nga anaa sa usa ka Avalon memory mapped interface. Walay usa ka signal nga gikinahanglan kanunay. Ang minimum nga kinahanglanon para sa Avalon memory mapped interface mao ang readdata para sa read-only interface, o writedata ug write para sa write-only interface.

Ang mosunod nga talaan naglista sa mga papel sa signal alang sa Avalon memory mapped interface:

Talaan 9.

Avalon Memory Mapped Signal Roles
Ang ubang mga signal nga na-map sa memorya sa Avalon mahimong aktibo nga taas o aktibo nga ubos. Kung aktibo nga ubos, ang ngalan sa signal matapos sa _n.

Papel sa Senyales

Lapad

Direksyon

Gikinahanglan

Deskripsyon

adres

1 – 64 Host Ahente

byteenable byteenable_n

2, 4, 8, 16,
32, 64, 128

Ahente sa Host

Panguna nga mga Signal

Dili

Mga host: Sa kasagaran, ang signal sa address nagrepresentar sa usa ka byte

adres. Ang bili sa adres kinahanglang mohaom sa gilapdon sa datos.

Aron magsulat sa piho nga mga byte sulod sa usa ka pulong nga datos, kinahanglan gamiton sa host

ang byteenable nga signal. Tan-awa ang address Units interface

kabtangan alang sa pulong addressing.

Mga Ahente: Sa kasagaran, ang interconnect naghubad sa byte nga adres ngadto sa pulong nga adres sa adres sa ahente. Gikan sa panan-aw sa ahente, ang matag pag-access sa ahente alang sa usa ka pulong sa datos.

Kay example, address = 0 mipili sa unang pulong sa ahente. address = 1 mipili sa ikaduhang pulong sa ahente. Tan-awa ang address Units interface property alang sa byte addressing.

Dili

Makapahimo sa usa o labaw pa nga piho nga byte lane sa panahon sa pagbalhin sa

interface sa gilapdon nga labaw pa kay sa 8 bits. Ang matag bit sa byteenable

katumbas sa usa ka byte sa writedata ug readdata. Ang host

gamay sa byteenable nagpakita kung byte mao ang

nagpadayon…

Mga Detalye sa Avalon® Interface 14

Ipadala ang Feedback

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Papel sa Senyales
debugaccess read read_n readdata tubag [1:0] write write_n writedata

Lapad

Gikinahanglan ang Direksyon

Deskripsyon

gisulat sa. Atol sa pagsulat, ang mga byteenable nagtino kung unsang mga byte ang gisulat. Ang ubang mga byte kinahanglan nga dili tagdon sa ahente. Atol sa mga pagbasa, ang byteenables nagpakita kung unsang mga byte ang gibasa sa host. Ang mga ahente nga nagbalik lang sa readdata nga walay mga epekto gawasnon nga dili ibalewala ang mga byteenable sa panahon sa pagbasa. Kung ang usa ka interface walay byteenable signal, ang pagbalhin magpadayon ingon nga ang tanan nga byteenables gipahayag.
Kung labaw pa sa usa ka gamay sa byteenable nga signal ang gipahayag, ang tanan nga gipahayag nga mga agianan magkasikbit.

Ahente sa Host

Dili

Kung gipahayag, gitugotan ang Nios II nga processor sa pagsulat sa on-chip

mga panumduman nga gi-configure isip mga ROM.

Ahente sa Host

Dili

Gipamatud-an nga nagpaila sa usa ka gibasa nga pagbalhin. Kung naa, ang readdata kay

gikinahanglan.

8, 16, Ahente Host

Dili

Ang readdata nga gimaneho gikan sa ahente ngadto sa host isip tubag sa

32,

usa ka pagbasa sa pagbalhin. Gikinahanglan alang sa mga interface nga nagsuporta sa mga pagbasa.

64,

128,

256,

512,

1024

Ahente Host

Dili

Ang tubag nga signal usa ka opsyonal nga signal nga nagdala sa

kahimtang sa tubag.

Mubo nga sulat: Tungod kay ang signal gipaambit, ang usa ka interface dili maka-isyu o makadawat sa usa ka tubag sa pagsulat ug usa ka tubag sa pagbasa sa parehas nga siklo sa orasan.

· 00: OKAY–Malamposong tubag alang sa usa ka transaksyon.

· 01: RESERVED–Gireserba ang encoding.

· 10: SLVERR–Error gikan sa usa ka endpoint agent. Nagpakita sa usa ka dili malampuson nga transaksyon.

· 11: DECODEERROR–Nagpakita sa pagsulay nga pag-access sa usa ka wala matino nga lokasyon.

Para sa pagbasa sa mga tubag:

· Usa ka tubag ang gipadala sa matag readdata. Ang gibasa nga gitas-on sa pagbuto sa N moresulta sa N nga mga tubag. Diyutay nga mga tubag ang dili balido, bisan kung adunay sayup. Ang tubag signal bili mahimong lain-laing alang sa matag readdata sa pagbuto.

· Ang interface kinahanglan adunay read control signal. Ang suporta sa pipeline posible sa readdatavalid nga signal.

· Sa mga sayup sa pagbasa, ang katugbang nga readdata mao ang "dili pag-atiman".

Para sa pagsulat sa mga tubag:

· Usa ka tubag sa pagsulat kinahanglan ipadala alang sa matag mando sa pagsulat. Ang usa ka write burst moresulta sa usa lang ka tubag, nga kinahanglang ipadala human ang kataposang write transfer sa burst madawat.

· Kung naa ang writeresponsevalid, ang tanan nga mga mando sa pagsulat kinahanglan makompleto nga adunay mga tubag sa pagsulat.

Ahente sa Host

Dili

Gipamatud-an nga nagpaila sa pagsulat sa pagbalhin. Kung naa, ang writedata mao

gikinahanglan.

8, 16, 32, 64, 128, 256, 512, 1024

Ahente sa Host

Dili

Data alang sa pagsulat sa pagbalhin. Ang gilapdon kinahanglan nga parehas sa

gilapdon sa readdata kon ang duha anaa. Gikinahanglan alang sa mga interface

kanang suporta nagsulat.

Mga Signal sa Estado sa Paghulat

nagpadayon…

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 15

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Signal Role lock
waitrequest waitrequest_ n
readdatavali d readdatavali d_n
balido ang pagsulat sa mga tubag

Lapad 1
1
1 1

Gikinahanglan ang Direksyon

Deskripsyon

Ahente sa Host

Dili

lock nagsiguro nga sa higayon nga ang usa ka host makadaog sa arbitrasyon, ang mananaog nga host

nagmintinar sa access sa ahente alang sa daghang mga transaksyon. Lock

nagpahayag nga nahiuyon sa una nga pagbasa o pagsulat sa usa ka naka-lock

han-ay sa mga transaksyon. I-lock ang mga dessert sa final

transaksyon sa usa ka naka-lock nga han-ay sa mga transaksyon. lock assertion

dili garantiya nga ang arbitrasyon madaog. Pagkahuman sa lock-

nga nag-ingon nga ang host gihatag na, kana nga host nagpabilin nga gihatag hangtod

gitangtang ang lock.

Ang usa ka host nga adunay kandado dili mahimo nga usa ka pagbuto nga host. Ang mga kantidad sa prayoridad sa arbitrasyon alang sa mga host nga nasangkapan sa kandado gibalewala.

kandado ilabi na nga mapuslanon alang sa read-modify-write (RMW) nga mga operasyon. Ang kasagarang read-modify-write nga operasyon naglakip sa mosunod nga mga lakang:

1. Ang Host A nagpahayag sa lock ug nagbasa sa 32-bit data nga adunay daghang bit field.

2. Host A deasserts lock, usbon ang usa ka gamay nga field, ug isulat ang 32-bit data balik.

lock nagpugong sa host B sa paghimo ug pagsulat tali sa pagbasa ug pagsulat sa Host A.

Ahente Host

Dili

Ang usa ka ahente nagpahayag sa waitrequest kung dili makatubag sa a

pagbasa o pagsulat hangyo. Gipugos ang host sa paghulat hangtod sa

Ang interconnect andam na sa pagpadayon sa pagbalhin. Sa pagsugod sa

tanan nga mga pagbalhin, usa ka host ang magsugod sa pagbalhin ug maghulat hangtod

ang waitrequest giwagtang. Ang usa ka tagbalay kinahanglang dili mohimog pangagpas

mahitungod sa assertion state of waitrequest kung ang host walay trabaho:

waitrequest mahimong taas o ubos, depende sa sistema

kabtangan.

Kung ang waitrequest gipahayag, ang mga signal sa pagkontrol sa host sa ahente kinahanglan magpabilin nga makanunayon gawas sa pagsugod sa pagbalhin. Para sa timing diagram nga naghulagway sa beginbursttransfer signal, tan-awa ang numero sa Read Bursts.

Ang usa ka ahente nga naka-map sa memorya sa Avalon mahimong ipahayag ang paghangyo sa paghulat panahon sa mga idle cycle. Ang usa ka host sa Avalon memory mapped mahimo nga magsugod sa usa ka transaksyon kung ang waitrequest gipahayag ug maghulat nga ang signal ma-deasserted. Aron malikayan ang pagkandado sa sistema, ang usa ka aparato sa ahente kinahanglan nga ipahayag ang paghangyo sa paghulat kung gi-reset.

Mga Senyales sa Pipeline

Ahente Host

Dili

Gigamit alang sa variable-latency, pipelined read transfers. Kanus-a

gipahayag, nagpakita nga ang readdata signal adunay balido nga datos.

Para sa usa ka read burst nga adunay burstcount value , ang

readdatavalid nga signal kinahanglan nga ipahayag mga panahon, kausa alang sa

matag readdata item. Kinahanglan adunay labing menos usa ka siklo sa latency

tali sa pagdawat sa gibasa ug pagpahayag sa

readdatavalid. Para sa timing diagram nga nag-ilustrar sa readdatavalid nga signal, tan-awa ang Pipelined Read Transfer nga adunay Variable Latency.

Ang usa ka ahente mahimong ipahayag ang readdatavalid aron ibalhin ang data ngadto sa host nga independente kung ang ahente nagpugong sa usa ka bag-ong command nga adunay waitrequest.

Gikinahanglan kung ang host nagsuporta sa pipelined reads. Ang mga nagbuslot nga host nga adunay function sa pagbasa kinahanglan nga maglakip sa readdatavalid signal.

Ahente Host

Dili

Usa ka opsyonal nga signal. Kung naa, isulat ang mga isyu sa interface

mga tubag alang sa pagsulat nga mga mando.

Kung gipahayag, ang kantidad sa signal sa tubag usa ka balido nga tubag sa pagsulat.

Ang writeresponsevalid kay gipahayag lang sa usa ka clock cycle o labaw pa human madawat ang write command. Adunay labing menos usa ka latency sa siklo sa orasan gikan sa pagdawat sa mando hangtod sa pagpahayag sa

writeresponsevalid.

nagpadayon…

Mga Detalye sa Avalon® Interface 16

Ipadala ang Feedback

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Papel sa Senyales

Lapad

Gikinahanglan ang Direksyon

Deskripsyon

Ang usa ka mando sa pagsulat giisip nga gidawat kung ang katapusan nga pagbuto sa pagbuto gihatag sa ahente ug gamay ang paghulat. writeresponsevalid mahimong ipahayag ang usa o daghan pa nga mga siklo sa orasan pagkahuman na-isyu ang katapusang beat sa pagbuto.

burstcount

1 11 Host Ahente

Mga Sinyal sa Pagbuto

Dili

Gigamit sa pagbuto sa mga host aron ipakita ang gidaghanon sa mga pagbalhin sa

matag pagbuto. Ang bili sa maximum burstcount parameter

kinahanglan nga usa ka gahum sa 2. Usa ka burstcount interface sa gilapdon maka-encode sa usa ka max nga pagbuto sa gidak-on 2( -1). Kay exampug, 4-bit

Ang burstcount signal makasuporta sa maximum burst count nga 8.

Ang minimum nga burstcount kay 1. Ang

Ang constantBurstBehavior property nagkontrolar sa timing sa

signal sa burstcount. Ang pagbuto sa mga host nga adunay function sa pagbasa kinahanglan

iapil ang readdatavalid signal.

Para sa nagbuto nga mga host ug ahente nga naggamit sa mga adres sa byte, ang mosunod nga pagdili magamit sa gilapdon sa adres:

>= +
log2( )
Para sa nagbuto nga mga host ug ahente nga naggamit sa mga adres sa pulong, ang log2 nga termino sa ibabaw wala iapil.

pagsugodbursttr

Interconnect

tubag

Ahente

Dili

Gipamatud-an alang sa unang siklo sa usa ka pagbuto aron ipakita kung kanus-a ang pagbuto

nagsugod na ang pagbalhin. Kini nga signal giwagtang pagkahuman sa usa ka siklo

walay sapayan sa bili sa waitrequest. Para sa timing diagram

nga naghulagway sa beginbursttransfer, tan-awa ang numero sa Basaha

Mga pagbuto.

opsyonal ang beginbursttransfer. Ang usa ka ahente kanunay nga makalkulo sa sulod sa pagsugod sa sunod nga write burst transaction pinaagi sa pag-ihap sa mga pagbalhin sa datos.

Pasidaan: ayaw gamita kini nga signal. Kini nga signal anaa aron suportahan ang legacy memory controllers.

3.3. Interface Properties

Talaan 10. Avalon-MM Interface Properties

Ngalan address Units

Default nga Bili
Mga simbolo sa host Ahente -
mga pulong

Legal nga mga Bili
mga pulong, mga simbolo

Deskripsyon
Gipiho ang yunit alang sa mga adres. Ang usa ka simbolo kasagaran usa ka byte. Tan-awa ang kahulugan sa adres sa Avalon Memory-Mapped Interface Signal Types table para sa kasagarang paggamit niini nga kabtangan.

kanunayBurstMaxBurst burstcountUnits

bakak nga mga pulong

tinuod, bakak
mga pulong, mga simbolo

Kung tinuod, nagpakita nga ang host kanunay nga nag-isyu sa labing taas nga gitas-on nga pagbuto. Ang labing taas nga gitas-on sa pagbuto mao ang 2burstcount_width - 1. Kini nga parameter walay epekto alang sa mga interface sa ahente sa Avalon-MM.
Kini nga kabtangan nagtino sa mga yunit alang sa signal sa burstcount. Alang sa mga simbolo, ang kantidad sa burstcount gihubad ingon ang gidaghanon sa mga simbolo (bytes) sa pagbuto. Alang sa mga pulong, ang kantidad sa burstcount gihubad ingon ang gidaghanon sa mga pagbalhin sa pulong sa pagbuto.

burstOnBurstBoundariesOnly

bakak

tinuod, bakak

Kung tinuod, ang mga pagbalhin sa pagbuto nga gipresentar niini nga interface magsugod sa mga adres nga mga multiple sa labing kadaghan nga gidak-on sa pagbuto.
nagpadayon…

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 17

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Ngalan constantBurstBehavior
holdTime(1) linewrapBursts
maximumPendingReadTransacti ons (1)
maximumPendingWriteTransact ion minimumResponseLatency

Default nga Value Host -false Agent -false
0 bakak
1(2)
0 1

Legal nga mga bili tinuod, bakak
0 1000 nga mga siklo
tinuod, bakak
1 64
1 64

Deskripsyon
Mga Host: Kung tinuod, nagpahayag nga ang host naghupot sa adres ug burstcount nga kanunay sa tibuuk nga transaksyon sa pagbuto. Kung bakak (default), nagpahayag nga ang host naghupot sa address ug burstcount nga kanunay alang lamang sa unang beat sa usa ka pagbuto. Mga Ahente: Kung tinuod, nagpahayag nga ang ahente nagpaabut sa address ug burstcount nga magpabilin nga makanunayon sa usa ka pagbuto. Kung bakak (default), nagpahayag nga ang ahente samples address ug burstcount lang sa unang beat sa burst.
Nagtino sa oras sa timingMga yunit tali sa deassertion sa pagsulat ug sa deassertion sa adres ug data. (Magamit lamang sa pagsulat sa mga transaksyon.)
Ang ubang mga memory device nagpatuman ug wrapping burst imbes sa incrementing burst. Sa diha nga ang usa ka wrapping burst moabot sa burst boundary, ang adres mobalik sa miaging burst boundary. Ang low-order bit lang ang gikinahanglan para sa pag-ihap sa address. Kay example, usa ka wrapping burst aron matubag ang 0xC nga adunay burst boundaries matag 32 bytes sa usa ka 32-bit nga interface mosulat sa mosunod nga mga adres: · 0xC · 0x10 · 0x14 · 0x18 · 0x1C · 0x0 · 0x4 · 0x8
Mga Ahente: Kini nga parameter mao ang pinakataas nga gidaghanon sa mga pending nga pagbasa nga mahimo sa ahente sa pagpila. Ang bili kinahanglang dili zero para sa bisan unsang ahente nga adunay readdatavalid nga signal.
Tan-awa ang Pipelined Read Transfer nga adunay Variable Latency alang sa usa ka timing diagram nga naghulagway niini nga kabtangan ug alang sa dugang nga impormasyon mahitungod sa paggamit sa waitrequest ug readdatavalid nga adunay daghang mga outstanding reads.
Mga Host: Kini nga kabtangan mao ang labing kadaghan nga mga outstanding read transactions nga mahimo sa host.
Mubo nga sulat: Ayaw ibutang kini nga parameter sa 0. (Alang sa backwards compatibility, ang software nagsuporta sa parameter setting sa 0. Apan, dili nimo gamiton kini nga setting sa bag-ong mga disenyo).
Ang kinatas-an nga gidaghanon sa mga pending nga wala ma-post nga mga sinulat nga mahimong dawaton sa usa ka ahente o mahimong i-isyu sa usa ka host. Ang usa ka ahente nagpahayag sa waitrequest sa higayon nga ang interconnect makaabot niini nga limitasyon, ug ang host mihunong sa pag-isyu og mga sugo. Ang default nga kantidad mao ang 0, nga nagtugot sa walay kinutuban nga pending nga pagsulat sa mga transaksyon alang sa usa ka host nga nagsuporta sa pagsulat sa mga tubag. Ang usa ka ahente nga nagsuporta sa pagsulat sa mga tubag kinahanglan nga ibutang kini sa usa ka dili zero nga kantidad.
Alang sa mga interface nga nagsuporta sa readdatavalid o writeresponsevalid, nagtino sa minimum nga gidaghanon sa mga siklo tali sa usa ka read o write command ug ang tubag sa command.
nagpadayon…

Mga Detalye sa Avalon® Interface 18

Ipadala ang Feedback

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Ngalan readLatency(1) readWaitTime(1) setupTime(1) timingUnits(1) waitrequestAllowance
writeWaitTime(1)
kaubangOrasan

Default nga Bili

Legal nga mga Bili

Deskripsyon

0 63

Basaha ang latency alang sa fixed-latency nga Avalon-MM nga mga ahente. Alang sa usa ka

timing diagram nga naggamit ug fixed latency read, refer to

Pipelined Read Transfers nga adunay Fixed Latency.

Ang mga ahente sa Avalon-MM nga gitakdang latency kinahanglang maghatag ug bili niini nga interface property. Mga ahente sa Avalon-MM

nga mga variable latency naggamit sa readdatavalid nga signal aron itakda ang balido nga datos.

0 1000 Para sa mga interface nga wala mogamit sa waitrequest

mga siklo

signal. Ang readWaitTime nagpaila sa timing in

timing Units sa wala pa ang mga ahente modawat sa usa ka pagbasa

sugo. Ang tayming sama sa gipahayag sa ahente

waitrequest para sa readWaitTime nga mga siklo.

0 1000 Nagtino sa oras sa timingMga Yunit tali sa pagpahayag

mga siklo

sa adres ug datos ug pagpahayag sa pagbasa o pagsulat.

mga siklo

mga siklo,
nanosecond s

Gipiho ang mga yunit alang sa setupTime, holdTime,
writeWaitTime ug readWaitTime. Gamita ang mga cycle para sa mga synchronous nga device ug nanoseconds para sa asynchronous nga mga device. Hapit tanan nga mga aparato sa ahente sa Avalon-MM managsama.
Ang Avalon-MM component nga nagsumpay gikan sa AvalonMM agent interface ngadto sa off-chip device mahimong asynchronous. Kana nga off-chip device mahimong adunay usa ka piho nga oras sa paghusay alang sa bus turnaround.

Gipiho ang gidaghanon sa mga pagbalhin nga mahimong ma-isyu o

gidawat human ang waitrequest gipahayag.

Kung 0 ang waitrequestAllowance, isulat,
ang mga signal sa pagbasa ug pag-waitrequest nagpadayon sa ilang kasamtangan nga kinaiya sama sa gihulagway sa lamesa sa Avalon-MM Signal Roles.

Kung ang waitrequestAllowance labaw pa sa 0, ang matag siklo sa orasan diin ang pagsulat o pagbasa gipahayag nga giisip nga usa ka pagbalhin sa mando. Sa higayon nga ang waitrequest gipahayag, ang waitrequestAllowance lamang nga daghang mga pagbalhin sa komand ang legal samtang ang waitrequest nagpabilin nga gipahayag. Human maabot ang waitrequestAllowance, ang pagsulat ug pagbasa kinahanglang magpabilin nga wala'y mahimo samtang ang waitrequest gipahayag.

Sa higayon nga waitrequestdeasserts, ang mga pagbalhin mahimong ipadayon bisan unsang orasa nga walay mga pagdili hangtod nga ang waitrequest mopahayag pag-usab. Niining panahona, ang waitrequestAllowance mas daghang pagbalhin mahimong makompleto samtang ang waitrequest nagpabilin nga gihingusgan.

0 1000 Para sa mga interface nga wala mogamit sa waitrequest

Mga siklo

signal, writeWaitTime nagtino sa timing in

timing Units sa dili pa ang usa ka ahente modawat ug pagsulat. Ang

timing sama sa gipahayag sa ahente nga naghulat alang sa writeWaitTime nga mga siklo o nanosecond.

Para sa timing diagram nga nag-ilustrar sa paggamit sa writeWaitTime, tan-awa ang Read and Write Transfers with Fixed Wait-States.

Interface Relationship Properties

N/A

Ngalan sa interface sa orasan diin kini nga Avalon-MM

Ang interface kay synchronous.

nagpadayon…

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 19

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Ngalan

Default nga Bili

Legal nga mga Bili

Deskripsyon

nakig-Reset

N/A

Ngalan sa reset interface nga nag-reset sa logic sa

kini nga Avalon-MM interface.

bridgesToHost

Avalon-MM Ang Avalon-MM tulay naglangkob sa usa ka ahente ug usa ka host,

Ngalan sa host ug adunay kabtangan nga adunay access sa ahente

ang pagpangayo ug byte o byte maoy hinungdan sa samang byte o

parehas ra

bytes nga pangayoon sa host. Ang Avalon-MM

component Pipeline Bridge sa Platform Designer component

Ang librarya nagpatuman niini nga gamit.

Mubo nga sulat:
1. Bisan pa nga kini nga kabtangan nagpaila sa usa ka ahente nga aparato, ang mga host mahimo’g ipahayag kini nga kabtangan aron mahimo ang direkta nga koneksyon tali sa managsama nga host ug mga interface sa ahente.
2. Kung ang usa ka interface sa ahente modawat ug mas daghang read transfer kaysa gitugotan, ang interconnect nga pending read FIFO mahimong moawas sa dili matag-an nga resulta. Ang ahente mahimong mawad-an sa readdata o rota readdata sa sayop nga host interface. O, mahimong ma-lock ang sistema. Ang interface sa ahente kinahanglan nga ipahayag ang waitrequest aron mapugngan kini nga pag-awas.

May Kalabutan nga Impormasyon · Avalon Memory Mapped Interface Signal Roles sa pahina 14 · Basaha ug Isulat ang mga Tubag sa pahina 34 · Pipelined Read Transfer nga adunay Variable Latency sa pahina 28 · Pipelined Read Transfers nga adunay Fixed Latency sa pahina 29 · Read and Write Response
Sa Giya sa Gumagamit sa Tigdisenyo sa Platform: Intel Quartus® Prime Pro Edition

3.4. Tayming
Ang interface sa Avalon-MM dungan. Ang matag interface sa Avalon-MM gi-synchronize sa usa ka kauban nga interface sa orasan. Ang mga signal mahimo nga kombinasyon kung kini gimaneho gikan sa mga output sa mga rehistro nga dungan sa signal sa orasan. Kini nga espesipikasyon wala magdikta kung giunsa o kanus-a ang pagbalhin sa mga signal tali sa mga sulab sa orasan. Ang mga diagram sa timing walay maayong impormasyon sa timing.

3.5. Mga pagbalhin
Kini nga seksyon naghubit sa duha ka sukaranan nga mga konsepto sa wala pa ipaila ang mga tipo sa pagbalhin:
· Pagbalhin–Ang pagbalhin mao ang pagbasa o pagsulat nga operasyon sa usa ka pulong o usa o labaw pa nga simbolo sa datos. Ang mga pagbalhin mahitabo tali sa Avalon-MM interface ug sa interconnect. Ang mga pagbalhin nagkinahanglan og usa o daghan pang mga siklo sa orasan aron makompleto.
Ang mga host ug ahente kabahin sa usa ka pagbalhin. Ang Avalon-MM host nagpasiugda sa pagbalhin ug ang Avalon-MM ahente mitubag.
· Host-Agent pares–Kini nga termino nagtumong sa host interface ug ahente interface nga nalambigit sa usa ka pagbalhin. Atol sa usa ka pagbalhin, ang kontrol sa interface sa host ug mga signal sa datos moagi sa interconnect nga panapton ug makig-uban sa interface sa ahente.

Mga Detalye sa Avalon® Interface 20

Ipadala ang Feedback

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

3.5.1. Kasagaran nga Pagbasa ug Pagsulat nga Pagbalhin

Kini nga seksyon naghulagway sa usa ka tipikal nga Avalon-MM interface nga nagsuporta sa pagbasa ug pagsulat sa mga pagbalhin uban sa ahente-kontrolado waitrequest. Ang ahente makapugong sa interconnect alang sa daghang mga siklo nga gikinahanglan pinaagi sa pagpahayag sa signal sa waitrequest. Kung ang usa ka ahente naggamit sa waitrequest alang sa pagbasa o pagsulat sa mga pagbalhin, ang ahente kinahanglan nga mogamit sa waitrequest alang sa duha.

Ang usa ka ahente kasagarang makadawat ug adres, byteenable, read or write, ug write data human sa pagtaas sa ngilit sa orasan. Ang usa ka ahente nagpahayag sa paghulat sa wala pa ang pagtaas sa sulab sa orasan aron mapugngan ang mga pagbalhin. Kung ang ahente nagpahayag sa waitrequest, ang pagbalhin nalangan. Samtang ang waitrequest gipahayag, ang adres ug uban pang mga signal sa pagkontrol gihuptan nga makanunayon. Pagbalhin kompleto sa pagsaka sa ngilit sa unang clk human sa ahente interface deasserts waitrequest.
Wala’y limitasyon kung unsa kadugay ang usa ka interface sa ahente mahimong mohunong. Busa, kinahanglan nimong sigurohon nga ang usa ka interface sa ahente dili ipahayag ang paghulat nga walay katapusan. Ang mosunod nga numero nagpakita sa pagbasa ug pagsulat sa mga pagbalhin gamit ang waitrequest.

Mubo nga sulat:

waitrequest mahimong decoupled gikan sa pagbasa ug pagsulat hangyo signal. Ang waitrequest mahimong ipahayag sa panahon sa mga idle cycle. Ang usa ka host sa Avalon-MM mahimong magsugod sa usa ka transaksyon kung ang waitrequest gipahayag ug maghulat nga ang signal ma-deasserted. Ang pag-decoupling sa waitrequest gikan sa mga hangyo sa pagbasa ug pagsulat mahimong makapauswag sa timing sa sistema. Ang decoupling nagwagtang sa usa ka kombinasyon nga loop lakip ang pagbasa, pagsulat, ug mga signal sa paghulat. Kung gikinahanglan ang dugang nga decoupling, gamita ang propyedad sa waitrequestAllowance. Ang waitrequestAllowance anaa sugod sa Quartus® Prime Pro v17.1 Stratix® 10 ES Editions nga pagpagawas.

Hulagway 7.

Pagbasa ug Pagsulat sa mga Pagbalhin sa Waitrequest

clk

adres

mabayran

basaha isulat waitrequest readdata

readdata

tubag

pagsulat data

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 21

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24
Ang mga numero niini nga timing diagram, markahan ang mosunod nga mga transisyon: 1. adres, byteenable, ug basahon gipahayag human sa pagtaas sa ngilit sa clk. Ang
gipahayag sa ahente ang paghulat, paghunong sa pagbalhin. 2. waitrequest kay sampgipangulohan. Tungod kay ang waitrequest gipahayag, ang siklo nahimo
usa ka kahimtang sa paghulat. address, pagbasa, pagsulat, ug byteenable nagpabilin nga makanunayon. 3. Ang ahente nag-deasser sa waitrequest human sa pagtaas sa ngilit sa clk. Ang ahente mipahayag
readdata ug tubag. 4. Ang host samples readdata, tubag ug deasserted waitrequest
pagkompleto sa pagbalhin. 5. adres, writedata, byteenable, ug write signals gipahayag human sa
pagtaas sa ngilit sa clk. Ang ahente nagpahayag sa waitrequest nga nagpahunong sa pagbalhin. 6. Ang ahente nag-deasser sa waitrequest human sa pagtaas sa ngilit sa clk. 7. Gikuha sa ahente ang data sa pagsulat nga nagtapos sa pagbalhin.

Mga Detalye sa Avalon® Interface 22

Ipadala ang Feedback

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

3.5.2. Mga Pagbalhin Gamit ang WaitrequestAllowance Property

Ang propyedad sa waitrequestAllowance nagtino sa gidaghanon sa mga pagbalhin nga ma-isyu sa usa ka host sa AvalonMM o ang usa ka ahente sa Avalon-MM kinahanglan nga dawaton human ang signal sa waitrequest gipahayag. Ang waitrequestAllowance anaa sugod sa Intel Quartus Prime 17.1 software release.
Ang default nga bili sa waitrequestAllowance mao ang 0, nga katumbas sa kinaiya nga gihulagway sa Typical Read and Write Transfers, diin ang waitrequest assertion nagpahunong sa kasamtangan nga pagbalhin gikan sa pag-isyu o pagdawat.
Ang ahente sa Avalon-MM nga adunay waitrequestAllowance nga mas dako pa sa 0 kasagarang ipahayag ang waitrequest kung ang internal buffer niini makadawat ra sa waitrequestAllowance nga daghang mga entry sa dili pa mapuno. Ang mga host sa Avalon-MM nga adunay waitrequestAllowance nga labaw sa 0 adunay mga waitrequestAllowance nga dugang nga mga siklo aron mahunong ang pagpadala sa mga pagbalhin, nga nagtugot sa dugang nga pipelining sa host logic. Kinahanglang i-deassert sa host ang signal sa pagbasa o pagsulat kung nagasto na ang waitrequestallowance.
Ang mga kantidad sa waitrequestAllowance nga labaw sa 0 nagsuporta sa high-speed nga disenyo diin ang diha-diha nga mga porma sa backpressure mahimong moresulta sa pag-ubos sa maximum operating frequency (FMAX) nga kasagaran tungod sa combinatorial logic sa control path. Kinahanglang suportahan sa ahente sa Avalon-MM ang tanang posibleng mga timing sa pagbalhin nga legal alang sa bili niini sa waitrequestAllowance. Kay example, usa ka ahente nga adunay waitrequestAllowance = 2 kinahanglan nga makadawat sa bisan unsa sa mga host transfer waveform nga gipakita sa mosunod nga examples.

Nalambigit nga Impormasyon Kinaandan nga Pagbasa ug Pagsulat Pagbalhin sa panid 21

3.5.2.1. waitrequestAllowance Katumbas sa Duha
Ang mosunod nga timing diagram nag-ilustrar sa timing alang sa Avalon-MM host nga adunay duha ka clock cycles aron magsugod ug mohunong sa pagpadala og mga pagbalhin human ang Avalon-MM agent mo-deasser o mag-insert sa waitrequest, matag usa.

Figure 8. Host pagsulat: waitrequestAllowance Katumbas sa Duha ka Clock cycle

1 2

3 4

orasan

pagsulat

waitrequest

datos[7:0]

A0 A1 A2

A3 A4

B0 B1

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 23

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Ang mga marka niini nga numero nagtimaan sa mosunod nga mga panghitabo:
1. Ang Avalon-MM> host drive pagsulat ug data.
2. Ang ahente sa Avalon-MM> nagpahayag sa paghangyo sa paghulat. Tungod kay ang waitrequestAllowance 2, ang host makahimo sa pagkompleto sa 2 nga dugang nga pagbalhin sa datos.
3. Ang host deasserts magsulat ingon nga gikinahanglan tungod kay ang ahente nagpahayag sa waitrequest alang sa ikatulo nga cycle.
4. Ang Avalon-MM> host drive pagsulat ug data. Ang ahente wala magpahayag sa paghangyo sa paghulat. Kompleto ang mga sinulat.
5. Ang Avalon host nagmaneho sa pagsulat ug data bisan kung ang ahente nagpahayag nga naghulat. Tungod kay ang waitrequestAllowance kay 2 cycles, ang pagsulat nahuman.
6. Ang Avalon host nagmaneho sa pagsulat ug data. Ang ahente wala magpahayag sa paghangyo sa paghulat. Nakompleto ang pagsulat.

3.5.2.2. waitrequestAllowance Katumbas sa Usa
Ang mosunod nga timing diagram nag-ilustrar sa timing alang sa Avalon-MM host nga adunay usa ka clock cycle aron magsugod ug mohunong sa pagpadala og mga pagbalhin human ang Avalon-MM agent mo-deasser o mopahayag sa waitrequest, matag usa:
Figure 9. Host Isulat: waitrequestAllowance Equals One Clock Cycle

1 clk

23 4

6 7

pagsulat

waitrequest

datos[7:0]

A0 A1 A2

A3 A4

B1 B2

Ang mga numero niini nga numero nagtimaan sa mosunod nga mga panghitabo:
1. Ang Avalon-MM host nagmaneho sa pagsulat ug data.
2. Ang ahente sa Avalon-MM nagpahayag sa paghangyo. Tungod kay 1 ang waitrequestAllowance, makompleto sa host ang pagsulat.
3. Ang host deasserts nagsulat tungod kay ang ahente nagpahayag sa waitrequest alang sa ikaduhang cycle.
4. Ang Avalon-MM host nagmaneho sa pagsulat ug data. Ang ahente wala magpahayag sa paghangyo sa paghulat. Kompleto ang mga sinulat.
5. Ang ahente mipahayag sa waitrequest. Tungod kay ang waitrequestAllowance kay 1 cycle, makompleto ang pagsulat.

Mga Detalye sa Avalon® Interface 24

Ipadala ang Feedback

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

6. Avalon-MM host drive pagsulat ug data. Ang ahente wala magpahayag sa paghangyo sa paghulat. Nakompleto ang pagsulat.
7. Ang ahente sa Avalon-MM mipahayag sa waitrequest. Tungod kay ang waitrequestAllowance kay 1, ang host makakompleto og usa ka dugang nga pagbalhin sa data.
8. Ang Avalon host nagmaneho sa pagsulat ug data. Ang ahente wala magpahayag sa paghangyo sa paghulat. Nakompleto ang pagsulat.

3.5.2.3. waitrequestAllowance Katumbas sa Duha - Dili Girekomenda

Ang mosunod nga diagram nag-ilustrar sa timing alang sa Avalon-MM> host nga makapadala ug duha ka mga pagbalhin human ang waitrequest gipahayag.

Kini nga panahon legal, apan dili girekomenda. Niining exampAng host nag-ihap sa gidaghanon sa mga transaksyon imbes sa gidaghanon sa mga siklo sa orasan. Kini nga pamaagi nanginahanglan usa ka counter nga naghimo sa pagpatuman nga labi ka komplikado ug mahimong makaapekto sa pagsira sa oras.
Kung ang host nagtino kung kanus-a magmaneho sa mga transaksyon nga adunay signal sa waitrequest ug kanunay nga gidaghanon sa mga siklo, ang host magsugod o mohunong sa mga transaksyon base sa mga narehistro nga signal.

Figure 10. waitrequestAllowance Katumbas sa Duha ka Pagbalhin

1 23 clk

pagsulat

waitrequest

datos

Ang mga numero niini nga numero nagtimaan sa mosunod nga mga panghitabo: 1. Ang Avalon-MM> host nagpahayag sa pagsulat ug pagmaneho sa datos.
2. Ang ahente sa Avalon-MM> nagpahayag sa paghangyo sa paghulat.
3. Ang Avalon-MM> host drive pagsulat ug data. Tungod kay ang waitrequestAllowance 2, ang host nagmaneho sa datos sa 2 ka sunod-sunod nga mga siklo.
4. Ang Avalon-MM> host deasserts nagsulat tungod kay ang host migasto sa 2-transfer waitrequestAllowance.
5. Ang Avalon-MM> host nag-isyu sa usa ka pagsulat sa diha nga ang waitrequest gitangtang.
6. Ang Avalon-MM> host drive pagsulat ug data. Ang ahente nagpahayag sa paghulat alang sa 1 nga siklo.
7. Agig tubag sa waitrequest, ang Avalon-MM> host naghupot sa datos alang sa 2 nga mga siklo.

3.5.2.4. waitrequestAllowance Compatibility alang sa Avalon-MM Host ug Agent Interfaces
Ang mga host ug ahente sa Avalon-MM nga nagsuporta sa waitrequest signal nagsuporta sa backpressure. Ang mga host nga adunay backpressure kanunay nga makonektar sa mga ahente nga walay backpressure. Ang mga host nga walay backpressure dili makakonektar sa mga ahente nga adunay backpressure.

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 25

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Talaan 11. waitrequestAllowance Compatibility para sa Avalon-MM Hosts ug Ahente

Host ug Ahente waitrequestAllowance

Pagkaangay

host = 0 ahente = 0
host = 0 ahente > 0

Nagsunod sa parehas nga mga lagda sa pagkaangay sama sa sagad nga mga interface sa Avalon-MM.
Dili mahimo ang direktang koneksyon. Ang yano nga pagpahiangay gikinahanglan alang sa kaso sa usa ka host nga adunay signal sa waitrequest. Imposible ang koneksyon kung ang host dili mosuporta sa signal sa waitrequest.

host > 0 ahente = 0
host > 0 ahente > 0

Dili mahimo ang direktang koneksyon. Ang pagpahiangay (buffers) gikinahanglan kung magkonektar sa usa ka ahente nga adunay signal sa waitrequest o gitakda nga mga estado sa paghulat.
Wala’y kinahanglan nga pagpahiangay kung ang allowance sa host <= allowance sa ahente. Kung ang allowance sa host < allowance sa ahente, ang mga rehistro sa pipeline mahimong ipasok. Para sa point-to-point nga mga koneksyon, mahimo nimong idugang ang mga rehistro sa pipeline sa command signal o sa waitrequest signal. Hangtod sa magparehistro stages pwede ibutang asa mao ang kalainan tali sa mga allowance. Ang pagkonektar sa usa ka host nga adunay mas taas nga waitrequestAllowance kay sa ahente nagkinahanglan og buffering.

3.5.2.5. waitrequestAllowance Error Kondisyon
Ang pamatasan dili matag-an kung ang interface sa Avalon-MM nakalapas sa espesipikasyon sa allowance sa waitrequest.
· Kung ang usa ka host nakalapas sa waitrequestAllowance = espesipikasyon pinaagi sa pagpadala labaw pa sa pagbalhin, pagbalhin mahimong ihulog o data korapsyon mahimong mahitabo.
· Kung ang usa ka ahente mag-anunsyo sa usa ka mas dako nga waitrequestAllowance kay sa mahimo, pipila ka mga pagbalhin mahimong ihulog o ang data nga korapsyon mahimong mahitabo.
3.5.3. Pagbasa ug Pagsulat sa mga Pagbalhin nga adunay Fixed Wait-States
Ang usa ka ahente mahimong magtino sa mga fixed wait-states gamit ang readWaitTime ug writeWaitTime nga mga kabtangan. Ang paggamit sa mga fixed wait-states usa ka alternatibo sa paggamit sa waitrequest aron mahunong ang pagbalhin. Ang adres ug mga signal sa pagkontrol (byteenable, read, ug write) gihuptan nga makanunayon sa gidugayon sa pagbalhin. I-set ang readWaitTime o writeWaitTime sa katumbas sa pag-angkon sa paghulat alang sa mga siklo kada pagbalhin.
Sa mosunod nga numero, ang ahente adunay writeWaitTime = 2 ug readWaitTime = 1.

Mga Detalye sa Avalon® Interface 26

Ipadala ang Feedback

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Hulagway 11.

Pagbasa ug Pagsulat sa Pagbalhin nga adunay Fixed Wait-States sa Agent Interface

clk

adres

mabayran

basaha

pagsulat readdata tubag writedata

readdata tubag

pagsulat data

Ang mga numero niini nga timing diagram nagtimaan sa mosunod nga mga transisyon:
1. Ang tagbalay nagpahayag sa adres ug nagbasa sa taas nga ngilit sa clk.
2. Ang sunod nga pagtaas sa ngilit sa clk nagtimaan sa katapusan sa una ug bugtong naghulat-estado nga siklo. Ang readWaitTime kay 1.
3. Ang ahente nagpahayag sa readdata ug tubag sa pagtaas sa ngilit sa clk. Ang pagbasa sa pagbalhin matapos.
4. writedata, address, byteenable, ug write signal anaa sa ahente.
5. Ang pagsulat pagbalhin matapos human sa 2 wait-state cycles.
Ang mga pagbalhin nga adunay usa ka kahimtang sa paghulat kasagarang gigamit alang sa mga multicycle off-chip peripheral. Gikuha sa peripheral ang address ug pagkontrol sa mga signal sa pagtaas sa ngilit sa clk. Ang peripheral adunay usa ka bug-os nga siklo sa pagbalik sa datos.
Gitugotan ang mga sangkap nga adunay zero wait-state. Bisan pa, ang mga sangkap nga adunay zero nga mga kahimtang sa paghulat mahimo’g makunhuran ang mahimo nga frequency. Ang mga zero wait-state nanginahanglan sa sangkap aron makamugna ang tubag sa parehas nga siklo nga gipresentar ang hangyo.

3.5.4. Mga Pagbalhin sa Pipelined
Ang Avalon-MM pipelined read transfers nagdugang sa throughput alang sa mga synchronous agent device nga nagkinahanglan og daghang mga cycle aron ibalik ang data para sa unang access. Ang ingon nga mga aparato kasagarang makabalik usa ka kantidad sa datos matag siklo sa pila ka oras pagkahuman. Ang mga bag-ong pipelined read transfers mahimong magsugod sa dili pa ibalik ang readdata alang sa nangaging mga pagbalhin.
Ang usa ka pipelined read transfer adunay usa ka hugna sa adres ug usa ka hugna sa datos. Ang usa ka host nagsugod sa usa ka pagbalhin pinaagi sa pagpresentar sa adres sa panahon sa yugto sa adres. Gituman sa usa ka ahente ang pagbalhin pinaagi sa paghatud sa datos sa panahon sa yugto sa datos. Ang yugto sa adres alang sa bag-ong pagbalhin (o daghang pagbalhin) mahimong magsugod sa dili pa makompleto ang yugto sa datos sa miaging pagbalhin. Ang paglangan gitawag nga pipeline latency. Ang latency sa pipeline mao ang gidugayon gikan sa katapusan sa yugto sa adres hangtod sa pagsugod sa yugto sa datos.

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 27

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Ang oras sa pagbalhin alang sa mga estado sa paghulat ug latency sa pipeline adunay mga mosunud nga hinungdanon nga kalainan:
· Mga estado sa paghulat–Ang mga estado sa paghulat nagtino sa gitas-on sa yugto sa adres. Ang mga estado sa paghulat naglimite sa maximum nga throughput sa usa ka pantalan. Kung ang usa ka ahente nanginahanglan usa ka estado sa paghulat aron motubag sa usa ka hangyo sa pagbalhin, ang pantalan nanginahanglan duha ka mga siklo sa orasan matag pagbalhin.
· Pipeline Latency–Pipeline latency nagtino sa oras hangtod nga ang data ibalik nga independente sa bahin sa address. Ang usa ka pipelined nga ahente nga walay wait-states makasustiner sa usa ka pagbalhin kada cycle. Bisan pa, ang ahente mahimong magkinahanglan daghang mga siklo sa latency aron mabalik ang una nga yunit sa datos.
Ang mga kahimtang sa paghulat ug gi-pipeline nga mga pagbasa mahimong suportahan nga dungan. Ang latency sa pipeline mahimong fixed o variable.

3.5.4.1. Pipelined Read Transfer nga adunay Variable Latency
Human makuha ang adres ug pagkontrol sa mga signal, ang usa ka Avalon-MM pipelined nga ahente nagkinahanglan og usa o daghan pang mga siklo aron makahimo og datos. Ang usa ka pipelined nga ahente mahimong adunay daghang mga pending read transfer sa bisan unsang oras.
Variable-latency pipelined read transfers:
· Nagkinahanglan og usa ka dugang nga signal, readdatavalid, nga nagpaila kung ang nabasa nga datos balido.
· Ilakip ang parehas nga set sa mga signal sama sa dili-pipelined read transfers.
Sa variable-latency pipelined read transfers, Agent peripheral nga naggamit sa readdatavalid giisip nga pipeline nga adunay variable latency. Ang readdata ug readdatavalid nga mga signal nga katugbang sa usa ka read command mahimong ipahayag sa cycle human nga ang read command gipahayag, sa pinakauna.
Kinahanglang ibalik sa ahente ang readdata sa samang han-ay nga gidawat ang mga read command. Ang mga pipelined agent port nga adunay variable latency kinahanglang mogamit sa waitrequest. Ang ahente mahimong ipahayag ang waitrequest sa pag-stall sa mga pagbalhin aron mapadayon ang madawat nga gidaghanon sa mga pending nga pagbalhin. Ang usa ka ahente mahimong ipahayag ang readdatavalid aron ibalhin ang data ngadto sa host nga independente kung ang ahente nagpugong sa usa ka bag-ong command nga adunay waitrequest.

Mubo nga sulat:

Ang kinatas-an nga gidaghanon sa mga pending nga mga pagbalhin kay usa ka kabtangan sa interface sa ahente. Ang interconnect nga panapton nagtukod og lohika aron maruta ang readdata sa paghangyo sa mga host gamit kini nga numero. Ang interface sa ahente, dili ang interconnect nga panapton, kinahanglan nga magsubay sa gidaghanon sa mga pending nga pagbasa. Ang ahente kinahanglan nga ipahayag ang waitrequest aron mapugngan ang gidaghanon sa mga pending nga pagbasa nga molapas sa maximum nga gidaghanon. Kung ang usa ka ahente adunay waitrequestAllowance> 0, ang ahente kinahanglan nga ipahayag ang waitrequest sa sayo nga igo aron ang kinatibuk-ang pending nga mga pagbalhin, lakip ang mga gidawat samtang ang waitrequest gipahayag, dili molapas sa maximum nga gidaghanon sa mga pending nga pagbalhin nga gitakda.

Mga Detalye sa Avalon® Interface 28

Ipadala ang Feedback

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Hulagway 12.

Pipelined Read Transfers nga adunay Variable Latency

Ang mosunud nga numero nagpakita sa daghang mga pagbalhin nga gibasa sa ahente. Ang ahente gi-pipeline nga adunay variable latency. Niini nga numero, ang ahente makadawat sa labing taas nga duha ka pending nga pagbalhin. Ang ahente naggamit sa waitrequest aron malikayan ang pag-overrunning niini nga maximum.

clk

adres

addr1

addr2

addr3

addr4

addr5

basaha

waitrequest

readdata readdatavalid

datus 1

datos2

datus 3

datos4

datos5

Ang mga numero niini nga timing diagram, markahi ang mosunod nga mga transisyon:
1. Ang host nagpahayag sa adres ug nagbasa, nagpasiugda sa usa ka pagbalhin sa pagbasa.
2. Gikuha sa ahente ang addr1.
3. Gikuha sa ahente ang addr2.
4. Ang ahente nagpahayag sa waitrequest tungod kay ang ahente midawat na sa labing taas nga duha ka pending nga pagbasa, hinungdan sa ikatulo nga pagbalhin sa stall.
5. Ang ahente nagpahayag sa data1, ang tubag sa addr1. Ang ahente nag-deasser sa waitrequest.
6. Gikuha sa ahente ang addr3. Ang interconnect nagkuha sa datos1.
7. Gikuha sa ahente ang addr4. Ang interconnect nagkuha sa datos2.
8. Ang ahente nagmaneho sa readdatavalid ug readdata isip tubag sa ikatulo nga read transfer.
9. Gikuha sa ahente ang addr5. Ang interconnect nagkuha sa datos3. Ang signal sa pagbasa wala na mahatag. Ang bili sa waitrequest wala nay kalabutan.
10. Ang interconnect nagkuha sa datos4.
11. Ang ahente nagmaneho sa data5 ug nagpahayag nga readdatavalid pagkompleto sa data phase para sa katapusang pending read transfer.
Kung ang ahente dili makadumala sa usa ka pagsulat nga pagbalhin samtang nagproseso sa pending nga mga pagbalhin sa pagbasa, ang ahente kinahanglan nga ihingusog ang waitrequest ug ihunong ang pagsulat nga operasyon hangtud nga ang mga pending read nga mga pagbalhin makompleto. Ang Avalon-MM nga espesipikasyon wala maghubit sa bili sa readdata sa higayon nga ang usa ka ahente modawat sa pagsulat sa pagbalhin ngadto sa samang adres sama sa kasamtangan nga naghulat nga read transfer.
3.5.4.2. Pipelined Read Transfers nga adunay Fixed Latency
Ang yugto sa adres para sa gitakdang latency read transfers parehas sa variable latency case. Pagkahuman sa yugto sa adres, ang usa ka pipeline nga adunay pirmi nga latency sa pagbasa magkinahanglan usa ka piho nga gidaghanon sa mga siklo sa orasan aron mabalik ang balido nga readdata. Ang readLatency property nagtino sa gidaghanon sa mga siklo sa orasan aron ibalik ang balido nga readdata. Ang interconnect nagkuha sa readdata sa tukma nga pagtaas sa sulab sa orasan, nga nagtapos sa yugto sa datos.

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 29

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Atol sa yugto sa adres, mahimo nga ipahayag sa waitrequest nga ihunong ang pagbalhin. O, ang nagtino sa readLatency alang sa usa ka piho nga gidaghanon sa mga estado sa paghulat. Ang yugto sa adres matapos sa sunod nga pagtaas sa ngilit sa clk pagkahuman sa mga estado sa paghulat, kung naa.

Atol sa yugto sa datos, ang mga drive readdata human sa usa ka fixed latency. Para sa latency sa pagbasa sa , ang kinahanglang magpakita ug balido nga readdata sa pagtaas sa ngilit sa clk pagkahuman sa yugto sa adres.

Hulagway 13.

Pipelined Read Transfer nga adunay Fixed Latency sa Duha ka Siklo

Ang mosunod nga numero nagpakita sa daghang mga pagbalhin sa datos tali sa usa ka host ug usa ka pipelined . Ang nag-drive nga waitrequest sa stall transfers ug adunay usa ka fixed read latency sa 2 cycles.

clk

adres

addr1

addr2 addr3

basaha

waitrequest

readdata

datos1

datus 2 datus3

Ang mga numero niini nga timing diagram, markahan ang mosunod nga mga transisyon: 1. Ang usa ka host nagsugod sa usa ka read transfer pinaagi sa pagpahayag sa read ug addr1. 2. Gipahayag sa waitrequest nga ihunong ang pagbalhin sa usa ka siklo. 3. Ang mga nakuha nga addr1 sa nagtaas nga ngilit sa clk. Ang yugto sa adres matapos dinhi. 4. Ang mga presentasyon balido readdata human sa 2 cycles, pagtapos sa pagbalhin. 5. addr2 ug pagbasa gipahayag alang sa usa ka bag-ong read transfer. 6. Ang host nagsugod sa usa ka ikatulo nga pagbasa sa pagbalhin sa panahon sa sunod nga cycle, sa wala pa ang data gikan sa
ang una nga pagbalhin gibalik.

3.5.5. Mga Pagbalhin sa Burst
Ang usa ka pagbuto nagpatuman sa daghang mga pagbalhin isip usa ka yunit, kay sa pagtratar sa matag pulong nga independente. Ang mga pagbuto mahimong makadugang sa throughput alang sa mga ahente nga pantalan nga makab-ot ang labi ka epektibo kung pagdumala sa daghang mga pulong sa usa ka higayon, sama sa SDRAM. Ang net nga epekto sa pagbuto mao ang pag-lock sa arbitrasyon sa gidugayon sa pagbuto. Ang usa ka nagbuto nga Avalon-MM interface nga nagsuporta sa pagbasa ug pagsulat kinahanglan nga mosuporta sa pagbasa ug pagsulat sa mga pagbuto.
Ang pagsabwag sa Avalon-MM nga mga interface naglakip sa burstcount output signal. Kung ang ahente adunay burstcount input, ang ahente adunay katakus sa pagbuto.
Ang burstcount signal naglihok sama sa mosunod:
· Sa pagsugod sa usa ka pagbuto, ang burstcount nagpresentar sa gidaghanon sa mga sequential nga pagbalhin sa pagbuto.
· Alang sa gilapdon sa burstcount, ang pinakataas nga burst length kay 2( -1) Ang minimum nga ligal nga gitas-on sa pagbuto kay usa.

Mga Detalye sa Avalon® Interface 30

Ipadala ang Feedback

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24
Aron masuportahan ang mga pagbuto sa pagbasa sa ahente, kinahanglan usab nga suportahan sa usa ka ahente ang:
· Mga estado sa paghulat nga adunay signal sa paghulat.
· Pipelined nga mga pagbalhin nga adunay variable latency nga adunay readdatavalid signal.
Sa pagsugod sa usa ka pagbuto, ang ahente makakita sa adres ug usa ka kantidad sa gitas-on sa pagbuto sa burstcount. Alang sa usa ka pagbuto nga adunay usa ka adres sa ug usa ka kantidad sa pagbuto nga , ang ahente kinahanglan nga mohimo sa sunud-sunod nga pagbalhin sugod sa adres . Ang pagbuto makompleto human ang ahente makadawat (magsulat) o mobalik (magbasa) sa pulong sa datos. Kinahanglang makuha sa bursting agent ang address ug burstcount kausa lang sa matag burst. Ang lohika sa ahente kinahanglan nga mag-infer sa adres alang sa tanan gawas sa una nga pagbalhin sa pagbuto. Ang usa ka ahente mahimo usab nga mogamit sa input signal beginbursttransfer, nga gipahayag sa interconnect sa unang siklo sa matag pagbuto.
3.5.5.1. Isulat ang mga Pagbuto
Kini nga mga lagda magamit kung ang pagsulat sa pagbuto magsugod sa burstcount nga labaw sa usa:
· Kung ang usa ka pagbuto sa gipresentar sa sinugdanan sa pagbuto, kinahanglan nga dawaton sa ahente sunodsunod nga mga yunit sa writedata aron makompleto ang pagbuto. Ang arbitrasyon tali sa host-agent nga pares nagpabilin nga naka-lock hangtod mahuman ang pagbuto. Kini nga kandado naggarantiya nga walay laing host nga makahimo sa mga transaksyon sa ahente hangtod makompleto ang pagsulat.
· Ang ahente kinahanglan lamang nga mokuha sa writedata kung isulat ang mga pagpahayag. Atol sa pagbuto, ang host mahimo nga mag-deassert sa pagsulat nga nagpakita nga ang writedata dili balido. Ang pag-deasserting sa pagsulat dili makatapos sa pagbuto. Ang pagsulat nga deassertion naglangan sa pagbuto ug walay laing host nga maka-access sa ahente, nga makapakunhod sa kahusayan sa pagbalhin.
· Ang ahente naglangan sa usa ka pagbalhin pinaagi sa pagpahayag sa waittrequest nga nagpugos sa writedata, pagsulat, burstcount, ug byteenable nga ipabilin nga makanunayon.
· Ang pagpaandar sa byteenable nga signal parehas alang sa pagbuto ug dili pagbuto nga mga ahente. Alang sa usa ka 32-bit host burst-writing sa usa ka 64-bit agent, sugod sa byte address 4, ang unang write transfer nga nakita sa ahente anaa sa adres niini 0, nga may byteenable = 8'b11110000. Ang byteenables mahimong mausab alang sa lain-laing mga pulong sa pagbuto.
· Ang mga byteenable signal dili tanan kinahanglan ipahayag. Ang usa ka burst host nga nagsulat ug partial nga mga pulong mahimong mogamit sa byteenable signal aron mailhan ang datos nga gisulat.
· Nagsulat uban sa byteenable signal nga ang tanan nga 0 ni kay gipasa lang sa AvalonMM ahente isip balido nga mga transaksyon.
· Ang constantBurstBehavior nga kabtangan nagtino sa kinaiya sa mga signal sa pagbuto.
— Kung ang constantBurstBehavior tinuod alang sa usa ka host, ang host naghupot sa address ug burstcount stable sa tibuok nga pagbuto. Kung tinuod alang sa usa ka ahente, ang constantBurstBehavior nagpahayag nga ang ahente nagpaabut sa address ug burstcount nga magpabilin nga lig-on sa tibuok nga pagbuto.
— Kung ang constantBurstBehavior dili tinuod, ang host naghupot sa address ug burstcount stable lamang alang sa unang transaksyon sa usa ka pagbuto. Kung ang constantBurstBehavior dili tinuod, ang ahente samples address ug burstcount lamang sa unang transaksyon sa usa ka pagbuto.

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 31

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Hulagway 14.

Isulat ang Burst nga adunay constantBurstBehavior Set sa False para sa Host ug Ahente

Ang mosunod nga numero nagpakita sa usa ka ahente sa pagsulat sa pagbuto sa gitas-on 4. Niini nga example, ang ahente nagpahayag sa waitrequest kaduha nga naglangan sa pagbuto.

clk

adres

addr1

pagsugodbursttransfer

burstcount

pagsulat

pagsulat data

datos1

datos2

datos3

datos4

waitrequest

Ang mga numero niini nga timing diagram nagtimaan sa mosunod nga mga transisyon:
1. Ang host nagpahayag sa adres, burstcount, pagsulat, ug nagmaneho sa unang yunit sa writedata.
2. Ang ahente diha-diha dayon nagpahayag sa waitrequest, nga nagpakita nga ang ahente dili andam sa pagpadayon sa pagbalhin.
3. ubos ang waitrequest. Gikuha sa ahente ang addr1, burstcount, ug ang unang yunit sa writedata. Sa misunod nga mga siklo sa pagbalhin, ang adres ug burstcount gibalewala.
4. Gikuha sa ahente ang ikaduhang yunit sa datos sa pagtaas sa ngilit sa clk.
5. Ang pagbuto gipahunong samtang ang pagsulat giwagtang.
6. Gikuha sa ahente ang ikatulo nga yunit sa datos sa pagtaas sa ngilit sa clk.
7. Ang ahente mipahayag sa waitrequest. Agig tubag, ang tanan nga mga output gihimo nga makanunayon pinaagi sa lain nga siklo sa orasan.
8. Gikuha sa ahente ang kataposang yunit sa datos niining nagtaas nga ngilit sa clk. Ang ahente sa pagsulat sa pagbuto natapos.
Sa hulagway sa ibabaw, ang beginbursttransfer signal gipahayag alang sa unang clock cycle sa usa ka burst ug deasserted sa sunod nga clock cycle. Bisan kung gipahayag sa ahente ang paghulat, ang signal sa pagsugod sa pagbalhin gipahayag lamang alang sa unang siklo sa orasan.
May Kalabutan nga Impormasyon
Interface Properties sa panid 17

3.5.5.2. Basaha ang mga Burst
Ang mga pagbuto sa pagbasa parehas sa mga pagbalhin sa pagbasa sa pipelined nga adunay variable latency. Ang usa ka pagbasa nga pagbuto adunay lahi nga adres ug mga hugna sa datos. Ang readdatavalid nagpakita kung ang ahente nagpresentar ug balido nga readdata. Dili sama sa pipelined read transfers, ang usa ka read burst address moresulta sa daghang pagbalhin sa datos.

Mga Detalye sa Avalon® Interface 32

Ipadala ang Feedback

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Kini nga mga lagda magamit sa pagbasa sa mga pagbuto:
· Kung ang usa ka host direktang nagkonektar sa usa ka ahente, usa ka pagbuto sa nagpasabot nga ang ahente kinahanglang mobalik mga pulong sa readdata aron makompleto ang pagbuto. Para sa mga kaso diin ang interconnect nagsumpay sa host ug ahente nga pares, ang interconnect mahimong magpugong sa read commands nga gipadala gikan sa host ngadto sa ahente. Kay example, kung ang host nagpadala usa ka read command nga adunay byteenable value nga 0, ang interconnect mahimong makapugong sa pagbasa. Ingon nga resulta, ang ahente dili motubag sa read command.
· Gipresentar sa ahente ang matag pulong pinaagi sa paghatag sa readdata ug pagpahayag nga balido ang readdata alang sa usa ka siklo. Deassertion sa readdatavalid nga mga paglangay apan dili pagtapos sa burst data phase.
· Alang sa mga pagbasa nga adunay burstcount > 1, girekomenda sa Intel nga ipahayag ang tanan nga mga byteenable.

Mubo nga sulat:

Girekomenda sa Intel nga ang mga ahente nga makahimo sa pagbuto wala’y mabasa nga mga epekto. (Kini nga espesipikasyon dili garantiya kung pila ka byte ang mabasa sa usa ka host gikan sa ahente aron matagbaw ang usa ka hangyo.)

Hulagway 15.

Basaha ang Burst

Ang mosunud nga numero nag-ilustrar sa usa ka sistema nga adunay duha nga nagbuto nga host nga nag-access sa usa ka ahente. Timan-i nga ang Host B makamaneho

usa ka hangyo sa pagbasa sa wala pa ibalik ang datos alang sa Host A.

clk

adres A0 (Host A) A1 Host (B)

basaha

pagsugodbursttransfer

waitrequest

burstcount

readdatavalid

readdata

D(A0)D(A0+1) D(A0+2D)(A0+3)D(A1)D(A1+1)

Ang mga numero niini nga timing diagram, markahi ang mosunod nga mga transisyon:
1. Ang Host A nagpahayag sa adres (A0), burstcount, ug nagbasa human sa pagtaas sa ngilit sa clk. Gipahayag sa ahente ang paghangyo sa paghulat, hinungdan nga ang tanan nga mga input gawas sa pagsugod sa pagbalhin magpabilin nga kanunay pinaagi sa lain nga siklo sa orasan.
2. Gikuha sa ahente ang A0 ug burstcount niining nagtaas nga ngilit sa clk. Ang usa ka bag-ong pagbalhin mahimong magsugod sa sunod nga siklo.
3. Ang Host B nagmaneho sa adres (A1), burstcount, ug nagbasa. Gipahayag sa ahente ang paghangyo sa paghulat, hinungdan nga ang tanan nga mga input gawas sa pagsugod sa pagbalhin kinahanglan nga kanunay. Mahimong ibalik sa ahente ang nabasa nga datos gikan sa unang hangyo sa pagbasa niining panahona, sa pinakauna.

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 33

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24
4. Ang ahente nagpresentar ug balido nga readdata ug nagpahayag nga readdatavalid, nagbalhin sa unang pulong sa datos alang sa host A.
5. Ang ikaduhang pulong alang sa host A gibalhin. Ang ahente deasserts readdatavalid paghunong sa pagbasa burst. Ang ahente nga pantalan makapadayon sa readdatavalid nga deasserted alang sa usa ka arbitraryong gidaghanon sa mga siklo sa orasan.
6. Ang unang pulong alang sa host B gibalik.
3.5.5.3. Mga Pagbuto sa Linya
Ang mga nagproseso nga adunay mga cache sa panudlo nakakuha og kaepektibo pinaagi sa paggamit sa mga pagbuto nga giputos sa linya. Kung ang usa ka processor mangayo og data nga wala sa cache, ang cache controller kinahanglan nga pun-on ang tibuok cache line. Alang sa usa ka processor nga adunay gidak-on nga cache line nga 64 bytes, ang cache miss hinungdan sa 64 bytes nga mabasa gikan sa memorya. Kung ang processor nagbasa gikan sa address 0xC sa dihang nahitabo ang cache miss, nan ang usa ka inefficient cache controller mahimong mag-isyu sa usa ka pagbuto sa address 0, nga moresulta sa data gikan sa read addresses 0x0, 0x4, 0x8, 0xC, 0x10, 0x14, 0x18, . . . 0x3C. Ang gihangyo nga datos dili magamit hangtod sa ikaupat nga pagbasa. Uban sa linewrapping bursts, ang address order mao ang 0xC, 0x10, 0x14, 0x18, . . . 0x3C, 0x0, 0x4, ug 0x8. Ang gipangayo nga datos ibalik una. Ang tibuuk nga linya sa cache sa katapusan mapuno usab gikan sa memorya.
3.5.6. Basaha ug Isulat ang mga Tubag
Para sa bisan unsang ahente sa Avalon-MM, ang mga sugo kinahanglang iproseso sa paagi nga walay peligro. Basaha ug isulat ang mga tubag nga isyu sa han-ay sa mga sugo nga sila gidawat.
3.5.6.1. Order sa Transaksyon alang sa Avalon-MM Read and Write Responses (Mga Host ug Ahente)
Para sa bisan kinsa nga Avalon-MM host: · Ang Avalon Interface Specifications naggarantiya nga ang mga mando sa parehas nga ahente
maabot ang ahente sa mando sa isyu sa mando, ug ang ahente motubag sa mando sa isyu sa mando. · Ang lain-laing mga ahente mahimong makadawat ug motubag sa mga sugo sa lahi nga han-ay kay sa giisyu sa host niini. Kung magmalampuson, ang ahente motubag sa mando sa isyu sa mando. · Ang mga tubag (kon anaa) mobalik sa command issue order, dili igsapayan kung ang read or write commands para sa pareho o lain nga ahente. · Ang Avalon Interface Specifications dili garantiya sa order sa transaksyon tali sa lain-laing mga host.
3.5.6.2. Avalon-MM Pagbasa ug Pagsulat sa Mga Tubag Timing Diagram
Ang mosunud nga diagram nagpakita sa pagdawat sa mando ug mando sa isyu sa mando alang sa pagbasa ug pagsulat sa mga tubag sa Avalon-MM. Tungod kay ang mga interface sa pagbasa ug pagsulat nag-ambit sa signal sa pagtubag, ang usa ka interface dili maka-isyu o makadawat usa ka tubag sa pagsulat ug usa ka tubag sa pagbasa sa parehas nga siklo sa orasan.
Basaha ang mga tubag, ipadala ang usa ka tubag alang sa matag readdata. Usa ka gibasa nga burst gitas-on sa resulta sa mga tubag.

Mga Detalye sa Avalon® Interface 34

Ipadala ang Feedback

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Isulat ang mga tubag, ipadala ang usa ka tubag alang sa matag mando sa pagsulat. Ang usa ka write burst moresulta sa usa lang ka tubag. Ang interface sa ahente nagpadala sa tubag pagkahuman gidawat ang katapusan nga pagbalhin sa pagsulat sa pagbuto. Kung ang usa ka interface naglakip sa writeresponsevalid signal, ang tanan nga write commands kinahanglang kompleto sa write responses.

Figure 16. Avalon-MM Pagbasa ug Pagsulat sa Mga Tubag Timing Diagram

clk

adres

basaha

pagsulat

readdatavalid

writeresponsevalid

tubag

3.5.6.2.1. minimumResponseLatency Timing Diagram nga adunay readdatavalid o writeresponsevalid

Para sa mga interface nga adunay readdatavalid o writeresponsevalid, ang default nga onecycle minimumResponseLatency mahimong mosangpot sa kalisud sa pagsira sa timing sa Avalon-MM hosts.

Ang mosunod nga mga diagram sa timing nagpakita sa kinaiya alang sa usa ka minimumResponseLatency sa 1 o 2 nga mga siklo. Timan-i nga ang aktuwal nga latency sa pagtubag mahimo usab nga labaw pa sa minimum nga gitugotan nga kantidad sama sa gihulagway sa kini nga mga diagram sa oras.

Figure 17. minimumResponseLatency Katumbas Usa ka Cycle

clk nagbasa
readdatavalid nga datos

1 ka siklo nga minimum nga latency sa pagtubag

Figure 18. minimumResponseLatency Katumbas sa Duha ka Siklo clk
basaha ang 2 ka siklo nga minimumResponseLatency
readdatavalid nga datos

Pagkaangay
Ang mga interface nga adunay parehas nga minimumResponseLatency magamit nga wala’y bisan unsang pagpahiangay. Kung ang host adunay mas taas nga minimumResponseLatency kaysa ahente, gamita ang mga rehistro sa pipeline aron mabayran ang mga kalainan. Ang mga rehistro sa pipeline kinahanglan

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 35

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

paglangan sa pagbasa sa datos gikan sa ahente. Kung ang ahente adunay mas taas nga minimumResponseLatency kay sa host, ang mga interface mahimong interoperable nga walay pagpahiangay.

3.6. Pag-align sa Address
Ang interconnect nagsuporta lamang sa mga aligned access. Ang usa ka host mahimo ra mag-isyu sa mga adres nga usa ka multiple sa gilapdon sa datos niini sa mga simbolo. Ang usa ka host makasulat ug partial nga mga pulong pinaagi sa pag-deasser sa pipila ka byteenables. Kay example, ang byteenables sa pagsulat sa 2 bytes sa adres 2 kay 4'b1100.

3.7. Pag-address sa Ahente sa Avalon-MM

Ang dinamikong bus nga gidak-on nagdumala sa datos sa panahon sa pagbalhin tali sa host-agent nga mga pares nga lainlaig gilapdon sa datos. Ang datos sa ahente gi-align sa magkadugtong nga mga byte sa host address space.

Kung ang gilapdon sa data sa host mas lapad kaysa sa gilapdon sa data sa ahente, ang mga pulong sa host address space mapa sa daghang mga lokasyon sa agent address space. Kay example, ang usa ka 32-bit nga host nga gibasa gikan sa usa ka 16-bit nga ahente nagresulta sa duha nga pagbasa nga pagbalhin sa bahin sa ahente. Ang mga pagbasa kay sa sunodsunod nga adres.

Kung ang host mas pig-ot kay sa ahente, nan ang interconnect nagdumala sa ahente byte lane. Atol sa host read transfers, ang interconnect nagpresentar lamang sa tukma nga byte lane sa data sa ahente ngadto sa mas pig-ot nga host. Atol sa host pagsulat pagbalhin, ang interconnect
awtomatik nga ipahayag ang byteenable nga mga signal aron isulat lamang ang datos sa mga piho nga ahente nga byte lane.

Ang mga ahente kinahanglan adunay gilapdon sa datos nga 8, 16, 32, 64, 128, 256, 512 o 1024 bits. Ang mosunod nga talaan nagpakita sa paglinya alang sa data sa ahente sa lain-laing mga gilapdon sulod sa usa ka 32-bit nga host nga naghimo sa bug-os nga pulong nga pag-access. Niini nga lamesa, ang OFFSET[N] nagtumong sa gidak-on sa pulong sa ahente nga gi-offset ngadto sa luna sa adres sa ahente.

Talaan 12. Dynamic Bus Sizing Host-to-Agent Address Mapping

Host Byte Address (1)

Access

0x00

0x04

0x08

32-Bit nga Host Data

Kung Nag-access sa usa ka 8-Bit nga Interface sa Ahente

Kung Nag-access sa usa ka 16-Bit nga Interface sa Ahente

OFFSET[0]7..0

OFFSET[0]15..0 (2)

OFFSET[1]7..0 OFFSET[2]7..0 OFFSET[3]7..0

OFFSET[1]15..0 — —

OFFSET[4]7..0

OFFSET[2]15..0

OFFSET[5]7..0 OFFSET[6]7..0 OFFSET[7]7..0

OFFSET[3]15..0 — —

OFFSET[8]7..0

OFFSET[4]15..0

OFFSET[9]7..0

OFFSET[5]15..0

Kung Nag-access sa usa ka 64-Bit nga Interface sa Ahente OFFSET [0]31..0 — — —
OFFSET[0]63..32 — — —
OFFSET[1]31..0 —
nagpadayon…

Mga Detalye sa Avalon® Interface 36

Ipadala ang Feedback

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Host Byte Address (1)

Access

Kung Nag-access sa usa ka 8-Bit nga Interface sa Ahente

32-Bit nga Host Data
Kung Nag-access sa usa ka 16-Bit nga Interface sa Ahente

OFFSET[10]7..0

—

OFFSET[11]7..0

—

0x0C

OFFSET[12]7..0

OFFSET[6]15..0

OFFSET[13]7..0

OFFSET[7]15..0

OFFSET[14]7..0

—

4 Ug uban pa

OFFSET[15]7..0 Ug uban pa

— Ug uban pa

Mubo nga sulat: 1. Bisan tuod ang host nag-isyu sa byte nga mga adres, ang host nag-access sa bug-os nga 32-bit nga mga pulong. 2. Para sa tanang entry sa ahente, [ ] mao ang pulong nga offset ug ang subscript values mao ang mga tipik sa pulong.

Kung Nag-access sa usa ka 64-Bit nga Interface sa Ahente — —
OFFSET[1]63..32 — — — Ug uban pa

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 37

683091 | 2022.01.24 Magpadala ug Feedback

4. Avalon Interrupt Interfaces
Ang mga interface sa Avalon Interrupt nagtugot sa mga sangkap sa ahente nga magsenyas sa mga panghitabo sa pag-host sa mga sangkap. Kay exampUg, ang usa ka DMA controller mahimong makabalda sa usa ka processor human makompleto ang usa ka DMA nga pagbalhin.

4.1. Interrupt Sender
Ang usa ka interrupt sender nagduso sa usa ka interrupt signal ngadto sa usa ka interrupt receiver. Ang oras sa signal sa irq kinahanglan nga magkadungan sa pagtaas sa ngilit sa kauban nga orasan. Ang irq walay relasyon sa bisan unsang pagbalhin sa bisan unsang laing interface. Ang irq kinahanglan nga ipahayag hangtod nga mailhan sa kauban nga Avalon-MM agent interface.
Ang mga interrupt kay espesipiko sa component. Ang tigdawat kasagarang motino sa angay nga tubag pinaagi sa pagbasa sa interrupt status register gikan sa Avalon-MM agent interface.

4.1.1. Avalon Interrupt Sender Mga Papel sa Signal

Talaan 13. Interrupt Sender Signal Roles

Papel sa Senyales

Lapad

Direksyon

Gikinahanglan

irq irq_n

1-32

Output

Deskripsyon
Interrupt Request. Ang usa ka interrupt sender nagduso sa usa ka interrupt signal ngadto sa usa ka interrupt receiver.

4.1.2. Interrupt Sender Properties

Talaan 14. Interrupt Sender Properties

Ngalan sa Property

Default nga Bili

Legal nga mga Bili

Deskripsyon

kaubanAddressabl

N/A

ePoint

kaubangOrasan

N/A

Ngalan sa ahente sa Avalon-MM sa kini nga sangkap.
Ngalan sa usa ka interface sa orasan niini
sangkap.

Ang ngalan sa Avalon-MM ahente interface nga naghatag og access sa mga rehistro sa pag-alagad sa interrupt.
Ang ngalan sa interface sa orasan diin kini nga interrupt nga nagpadala dungan. Ang nagpadala ug tigdawat mahimong adunay lainlain nga kantidad alang niini nga kabtangan.

nakig-Reset

N/A

Ngalan sa usa ka pag-reset

Ang ngalan sa reset interface diin kini makabalda

interface niini

dungan ang nagpadala.

sangkap.

ISO 9001:2015 Rehistrado

4. Avalon Interrupt Interfaces 683091 | 2022.01.24

4.2. Interrupt Receiver
Ang interrupt receiver interface makadawat og interrupts gikan sa interrupt sender interface. Ang mga sangkap nga adunay mga interface sa host sa Avalon-MM mahimong maglakip sa usa ka interrupt receiver aron makit-an ang mga interrupt nga gipahayag sa mga sangkap sa ahente nga adunay interrupt nga mga interface sa nagpadala. Ang interrupt nga tigdawat modawat sa interrupt nga mga hangyo gikan sa matag interrupt nga nagpadala isip usa ka bulag nga bit.

4.2.1. Mga Papel sa Signal sa Avalon Interrupt Receiver

Talaan 15. Interrupt Receiver Signal Roles

Papel sa Senyales

Lapad

Direksyon

Gikinahanglan

irq

Input

Deskripsyon
ang irq usa -bit vector, diin ang matag bit direkta nga katumbas sa usa ka IRQ nga nagpadala nga walay kinaiyanhon nga pangagpas sa prayoridad.

4.2.2. Interrupt Receiver Properties

Talaan 16. Interrupt Receiver Properties

Ngalan sa Property

Default nga Bili

Legal nga mga Bili

Deskripsyon

kaubanAddressable Point

N/A

Ngalan sa Ang ngalan sa Avalon-MM host interface nga gigamit sa

Ang serbisyo sa Avalon-MM nga mga interrupt nga nadawat niini nga interface.

host

interface

kaubangOrasan

N/A

Ngalan sa usa Ang ngalan sa Avalon Clock interface diin kini

Avalon

Ang interrupt nga tigdawat dungan. Ang nagpadala ug

Relo

Ang tigdawat mahimong adunay lainlaing mga kantidad alang niini nga kabtangan.

interface

nakig-Reset

N/A

Ngalan sa usa Ang ngalan sa reset interface diin kini makabalda

Avalon

Ang tigdawat dungan.

I-reset

interface

4.2.3. Interrupt Timing

Ang Avalon-MM host nagserbisyo sa priority 0 interrupt sa dili pa ang priority 1 interrupt.

Hulagway 19.

Interrupt Timing

Sa mosunod nga numero, ang interrupt 0 adunay mas taas nga prayoridad. Ang interrupt receiver anaa sa proseso sa pagdumala sa int1

kung ang int0 gipahayag. Ang int0 handler gitawag ug nahuman. Unya, ang int1 handler magpadayon. Ang

diagram nagpakita sa int0 deasserts sa panahon 1. int1 deasserts sa panahon 2.

clk

Indibidwal nga int0 nga mga hangyo
int1

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 39

683091 | 2022.01.24 Magpadala ug Feedback

5. Avalon Streaming Interfaces

Mahimo nimong gamiton ang mga interface sa Avalon Streaming (Avalon-ST) alang sa mga sangkap nga nagmaneho sa highbandwidth, low-latency, unidirectional data. Ang kasagarang mga aplikasyon naglakip sa multiplexed streams, packets, ug DSP data. Ang mga signal sa interface sa Avalon-ST mahimong maghulagway sa tradisyonal nga mga interface sa streaming nga nagsuporta sa usa ka stream sa datos nga walay kahibalo sa mga agianan o mga utlanan sa pakete. Mahimo usab nga suportahan sa interface ang labi ka komplikado nga mga protocol nga makahimo sa pagbuto ug pagbalhin sa packet nga adunay mga packet nga gi-interleaved sa daghang mga channel.

Mubo nga sulat:

Kung kinahanglan nimo ang usa ka high-performance data streaming interface, tan-awa ang Kapitulo 6 Avalon Streaming Credit Interfaces.

Figure 20. Avalon-ST Interface - Kasagaran nga Paggamit sa Avalon-ST Interface

Printed Circuit Board Intel FPGA Avalon-ST Interfaces (Data Plane)

scheduler

Avalon-ST Input

Rx KUNG Core ch

Tinubdan 0-2 Lababo 1

Avalon-MM Interface (Control Plane)

Tinubdan

Tx KUNG Core Sink

Avalon-ST Output

Avalon-MM Host Interface
Processor

Avalon-MM Host Interface
Pagkontrol sa IO

Avalon-MM Ahente Interface
SDRAM Cntl
Memorya sa SDRAM

Ang tanan nga Avalon-ST nga gigikanan ug mga interface sa lababo dili kinahanglan nga interoperable. Bisan pa, kung ang duha nga mga interface naghatag katugma nga mga gimbuhaton alang sa parehas nga wanang sa aplikasyon, ang mga adaptor magamit aron tugutan sila nga mag-interoperate.

ISO 9001:2015 Rehistrado

5. Avalon Streaming Interfaces 683091 | 2022.01.24
Ang mga interface sa Avalon-ST nagsuporta sa mga datapath nga nanginahanglan sa mosunod nga mga bahin:
· Ubos nga latency, taas nga throughput point-to-point nga pagbalhin sa datos
· Gisuportahan ang daghang mga channel nga adunay flexible packet interleaving
· Sideband signaling sa channel, sayop, ug pagsugod ug pagtapos sa packet delineation
· Suporta alang sa pagbuto sa datos
· Awtomatikong pagpahiangay sa interface
5.1. Mga Termino ug Konsepto
Ang Avalon-ST interface protocol naghubit sa mosunod nga mga termino ug konsepto:
· Avalon Streaming System–Ang Avalon Streaming system adunay usa o daghan pang Avalon-ST nga koneksyon nga nagbalhin sa data gikan sa source interface ngadto sa sink interface. Ang sistema nga gipakita sa ibabaw naglangkob sa Avalon-ST nga mga interface aron sa pagbalhin sa datos gikan sa sistema sa input ngadto sa output. Ang kontrol sa Avalon-MM ug mga interface sa rehistro sa status naghatag alang sa pagkontrol sa software.
· Avalon Streaming Components–Usa ka kasagarang sistema nga naggamit sa Avalon-ST nga mga interface naghiusa sa daghang functional modules, nga gitawag og mga component. Ang tigdesinyo sa sistema nag-configure sa mga sangkap ug nagdugtong niini aron ipatuman ang usa ka sistema.
· Tinubdan ug Sink Interface ug Koneksyon–Kon ang duha ka component magkonektar, ang data moagos gikan sa source interface ngadto sa sink interface. Ang Avalon Interface Specifications nagtawag sa kombinasyon sa usa ka source interface nga nagkonektar sa usa ka sink interface nga usa ka koneksyon.
· Backpressure–Backpressure nagtugot sa usa ka lababo sa pagsenyas sa usa ka tinubdan sa paghunong sa pagpadala data. Ang suporta alang sa backpressure opsyonal. Ang lababo naggamit ug backpressure aron mapahunong ang pagdagayday sa datos tungod sa mosunod nga mga rason:
— Sa diha nga ang lababo FIFOs puno
- Kung adunay paghuot sa interface sa output niini
· Mga Pagbalhin ug Andam nga Siklo–Ang pagbalhin moresulta sa data ug pagkontrolar sa pagpadaghan gikan sa source interface ngadto sa sink interface. Alang sa mga interface sa data, ang andam nga siklo usa ka siklo diin ang lababo makadawat usa ka pagbalhin.
· Simbolo–Ang simbolo mao ang pinakagamay nga yunit sa datos. Alang sa kadaghanan nga mga interface sa packet, ang usa ka simbolo usa ka byte. Usa o daghan pa nga mga simbolo ang naglangkob sa usa ka yunit sa datos nga gibalhin sa usa ka siklo.
· Channel–Ang channel usa ka pisikal o lohikal nga agianan o sumpay diin ang impormasyon moagi taliwala sa duha ka pantalan.
· Beat–Ang beat maoy usa ka cycle nga pagbalhin tali sa tinubdan ug sink interface nga gilangkoban sa usa o daghan pang simbolo.
· Packet–Ang packet maoy usa ka aggregation sa data ug control signal nga dungan nga gipasa sa tinubdan. Ang usa ka pakete mahimong adunay usa ka header aron matabangan ang mga router ug uban pang mga aparato sa network nga idirekta ang pakete sa husto nga destinasyon. Gihubit sa aplikasyon ang pormat sa pakete, dili kini nga detalye. Ang mga pakete sa Avalon-ST mahimong magkalainlain ang gitas-on ug mahimong i-interleaved sa usa ka koneksyon. Uban sa Avalon-ST nga mga interface, ang paggamit sa mga pakete kay opsyonal.

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 41

5. Avalon Streaming Interfaces 683091 | 2022.01.24

5.2. Avalon Streaming Interface Signal Roles

Ang matag signal sa Avalon streaming source o sink interface katumbas sa usa ka Avalon streaming signal role. Ang Avalon streaming interface mahimong adunay usa lamang ka pananglitan sa matag papel sa signal. Ang tanan nga mga tahas sa signal sa streaming sa Avalon magamit sa parehong mga gigikanan ug mga lababo ug adunay parehas nga kahulugan alang sa duha.

Talaan 17.

Avalon Streaming Interface Signals
Sa mosunud nga lamesa, ang tanan nga mga tahas sa signal aktibo nga taas.

Papel sa Senyales

Lapad

Direksyon

Gikinahanglan

Deskripsyon

andam na ang channel data error
balido

1 128 1 8,192 1 256
1
1

Panguna nga mga Signal

Tinubdan nga Lababo

Dili

Ang numero sa channel alang sa data nga gibalhin

sa kasamtangan nga cycle.

Kung ang usa ka interface nagsuporta sa signal sa channel, ang

interface kinahanglan usab nga ipasabut ang maxChannel parameter.

Tinubdan nga Lababo

Dili

Ang signal sa datos gikan sa tinubdan ngadto sa lababo,

kasagarang nagdala sa kinabag-an sa impormasyon

gibalhin.

Ang mga parametro dugang naghubit sa mga sulod ug

format sa signal sa datos.

Tinubdan nga Lababo

Dili

Usa ka gamay nga maskara aron markahan ang mga sayup nga nakaapekto sa datos

nga gibalhin sa kasamtangan nga cycle. Usa ka gamay

sa mga sayup nga signal nagtakuban sa matag usa sa mga sayup nga

giila sa component. Ang errorDescriptor

naghubit sa mga kabtangan sa sayup nga signal.

Tinubdan sa Lababo

Dili

Nagpahayag nga taas aron ipakita nga ang lababo makadawat

datos. andam gipahayag sa lababo sa siklo

aron markahan ang siklo isip andam

siklo. Ang tinubdan mahimo lamang nga ipahayag nga balido ug

pagbalhin data sa panahon sa andam nga mga siklo.

Ang mga tinubdan nga walay andam nga input dili mosuporta sa backpressure. Ang mga lababo nga wala’y andam nga output dili kinahanglan nga i-backpressure.

Tinubdan nga Lababo

Dili

Gipamatud-an sa tinubdan nga kini nga signal aron mahimong kwalipikado ang tanan

tinubdan sa pag-unlod sa mga signal. Ang lababo samples data ug

uban pang tinubdan-sa-pag-unlod nga mga signal sa andam nga mga siklo

diin balido ang gipahayag. Ang tanan nga uban nga mga siklo mao ang

gibalewala.

Ang mga tinubdan nga walay balido nga output implicitly nga naghatag og balido nga datos sa matag siklo nga ang usa ka lababo wala magpahayag sa backpressure. Ang mga lababo nga wala’y balido nga input nagpaabut nga balido nga datos sa matag siklo nga wala sila nag-backpressure.

walay sulod
endofpacket pagsugod sapacket

1 10
1 1

Mga Signal sa Pagbalhin sa Packet

Tinubdan nga Lababo

Dili

Nagpakita sa gidaghanon sa mga simbolo nga walay sulod,

kana mao, dili magrepresentar sa balido nga datos. Ang walay sulod

signal dili kinahanglan sa mga interface diin didto

usa ka simbolo matag beat.

Tinubdan nga Lababo

Dili

Gipahayag sa tinubdan aron markahan ang katapusan sa a

pakete

Tinubdan nga Lababo

Dili

Gipahayag sa tinubdan aron markahan ang sinugdanan sa

usa ka pakete.

Mga Detalye sa Avalon® Interface 42

Ipadala ang Feedback

5. Avalon Streaming Interfaces 683091 | 2022.01.24

5.3. Signal Sequencing ug Timing

5.3.1. Kadungan nga Interface
Ang tanan nga mga pagbalhin sa usa ka koneksyon sa Avalon-ST mahitabo dungan sa pagtaas sa ngilit sa kaubang signal sa orasan. Ang tanang mga output gikan sa source interface ngadto sa sink interface, lakip na ang data, channel, ug error signals, kinahanglang irehistro sa taas nga ngilit sa orasan. Ang mga input sa interface sa lababo dili kinahanglan nga irehistro. Ang pagparehistro sa mga signal sa tinubdan nagpadali sa high frequency nga operasyon.
5.3.2. Ang Orasan Makapahimo
Ang mga sangkap sa Avalon-ST kasagaran wala maglakip sa usa ka orasan nga makapahimo sa input. Ang Avalon-ST signaling mismo igo na aron mahibal-an ang mga siklo nga ang usa ka sangkap kinahanglan ug dili kinahanglan nga mahimo. Ang Avalon-ST compliant nga mga sangkap mahimong adunay usa ka orasan nga makapahimo sa input alang sa ilang internal nga lohika. Bisan pa, ang mga sangkap nga naggamit sa orasan kinahanglan nga masiguro nga ang oras sa interface nagsunod sa protocol.

5.4. Avalon-ST Interface Properties

Talaan 18. Avalon-ST Interface Properties

Ngalan sa Property nga may kalabotanClock

Default nga Bili
1

Legal nga mga Bili
Interface sa orasan

Deskripsyon
Ang ngalan sa Avalon Clock interface diin kini nga Avalon-ST interface nagkadungan.

nakig-Reset beatsPerCycle

I-reset

Ang ngalan sa Avalon Reset interface diin kini

interface Avalon-ST interface mao ang synchronous.

1,2,4,8 Nagtino sa gidaghanon sa mga beats nga gibalhin sa usa ka single

siklo. Kini nga kabtangan nagtugot kanimo sa pagbalhin sa 2 nga bulag,

apan may kalabutan nga mga sapa nga naggamit sa parehas

start_of_packet, end_of_packet, andam ug

balido nga mga signal.

Ang beatsPerCycle usa ka panagsa ra nga gigamit nga bahin sa protocol sa AvalonST.

dataBitsPerSymbol

1 512 Naghubit sa gidaghanon sa mga bit kada simbolo. Kay example,

Ang mga interface nga nakabase sa byte adunay 8-bit nga mga simbolo. Kini nga bili

dili limitado nga mahimong gahum sa 2.

emptyWithinPacket

bakak

tinuod, bakak Kon tinuod, walay sulod balido alang sa tibuok pakete.

sayopDescriptor

Listahan sa

Usa ka lista sa mga pulong nga naghulagway sa sayup nga nalangkit sa

mga kuwerdas

matag tipik sa signal sa sayup. Ang gitas-on sa lista kinahanglan

mahimong parehas sa gidaghanon sa mga bit sa signal sa sayup.

Ang unang pulong sa lista magamit sa pinakataas nga han-ay

gamay. Kay example, "crc, overflow" nagpasabut nga gamay [1]

sa sayop nagpakita sa usa ka CRC sayop. Ang bit[0] nagpaila sa usa ka

overflow nga sayop.

firstSymbolIn High OrderBits

tinuod

tinuod, bakak

Kung tinuod, ang simbolo sa una nga han-ay madala sa labing hinungdanon nga mga piraso sa interface sa data. Ang pinakataas nga order nga simbolo gimarkahan og D0 niini nga detalye. Kung kini nga kabtangan gibutang sa bakak, ang unang simbolo makita sa ubos nga mga piraso. Ang D0 makita sa datos[7:0]. Para sa 32-bit bus, kung tinuod, ang D0 makita sa bits[31:24].
nagpadayon…

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 43

5. Avalon Streaming Interfaces 683091 | 2022.01.24

Ngalan sa Property maxChannel readyLatency
andamAllowance(1)

Default nga Bili
0 0
0

Legal nga Bili 0 255
0 8
0 8

Deskripsyon
Pinakataas nga gidaghanon sa mga channel nga masuportahan sa usa ka data interface.
Naghubit sa relasyon tali sa pagpahayag sa usa ka andam nga signal ug sa pagpahayag sa usa ka balido nga signal. Kung andam Latency = diin ang n> 0, balido mahimo lamang ipahayag mga siklo human sa pagpahayag sa andam. Kay example, kung readyLatency = 1, kung ang lababo moingon nga andam, ang tinubdan kinahanglan nga motubag sa usa ka balido nga pagpahayag labing menos 1 cycle human kini makakita sa andam nga assertion gikan sa lababo.
Gihubit ang gidaghanon sa mga pagbalhin nga makuha sa lababo human ma-deasserted. Kung readyAllowance = 0, ang lababo dili makadawat sa bisan unsa nga mga pagbalhin human ma-deasserted ang andam. Kung andamAllowance = diin labaw pa sa 0, ang lababo makadawat hangtod sa pagbalhin human sa andam na deasserted.

Mubo nga sulat:

Kung makamugna ka og Avalon streaming interconnect sa Avalon streaming source/sink BFMs o custom nga mga component ug kining mga BFM o custom nga mga component adunay lain-laing mga readyLatency nga mga kinahanglanon, ang Platform Designer magsal-ot og mga adapter sa namugna nga interconnect aron ma-accommodate ang readyLatency nga kalainan tali sa source ug sink interfaces. Gilauman nga ang imong tinubdan ug lababo nga lohika nagsunod sa mga kabtangan sa namugna nga interconnect.

5.5. Kinaandan nga mga Pagbalhin sa Data
Kini nga seksyon naghubit sa pagbalhin sa datos gikan sa usa ka tinubdan nga interface ngadto sa usa ka sink interface. Sa tanang kaso, ang tinubdan sa datos ug ang data sink kinahanglang mosunod sa espesipikasyon. Ang data sink dili responsable sa pag-ila sa mga sayup sa gigikanan nga protocol.

5.6. Mga Detalye sa Signal
Gipakita sa numero ang mga signal nga kasagarang gilakip sa mga interface sa Avalon-ST. Usa ka tipikal nga Avalon-ST source interface nagduso sa balido, data, sayop, ug channel signal ngadto sa lababo. Ang lababo mahimong magamit sa backpressure nga adunay andam nga signal.

(1) · Kung readyLatency = 0, ang readyAllowance mahimong 0 o labaw pa sa 0.
· Kung readyLatency > 0, ang readyAllowance kinahanglang katumbas o mas dako kay sa readyLatency.
· Kung ang tinubdan o ang lababo wala maghatag ug bili para sa readyAllowance unya readyAllowance = readyLatency. Ang mga disenyo wala magkinahanglan og dugang nga readyAllowance gawas kon gusto nimo nga ang tinubdan o ang lababo mokuha og advantage sa kini nga bahin.

Mga Detalye sa Avalon® Interface 44

Ipadala ang Feedback

5. Avalon Streaming Interfaces 683091 | 2022.01.24

Figure 21. Kinaandan nga Avalon-ST Interface Signals Data Source
balido nga data error channel

Andam na ang Data Sink

Dugang nga mga detalye bahin sa kini nga mga signal:
· andam–Sa mga interface nga nagsuporta sa backpressure, ang lababo nagpahayag nga andam nga markahan ang mga siklo diin ang mga pagbalhin mahimong mahitabo. Kung andam gipahayag sa siklo , siklo giisip nga andam nga siklo.
· balido–Ang balido nga signal mokwalipikar sa balido nga datos sa bisan unsa nga cycle uban sa data pagbalhin gikan sa tinubdan ngadto sa pagkalunod. Sa matag balido nga siklo ang lababo samples ang data signal ug uban pang tinubdan sa pag-unlod signal.
· data–Ang data signal nagdala sa kadaghanan sa impormasyon nga gibalhin gikan sa tinubdan ngadto sa lababo. Ang data signal naglangkob sa usa o daghang mga simbolo nga gibalhin sa matag siklo sa orasan. Ang dataBitsPerSymbol parameter naghubit kung giunsa ang data signal gibahin sa mga simbolo.
· sayop–Sa signal sa sayop, ang matag bit katumbas sa usa ka posible nga kahimtang sa sayop. Ang kantidad nga 0 sa bisan unsang siklo nagpaila nga wala’y sayup nga datos sa kana nga siklo. Kini nga espesipikasyon wala maghubit sa aksyon nga gihimo sa usa ka sangkap kung adunay nakit-an nga sayup.
· channel–Ang tinubdan nagduso sa opsyonal nga signal sa channel aron ipaila kung asa nga channel ang data iya. Ang kahulogan sa channel alang sa gihatag nga interface nagdepende sa aplikasyon. Sa pipila ka mga aplikasyon, ang channel nagpakita sa numero sa interface. Sa ubang mga aplikasyon, ang channel nagpaila sa numero sa panid o timeslot. Kung gigamit ang signal sa channel, ang tanan nga datos nga gibalhin sa matag aktibo nga siklo iya sa parehas nga channel. Ang tinubdan mahimong mausab ngadto sa laing channel sa sunodsunod nga aktibo nga mga siklo.
Ang mga interface nga naggamit sa signal sa channel kinahanglan nga maghubit sa maxChannel parameter aron ipakita ang maximum nga numero sa channel. Kung ang gidaghanon sa mga channel nga gisuportahan sa interface nga dinamikong pagbag-o, ang maxChannel nagpakita sa labing kadaghan nga numero nga masuportahan sa interface.

5.7. Layout sa Data

Hulagway 22.

Mga Simbolo sa Data

Ang mosunod nga numero nagpakita sa usa ka 64-bit data signal uban sa dataBitsPerSymbol=16. Ang simbolo 0 mao ang pinakadaghan

mahinungdanon nga simbolo.

48 47 32 31 16 15

simbolo 0 simbolo 1 simbolo 2 simbolo 3

Ang Avalon Streaming interface nagsuporta sa mga big-endian ug little-endian modes. Ang numero sa ubos kay example sa big-endian mode, diin ang Symbol 0 naa sa high-order bits.

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 45

5. Avalon Streaming Interfaces 683091 | 2022.01.24

Hulagway 23.

Layout sa Data
Ang timing diagram sa mosunod nga numero nagpakita sa usa ka 32-bit exampdiin ang dataBitsPerSymbol=8, ug beatsPerCycle=1.
clk
andam
balido

sayop sa channel
data[31:24] data[23:16] data[15:8] data[7:0]

D10

D11

DA DE

D12

DB DF

D13

5.8. Pagbalhin sa Data nga walay Backpressure

Ang pagbalhin sa datos nga wala’y backpressure mao ang labing sukaranan sa pagbalhin sa datos sa Avalon-ST. Sa bisan unsang gihatag nga siklo sa orasan, ang gigikanan nga interface nagmaneho sa datos ug ang opsyonal nga channel ug mga signal sa sayup, ug nagpahayag nga balido. Ang interface sa lababo samples kini nga mga signal sa pagtaas sa ngilit sa reperensya nga orasan kung balido ang gipahayag.

Hulagway 24.

Pagbalhin sa Data nga walay Backpressure

clk balido

data sa sayop sa channel

D0 D1

D2 D3

5.9. Pagbalhin sa Data nga adunay Backpressure
Ang lababo nagpahayag nga andam alang sa usa ka siklo sa orasan aron ipakita nga andam na kini alang sa usa ka aktibo nga siklo. Kung ang lababo andam na alang sa datos, ang siklo usa ka andam nga siklo. Atol sa usa ka andam nga siklo, ang tinubdan mahimong ipahayag nga balido ug maghatag data sa lababo. Kon ang tinubdan walay data nga ipadala, ang tinubdan deasser nga balido ug makadala sa data sa bisan unsa nga bili.
Ang mga interface nga nagsuporta sa backpressure naghubit sa readyLatency parameter aron ipakita ang gidaghanon sa mga cycle gikan sa panahon nga andam na ang gipahayag hangtud nga ang balido nga datos mahimong madala. Kung ang readyLatency kay nonzero, cycle mao ang usa ka andam nga siklo kung andam na ipahayag sa siklo .
Kung readyLatency = 0, ang pagbalhin sa data mahitabo lamang kung andam ug balido ang gipahayag sa samang siklo. Niini nga mode, ang tinubdan dili makadawat sa andam nga signal sa lababo sa dili pa ipadala ang balido nga datos. Ang tinubdan naghatag sa datos ug nagpahayag nga balido kung ang tinubdan adunay balido nga datos. Ang tinubdan naghulat alang sa lababo aron makuha ang datos ug ipahayag nga andam. Mahimong usbon sa tinubdan ang datos bisan unsang orasa. Ang lababo mokuha lamang sa input data gikan sa tinubdan kung andam ug balido ang duha nga gipahayag.

Mga Detalye sa Avalon® Interface 46

Ipadala ang Feedback

5. Avalon Streaming Interfaces 683091 | 2022.01.24
Kung readyLatency>= 1, ang lababo moingon nga andam sa dili pa ang andam nga cycle mismo. Ang tinubdan makatubag atol sa tukma nga sunod-sunod nga siklo pinaagi sa pagpahayag nga balido. Ang tinubdan mahimong dili ipahayag nga balido sa panahon sa mga siklo nga dili andam nga mga siklo.
Ang readyAllowance naghubit sa gidaghanon sa mga pagbalhin nga makuha sa lababo kung andam na ang deasserted. Kung readyAllowance = 0, ang lababo dili makadawat sa bisan unsa nga mga pagbalhin human ma-deasserted ang andam. Kung andamAllowance = diin n > 0, ang lababo makadawat hangtod sa pagbalhin human sa andam na deasserted.
5.9.1. Mga Pagbalhin sa Data Gamit ang readyLatency ug readyAllowance

Ang mosunod nga mga lagda magamit sa pagbalhin sa datos nga adunay readyLatency ug readyAllowance.
· Kung ang readyLatency 0, ang readyAllowance mahimong mas dako o katumbas sa 0.
· Kung ang readyLatency mas dako pa sa 0, ang readyAllowance mahimong mas dako o katumbas sa readyLatency.

Kung readyLatency = 0 ug readyAllowance = 0, ang mga pagbalhin sa data mahitabo lamang kung ang duha andam ug balido gipahayag. Niini nga kaso, ang tinubdan dili makadawat sa andam nga signal sa lababo sa dili pa ipadala ang balido nga datos. Ang tinubdan naghatag sa datos ug nagpahayag nga balido kung mahimo. Ang tinubdan naghulat alang sa lababo aron makuha ang datos ug ipahayag nga andam. Mahimong usbon sa tinubdan ang datos bisan unsang orasa. Ang lababo mokuha lamang sa input data gikan sa tinubdan kung andam ug balido ang duha nga gipahayag.

Figure 25. readyLatency = 0, readyAllowance = 0

Kung readyLatency = 0 ug readyAllowance = 0 ang tinubdan mahimong ipahayag nga balido bisan unsang orasa. Gikuha sa lababo ang datos gikan sa gigikanan lamang kung andam na = 1.

Ang mosunod nga hulagway nagpakita niini nga mga panghitabo: 1. Sa cycle 1 ang tinubdan naghatag og datos ug nagpahayag nga balido. 2. Sa cycle 2, ang lababo nagpahayag nga andam ug D0 pagbalhin. 3. Sa cycle 3, D1 pagbalhin. 4. Sa cycle 4, ang lababo nag-ingon nga andam, apan ang tinubdan wala magdala ug balido nga datos. 5. Ang tinubdan naghatag og data ug nagpahayag nga balido sa cycle 6. 6. Sa cycle 8, ang lababo nagpahayag nga andam, mao nga D2 pagbalhin. 7. D3 pagbalhin sa cycle 9 ug D4 pagbalhin sa cycle 10.

0 1 2 3 4 5 6 7 8 9 10 11 12 13 clk0

andam

balido

datos

D0 D1

D3 D4

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 47

5. Avalon Streaming Interfaces 683091 | 2022.01.24

Figure 26. readyLatency = 0, readyAllowance = 1

Kung readyLatency = 0 ug readyAllowance = 1 ang lababo makakuha og usa pa ka pagbalhin sa data human sa ready = 0.

Ang mosunod nga hulagway nagpakita niini nga mga panghitabo: 1. Sa cycle 1 ang tinubdan naghatag og datos ug nagpahayag nga balido samtang ang lababo nagpahayag nga andam. D0 pagbalhin. 2. Ang D1 gibalhin sa cycle 2. 3. Sa cycle 3, andam nga mga deasser, bisan pa tungod kay readyAllowance = 1 usa pa nga pagbalhin ang gitugotan, mao nga D2
mga pagbalhin. 4. Sa cycle 5 pareho nga balido ug andam nga ipahayag, mao nga D3 pagbalhin. 5. Sa cycle 6, ang tinubdan deassers balido, mao nga walay data pagbalhin. 6. Sa cycle 7, valid asserts ug ready deaserts, pero since readyAllowance = 1 usa pa nga pagbalhin
gitugotan, mao nga D4 pagbalhin.

0 1 2 3 4 5 6 7 8 9 10 11 12 13 clk0

andam

balido

datos

D0 D1 D2

D5 D6

Figure 27. readyLatency = 1, readyAllowance = 2

Kung readyLatency = 1 ug readyAllowance = 2 ang lababo mahimong magbalhin sa data usa ka siklo human sa andam nga pagpahayag, ug duha pa ka mga siklo sa pagbalhin ang gitugotan human sa andam nga mga deasser.

Ang mosunod nga hulagway nagpakita niini nga mga panghitabo: 1. Sa cycle 0 ang lababo mipahayag nga andam na. 2. Sa cycle 1, ang tinubdan naghatag og datos ug nagpahayag nga balido. Ang pagbalhin mahitabo dayon. 3. Sa cycle 3, ang lababo andam na, apan ang tinubdan nagpahayag nga balido, ug nagmaneho sa balido nga datos
tungod kay ang lababo makadakop sa datos sa duha ka mga siklo human sa andam nga mga deasser. 4. Sa cycle 6, ang lababo moingon nga andam na. 5. Sa cycle 7, ang tinubdan naghatag og datos ug nagpahayag nga balido. Gidawat kini nga datos. 6. Sa cycle 10, ang lababo na-deasserted nga andam, apan ang tinubdan nagpahayag nga balido ug nagmaneho sa balido nga datos tungod kay
ang lababo makadakop sa datos sa duha ka mga siklo human sa andam nga mga deasser.

0 1 2 3 4 5 6 7 8 9 10 11 12 13 clk0

andam

balido

datos

D0 D1 D2 D3

D4 D5

D6 D7

Mga Kinahanglanon sa Pagpahiangay Ang mosunod nga talaan naghulagway kon ang tinubdan ug lababo nga mga interface nagkinahanglan ug pagpahaom.

Mga Detalye sa Avalon® Interface 48

Ipadala ang Feedback

5. Avalon Streaming Interfaces 683091 | 2022.01.24

Talaan 19. Mga Kinahanglanon sa Pagpahiangay sa Tinubdan/Lababo

andam Latency

andamAllowance

Pagpahiangay

Source readyLatency = Sink Source readyAllowance =

andam Latency

Lababo andamAllowance

Wala’y kinahanglan nga pagpahiangay: Ang lababo makakuha sa tanan nga pagbalhin.

Source readyAllowance > Sink readyAllowance

Gikinahanglan ang pagpahiangay: Human ma-deasserted ang pagkaandam, ang tinubdan makapadala ug dugang mga pagbalhin kay sa makuha sa lababo.

Source readyAllowance < Sink readyAllowance

Wala'y gikinahanglan nga pagpahiangay: Human ma-deasserted ang andam, ang lababo makakuha og daghang mga pagbalhin kay sa ipadala sa tinubdan.

Source readyLatency > Sink Source readyAllowance =

andam Latency

Lababo andamAllowance

Wala'y gikinahanglan nga pagpahiangay: Human nga andam na, ang tinubdan magsugod sa pagpadala sa ulahi kay sa lababo makuha. Human ma-deasserted, ang tinubdan makapadala ug daghang mga pagbalhin sama sa makuha sa lababo.

Source readyAllowance> Sink readyAllowance

Gikinahanglan ang pagpahiangay: Human ma-deasserted ang pagkaandam, ang tinubdan makapadala ug dugang mga pagbalhin kay sa makuha sa lababo.

Source readyAllowance< Sink readyAllowance

Wala'y gikinahanglan nga pagpahiangay: Human ma-deasserted ang pagkaandam, ang tinubdan nagpadala og mas gamay nga mga pagbalhin kay sa makuha sa lababo.

Source readyLatency < SinkreadyLatency

Tinubdan readyAllowance = Sink readyAllowance

Gikinahanglan ang pagpahiangay: Ang tinubdan mahimong magsugod sa pagpadala sa mga pagbalhin sa dili pa makuha ang lababo.

Source readyAllowance> Sink readyAllowance

Gikinahanglan ang pagpahiangay: Ang tinubdan mahimong magsugod sa pagpadala sa mga pagbalhin sa dili pa makuha ang lababo. Usab, human ma-deasserted ang andam, ang tinubdan makapadala ug dugang mga pagbalhin kay sa makuha sa lababo.

Source readyAllowance < Sink readyAllowance

Gikinahanglan ang pagpahiangay: Ang tinubdan mahimong magsugod sa pagpadala sa mga pagbalhin sa dili pa makuha ang lababo.

5.9.2. Mga Pagbalhin sa Data Gamit ang readyLatency
Kung ang tinubdan o ang lababo wala magtino sa usa ka bili alang sa readyAllowance unya readyAllowance= readyLatency. Ang mga disenyo nga naggamit sa tinubdan ug lababo wala magkinahanglan og dugang nga readyAllowance gawas kon gusto nimo nga ang tinubdan o ang lababo mokuha og advantage sa kini nga bahin.

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 49

5. Avalon Streaming Interfaces 683091 | 2022.01.24

Hulagway 28.

Pagbalhin gamit ang Backpressure, readyLatency=0
Ang mosunod nga hulagway nagpakita niini nga mga panghitabo:

1. Ang tinubdan naghatag og datos ug nagpahayag nga balido sa cycle 1, bisan pa nga ang lababo dili pa andam.

2. Ang tinubdan naghulat hangtod sa cycle 2, kung ang lababo moingon nga andam na, sa dili pa mobalhin sa sunod nga data cycle.

3. Sa cycle 3, ang tinubdan nagduso sa datos sa samang siklo ug ang lababo andam na sa pagdawat sa datos. Ang pagbalhin mahitabo dayon.
4. Sa cycle 4, ang lababo nag-ingon nga andam, apan ang tinubdan wala magdala ug balido nga datos.

012345678 clk

andam

balido

channel

sayop

datos

D0 D1

D2 D3

Hulagway 29.

Pagbalhin gamit ang Backpressure, readyLatency=1

Ang mosunod nga mga numero nagpakita sa mga pagbalhin sa datos nga adunay readyLatency=1 ug readyLatency=2, matag usa. Sa duha niini nga mga kaso, andam ang gipahayag sa wala pa ang andam nga siklo, ug ang tinubdan motubag sa 1 o 2 nga mga siklo sa ulahi pinaagi sa paghatag og datos ug pagpahayag nga balido. Kung ang readyLatency dili 0, ang tinubdan kinahanglan nga deassert nga balido sa dili andam nga mga siklo.
clk

andam

balido

channel

sayop

datos

D0 D1

D2 D3 D4

Hulagway 30.

Pagbalhin gamit ang Backpressure, readyLatency=2

clk

andam

balido

channel

sayop

datos

D0 D1

D2 D3

5.10. Packet Data Transfers
Ang packet transfer property nagdugang og suporta sa pagbalhin sa mga packet gikan sa source interface ngadto sa sink interface. Tulo ka dugang nga signal ang gihubit aron ipatuman ang packet transfer. Ang tinubdan ug lababo nga mga interface kinahanglang maglakip niining dugang nga mga signal aron suportahan ang mga pakete. Mahimo nimong ikonektar ang gigikanan ug mga interface sa lababo

Mga Detalye sa Avalon® Interface 50

Ipadala ang Feedback

5. Avalon Streaming Interfaces 683091 | 2022.01.24

pagpares sa mga kabtangan sa pakete. Ang Platform Designer dili awtomatikong idugang ang startofpacket, endofpacket, ug walay sulod nga mga signal ngadto sa source o sink interfaces nga wala maglakip niini nga mga signal.

Figure 31. Avalon-ST Packet Interface Signals Data Source

Data Sink

andam
balido
channel sa sayop sa datos pagsugod sa pakete
walay sulod nga endofpacket

5.11. Mga Detalye sa Signal
· startofpacket–Ang tanang interface nga nagsuporta sa packet transfers nagkinahanglan sa startofpacket signal. Ang startofpacket nagtimaan sa aktibo nga siklo nga naglangkob sa pagsugod sa pakete. Kini nga signal gihubad lamang kung ang balido gipahayag.
· endofpacket–Ang tanang interface nga nagsuporta sa packet transfers nagkinahanglan sa endofpacket signal. Ang endofpacket nagtimaan sa aktibo nga siklo nga adunay katapusan sa pakete. Kini nga signal gihubad lamang kung ang balido gipahayag. startofpacket ug endofpacket mahimong ipahayag sa samang cycle. Walay idle cycle ang gikinahanglan tali sa mga pakete. Ang startofpacket signal mahimong mosunod dayon human sa miaging endofpacket signal.
· walay sulod–Ang opsyonal nga walay sulod nga signal nagpakita sa gidaghanon sa mga simbolo nga walay sulod atol sa endofpacket cycle. Gisusi ra sa lababo ang kantidad sa wala’y sulod sa panahon sa mga aktibo nga siklo nga adunay gipahayag nga endofpacket. Ang walay sulod nga mga simbolo mao ang kanunay nga kataposang mga simbolo sa datos, kadtong gidala sa ubos nga pagkahan-ay nga mga bit kon firstSymbolInHighOrderBits = tinuod. Ang walay sulod nga signal gikinahanglan sa tanang packet interface kansang data signal nagdala ug labaw sa usa ka simbolo sa data ug adunay variable length packet format. Ang gidak-on sa walay sulod nga signal sa mga bit kay ceil[log2( )].

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 51

5. Avalon Streaming Interfaces 683091 | 2022.01.24

5.12. Mga Detalye sa Protocol

Ang packet data transfer nagsunod sa parehas nga protocol sama sa tipikal nga data transfer nga adunay pagdugang sa startofpacket, endofpacket, ug walay sulod.

Hulagway 32.

Pagbalhin sa Packet
Ang mosunod nga numero naghulagway sa pagbalhin sa usa ka 17-byte nga packet gikan sa source interface ngadto sa sink interface, diin readyLatency=0. Kini nga timing diagram naghulagway sa mosunod nga mga panghitabo:

1. Ang pagbalhin sa datos mahitabo sa mga cycle 1, 2, 4, 5, ug 6, kung ang duha andam ug balido ang gipahayag.

2. Atol sa cycle 1, ang startofpacket gipahayag. Ang unang 4 bytes sa packet gibalhin.

3. Atol sa cycle 6, endofpacket gipahayag. Ang walay sulod adunay kantidad nga 3. Kini nga kantidad nagpakita nga kini ang katapusan sa pakete ug nga ang 3 sa 4 nga mga simbolo walay sulod. Sa cycle 6, ang high-order byte, data [31:24] nagmaneho sa balido nga datos.

1234567 clk

andam

balido

pagsugod sa pakete

endofpacket

walay sulod

channel

000

sayop

000

datos[31:24]

D0 D4

D8 D12 D16

datos[23:16]

D1 D5

D9 D13

datos[15:8]

D2 D6

D10 D14

datos[7:0]

D3 D7

D11 D15

Mga Detalye sa Avalon® Interface 52

Ipadala ang Feedback

683091 | 2022.01.24 Magpadala ug Feedback

6. Avalon Streaming Credit Interfaces
Ang mga interface sa Avalon Streaming Credit kay gamiton sa mga component nga nagmaneho sa highbandwidth, low-latency, unidirectional data. Ang kasagarang mga aplikasyon naglakip sa multiplexed streams, packets, ug DSP data. Ang mga signal sa interface sa Avalon Streaming Credit mahimong maghulagway sa tradisyonal nga mga interface sa streaming nga nagsuporta sa usa ka stream sa datos, nga walay kahibalo sa mga agianan o mga utlanan sa pakete. Mahimo usab nga suportahan sa interface ang labi ka komplikado nga mga protocol nga makahimo sa pagbuto ug pagbalhin sa packet nga adunay mga packet nga gi-interleaved sa daghang mga channel.
Ang tanan nga gigikanan sa Avalon Streaming Credit ug mga interface sa lababo dili kinahanglan nga interoperable. Bisan pa, kung ang duha nga mga interface naghatag katugma nga mga gimbuhaton alang sa parehas nga wanang sa aplikasyon, ang mga adaptor magamit aron tugutan sila nga mag-interoperate.
Mahimo usab nimo nga ikonektar ang Avalon Streaming Credit nga gigikanan sa usa ka Avalon Streaming sink pinaagi sa usa ka adapter. Sa susama, mahimo nimong ikonektar ang usa ka gigikanan sa Avalon Streaming sa usa ka lababo sa Avalon Streaming Credit pinaagi sa usa ka adapter.
Ang mga interface sa Avalon Streaming Credit nagsuporta sa mga datapath nga nanginahanglan sa mosunod nga mga bahin:
· Ubos nga latency, taas nga throughput point-to-point nga pagbalhin sa datos
· Gisuportahan ang daghang mga channel nga adunay flexible packet interleaving
· Sideband signaling sa channel, sayop, ug pagsugod ug pagtapos sa packet delineation
· Suporta alang sa pagbuto sa datos
· Ang mga signal sa tiggamit ingon mga signal sa sideband alang sa mga gamit nga gipasabut sa mga tiggamit

6.1. Mga Termino ug Konsepto
Ang Avalon Streaming Credit interface protocol naghubit sa mosunod nga mga termino ug konsepto:
· Avalon Streaming Credit System– Ang Avalon Streaming Credit system adunay usa o daghan pang Avalon Streaming Credit nga koneksyon nga nagbalhin sa data gikan sa source interface ngadto sa sink interface.
· Avalon Streaming Credit Components– Usa ka tipikal nga sistema nga naggamit sa Avalon Streaming interfaces naghiusa sa daghang mga functional modules, nga gitawag og mga component. Ang tigdesinyo sa sistema nag-configure sa mga sangkap ug nagdugtong niini aron ipatuman ang usa ka sistema.
· Tinubdan ug Sink Interface ug Koneksyon–Kon ang duha ka sangkap konektado, ang mga kredito moagos gikan sa lababo ngadto sa tinubdan; ug ang data moagos gikan sa source interface ngadto sa sink interface. Ang kombinasyon sa usa ka source interface nga konektado sa usa ka sink interface gitawag nga usa ka koneksyon.
· Pagbalhin– Ang usa ka pagbalhin moresulta sa data ug pagkontrolar sa pagpadaghan gikan sa tinubdan nga interface ngadto sa sink interface. Alang sa mga interface sa datos, ang tinubdan makasugod lang sa pagbalhin sa datos kon kini adunay mga kredito nga magamit. Sa susama, ang lababo makadawat lamang sa datos kon kini adunay talagsaong mga kredito.

ISO 9001:2015 Rehistrado

6. Avalon Streaming Credit Interfaces 683091 | 2022.01.24

· Simbolo–Ang simbolo mao ang pinakagamay nga yunit sa datos. Usa o daghan pa nga mga simbolo ang naglangkob sa usa ka yunit sa datos nga gibalhin sa usa ka siklo.
· Beat–Ang beat maoy usa ka cycle nga pagbalhin tali sa tinubdan ug sink interface nga gilangkoban sa usa o daghan pang simbolo.
· Packet–Ang usa ka packet usa ka aggregation sa data ug control signals nga dungan nga gipasa. Ang usa ka pakete mahimong adunay usa ka header aron matabangan ang mga router ug uban pang mga aparato sa network nga idirekta ang pakete sa husto nga destinasyon. Ang pormat sa pakete gihubit sa aplikasyon, dili kini nga detalye. Ang mga pakete sa Avalon Streaming mahimong magkalainlain ang gitas-on ug mahimong ma-interleaved sa usa ka koneksyon. Uban sa Avalon Streaming Credit interface, ang paggamit sa mga pakete kay opsyonal.

6.2. Avalon Streaming Credit Interface Signal Roles

Ang matag signal sa Avalon Streaming Credit nga tinubdan o sink interface katumbas sa usa ka Avalon Streaming Credit signal role. Ang interface sa Avalon Streaming Credit mahimong adunay usa lamang ka higayon sa matag papel sa signal. Ang tanan nga mga tahas sa signal sa Avalon Streaming Credit magamit sa parehong mga gigikanan ug mga lababo ug adunay parehas nga kahulugan alang sa duha.

Talaan 20. Avalon Streaming Credit Interface Signals

Ngalan sa Signal

Direksyon

update

Lubog sa

tinubdan

Lapad

kredito

Lubog sa

1-9

tinubdan

Opsyonal / Gikinahanglan

Deskripsyon

Gikinahanglan

Ang lababo nagpadala og update ug source updates sa anaa nga credit counter. Ang lababo nagpadala og update ngadto sa tinubdan kung ang usa ka transaksyon ma-pop gikan sa buffer niini.
Ang credit counter sa tinubdan madugangan sa kantidad sa credit bus gikan sa lababo ngadto sa tinubdan.

Gikinahanglan

Gipakita ang dugang nga kredito nga magamit sa lababo kung ang pag-update gipahayag.
Kini nga bus nagdala usa ka kantidad nga gitino sa lababo. Ang gilapdon sa credit bus kay ceilog2(MAX_CREDIT + 1). Ang lababo nagpadala sa magamit nga kantidad sa kredito niini nga bus nga nagpakita sa gidaghanon sa mga transaksyon nga madawat niini. Gikuha sa tinubdan ang kantidad sa kredito
lamang kung ang signal sa pag-update gipahayag.

return_credit Tinubdan sa 1 lababo

balido ang datos
sayop

Tinubdan sa pagkaunlod
Tinubdan sa pagkaunlod

1-8192 1

Tinubdan sa pagkaunlod

1-256

Gikinahanglan Gikinahanglan Gikinahanglan Opsyonal

Gipamatud-an sa tinubdan nga ibalik ang 1 nga kredito aron malunod.
Pahinumdom: Alang sa dugang nga mga detalye, tan-awa ang Seksyon 6.2.3 Pagbalik sa mga Kredito.
Ang datos gibahin sa mga simbolo sumala sa kasamtangan nga kahulugan sa Avalon Streaming.
Gipamatud-an sa tinubdan aron mahimong kuwalipikado ang tanan nga uban pang tinubdan sa pag-unlod sa mga signal. Ang tinubdan mahimong ipahayag nga balido lamang kung ang kredito nga magamit niini labaw pa sa 0.
Usa ka gamay nga maskara nga gigamit aron markahan ang mga sayup nga nakaapekto sa datos nga gibalhin sa karon nga siklo. Usa ka gamay nga sayup ang gigamit alang sa matag usa sa mga sayup nga giila sa sangkap, ingon nga gipasabut sa kabtangan sa errorDescriptor.
nagpadayon…

Mga Detalye sa Avalon® Interface 54

Ipadala ang Feedback

6. Avalon Streaming Credit Interfaces 683091 | 2022.01.24

Channel nga Signal Name
startofpacket endofpacket walay sulod

Direksyon nga Tinubdan aron malunod
Tinubdan sa pagkaunlod Tinubdan sa pagkaunlod Tinubdan sa pagkaunlod
Tinubdan sa pagkaunlod
Tinubdan sa pagkaunlod

Lapad

Opsyonal / Gikinahanglan

Deskripsyon

1-128

Opsyonal

Ang numero sa channel alang sa data nga gibalhin sa kasamtangan nga siklo.
Kung ang usa ka interface nagsuporta sa signal sa channel, kinahanglan usab nga ipasabut ang maxChannel parameter.

Mga Signal sa Pagbalhin sa Packet

Opsyonal

Gipahayag sa tinubdan aron markahan ang pagsugod

sa usa ka pakete.

Opsyonal

Gipahayag sa tinubdan aron markahan ang katapusan sa

usa ka pakete.

ceil(log2(NUM_SYMBOLS)) Opsyonal

Nagpakita sa gidaghanon sa mga simbolo nga walay sulod, sa ato pa, wala magrepresentar sa balido nga datos. Ang walay sulod nga signal wala gigamit sa mga interface diin adunay usa ka simbolo matag beat.

Mga Signal sa Gumagamit

1-8192

Opsyonal

Ang bisan unsang gidaghanon sa matag-packet nga mga signal sa tiggamit mahimong anaa sa tinubdan ug lababo nga mga interface. Ang tinubdan nagtakda og bili niini nga signal kung kanus-a
ang startofpacket gipahayag. Ang tinubdan kinahanglan dili magbag-o sa bili niini nga signal hangtod sa pagsugod sa bag-ong pakete. Ang dugang nga mga detalye anaa sa seksyon sa User Signal.

1-8192

Opsyonal

Ang bisan unsang gidaghanon sa matag simbolo nga mga signal sa tiggamit mahimong anaa sa tinubdan ug lababo. Ang dugang nga mga detalye anaa sa seksyon sa User Signal.

6.2.1. Kadungan nga Interface

Ang tanan nga mga pagbalhin sa usa ka koneksyon sa Avalon Streaming mahitabo dungan sa pagtaas sa ngilit sa kaubang signal sa orasan. Ang tanan nga mga output gikan sa usa ka gigikanan nga interface hangtod sa usa ka interface sa lababo,
lakip na ang data, channel, ug mga signal sa sayop, kinahanglan nga marehistro sa nagtaas nga ngilit sa orasan. Ang mga input sa interface sa lababo dili kinahanglan nga irehistro. Ang pagrehistro sa mga signal sa tinubdan nagpadali sa high-frequency nga operasyon.

Talaan 21. Avalon Streaming Credit Interface Properties

Ngalan sa Property

Default nga Bili

Legal nga Bili

Deskripsyon

kaubangOrasan

Relo

Ang ngalan sa Avalon Clock interface diin kini

interface

Ang interface sa Avalon Streaming dungan.

nakig-Reset

I-reset

Ang ngalan sa Avalon Reset interface diin kini

interface

Ang interface sa Avalon Streaming dungan.

dataBitsPerSymbol symbolsPerBeat

1 8192

Gihubit ang gidaghanon sa mga bit kada simbolo. Kay example,

Ang byte-oriented nga mga interface adunay 8-bit nga mga simbolo. Kini nga bili mao ang

dili limitado nga mahimong gahum sa 2.

1 8192

Ang gidaghanon sa mga simbolo nga gibalhin sa matag

balido nga siklo.

maxCredit

256

1-256

Ang labing kadaghan nga mga kredito nga masuportahan sa usa ka interface sa data.
nagpadayon…

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 55

6. Avalon Streaming Credit Interfaces 683091 | 2022.01.24

Property Name errorDescriptor

Default nga Bili
0

firstSymbolInHighOrderBits tinuod

maxChannel

Legal nga Bili

Deskripsyon

Listahan sa mga kuwerdas

Usa ka lista sa mga pulong nga naghulagway sa sayup nga nalangkit sa matag tipik sa signal sa sayup. Ang gitas-on sa lista kinahanglan nga parehas sa gidaghanon sa mga bit sa signal sa sayup. Ang unang pulong sa lista magamit sa pinakataas nga order bit. Kay example, "crc, overflow" nagpasabot nga ang gamay [1] sa sayop nagpakita sa usa ka CRC sayop. Bit[0] nagpaila sa usa ka overflow error.

tinuod, bakak

Ang maximum nga gidaghanon sa mga channel nga usa ka data interface

makasuporta.

6.2.2. Kinaandan nga mga Pagbalhin sa Data
Kini nga seksyon naghubit sa pagbalhin sa datos gikan sa usa ka tinubdan nga interface ngadto sa usa ka sink interface. Sa tanang kaso, ang tinubdan sa datos ug ang data sink kinahanglang mosunod sa espesipikasyon. Dili responsibilidad sa data sink aron mahibal-an ang mga sayup sa gigikanan nga protocol.
Ang numero sa ubos nagpakita sa mga signal nga kasagarang gigamit sa Avalon Streaming Credit interface.
Figure 33. Kasagaran nga Avalon Streaming Credit Signals

Sama sa gipakita sa kini nga numero, usa ka tipikal nga interface sa gigikanan sa Avalon Streaming Credit nagdala sa balido, datos, sayup, ug mga signal sa channel sa lababo. Ang lababo nagmaneho sa pag-update ug mga signal sa kredito.

Mga Detalye sa Avalon® Interface 56

Ipadala ang Feedback

6. Avalon Streaming Credit Interfaces 683091 | 2022.01.24
Figure 34. Kinaandan nga Credit ug Data Transfer

Ang numero sa ibabaw nagpakita sa usa ka tipikal nga credit ug pagbalhin sa data tali sa tinubdan ug lababo. Mahimong adunay usa ka arbitraryong paglangan tali sa lababo nga nagpahayag sa pag-update ug gigikanan nga nakadawat sa update. Sa susama, mahimo nga adunay usa ka arbitraryong paglangan tali sa gigikanan nga nagpahayag nga balido alang sa datos ug pag-unlod sa pagdawat sa kana nga datos. Ang paglangan sa agianan sa kredito gikan sa lababo ngadto sa tinubdan ug ang agianan sa datos gikan sa tinubdan ngadto sa pagkalunod dili kinahanglan nga managsama. Kini nga mga paglangan mahimo usab nga 0 cycle, ie kung ang lababo nagpahayag nga update, kini makita sa gigikanan sa parehas nga siklo. Sa kasukwahi, kung ang tinubdan nagpahayag nga balido, kini makita sa lababo sa parehas nga siklo. Kung ang tinubdan adunay zero nga mga kredito, dili kini makapahayag nga balido. Ang gibalhin nga mga kredito kay kumulative. Kung gibalhin sa sink ang mga kredito nga katumbas sa maxCredit nga kabtangan niini, ug wala makadawat bisan unsang datos, dili kini makapahayag sa pag-update hangtod makadawat kini labing menos 1 nga datos o nakadawat usa ka return_credit pulse gikan sa gigikanan.
Ang lababo dili maka-backpress sa datos gikan sa tinubdan kon ang lababo naghatag ug mga kredito ngadto sa tinubdan, ie ang lababo kinahanglang modawat sa datos gikan sa tinubdan kon adunay mga outstanding credits. Ang tinubdan dili makapahayag nga balido kung wala kini makadawat bisan unsang kredito o nahurot ang mga kredito nga nadawat, ie gipadala na ang datos imbes sa mga kredito nga nadawat.
Kung ang gigikanan adunay zero nga mga kredito, ang gigikanan dili makasugod sa pagbalhin sa datos sa parehas nga siklo nga nakadawat mga kredito. Sa susama, kung ang sink nagbalhin sa mga kredito nga katumbas sa maxCredit nga kabtangan niini ug nakadawat kini nga datos, ang sink dili makapadala usa ka update sa parehas nga siklo sama sa nadawat nga datos. Kini nga mga pagdili gibutang sa lugar aron malikayan ang kombinasyon nga mga loop sa pagpatuman.
6.2.3. Pagbalik sa mga Kredito
Ang Avalon Streaming Credit protocol nagsuporta sa return_credit signal. Gigamit kini sa tinubdan aron ibalik ang mga kredito sa pagkaunlod. Ang matag siklo kini nga signal gipahayag, kini nagpakita nga ang gigikanan naghatag balik sa 1 nga kredito. Kung gusto sa tinubdan nga ibalik ang daghang mga kredito, kini nga signal kinahanglan nga ipahayag sa daghang mga siklo. Kay example, kon tinubdan gusto sa pagbalik sa 10 outstanding credits, kini nagpahayag return_credit signal alang sa 10 cycles. Ang lababo kinahanglan nga mag-asoy sa mga gibalik nga mga kredito sa mga internal nga pagmentinar sa kredito niini. Ang mga kredito mahimong ibalik pinaagi sa tinubdan sa bisan unsang punto sa panahon basta kini adunay mga kredito nga labaw sa 0.
Ang numero sa ubos nagpakita sa gigikanan nga nagbalik nga mga kredito. Ingon sa gipakita sa numero, ang outstanding_credit usa ka internal nga counter alang sa gigikanan. Kung ang gigikanan nagbalik sa mga kredito, kini nga counter giminusan.

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 57

Figure 35. Tinubdan nga Nagbalik nga Mga Kredito

6. Avalon Streaming Credit Interfaces 683091 | 2022.01.24

Mubo nga sulat:

Bisan kung ang dayagram sa ibabaw nagpakita sa pagbalik sa mga kredito kung ang balido gi-deasserted, ang return_credit mahimo usab nga ipahayag samtang balido ang gipahayag. Niini nga kaso, ang tinubdan epektibong mogasto ug 2 ka mga kredito: usa alang sa balido, ug usa alang sa return_credit.

6.3. Mga Signal sa Gumagamit sa Avalon Streaming Credit
Ang mga signal sa tiggamit kay opsyonal nga sideband signal nga nag-agay uban sa datos. Giisip sila nga balido lamang kung ang datos balido. Tungod kay ang mga senyales sa tiggamit walay bisan unsang gihubit nga kahulugan o katuyoan, kinahanglan nga mag-amping samtang gigamit kini nga mga signal. Responsibilidad sa tigdesinyo sa sistema ang pagsiguro nga ang duha ka IP konektado sa usag usa nagkauyon sa mga tahas sa mga signal sa gumagamit.
Duha ka klase sa mga signal sa tiggamit ang gisugyot: mga signal sa matag-simbolo sa tiggamit ug mga signal sa matag-packet nga tiggamit.
6.3.1. Per-Simbolo nga User Signal
Sama sa gisugyot sa ngalan, ang datos naghubit sa usa ka per-symbol user signal (symbol_user) matag simbolo. Ang matag simbolo sa datos mahimong adunay signal sa tiggamit. Kay example, kon ang gidaghanon sa mga simbolo sa data mao ang 8, ug ang symbol_user gilapdon mao ang 2 bits, ang kinatibuk-ang gilapdon sa symbol_user signal mao ang 16 bits.
Symbol_user balido lamang kung ang datos balido. Mahimong usbon sa tinubdan kini nga signal matag siklo kung balido ang datos. Ang lababo mahimong dili magtagad sa bili sa symbol_user bits alang sa walay sulod nga mga simbolo.
Kung ang usa ka tinubdan nga adunay kini nga signal konektado sa usa ka lababo nga wala niini nga signal sa interface niini, ang signal gikan sa gigikanan nagpabilin nga nagbitay sa namugna nga interconnect.
Kung ang usa ka tinubdan nga wala niini nga signal konektado sa usa ka lababo nga adunay kini nga signal sa interface niini, ang input nga signal sa user sa lababo adunay kalabotan sa 0.
Kung ang tinubdan ug lababo adunay managsama nga gidaghanon sa mga simbolo sa datos, nan ang mga signal sa tiggamit alang sa duha kinahanglan adunay managsama nga gilapdon. Kung dili, dili sila mahimong konektado.

Mga Detalye sa Avalon® Interface 58

Ipadala ang Feedback

6. Avalon Streaming Credit Interfaces
683091 | 2022.01.24
Kung ang usa ka halapad nga tinubdan konektado sa usa ka pig-ot nga lababo, ug ang duha adunay mga signal sa matag-simbolo sa tiggamit, nan ang duha kinahanglan adunay managsama nga mga piraso sa signal sa tiggamit nga adunay kalabotan sa matag simbolo. Kay example, kung ang 16-symbol nga tinubdan adunay 2 ka bits sa user signal nga nalangkit sa matag simbolo (alang sa kinatibuk-an nga 32 bits sa user signal), nan ang 4-symbol sink kinahanglan adunay 8-bit wide user signal (2 bits nga nakig-uban sa matag simbolo). Ang usa ka adaptor sa format sa data mahimong makombertir ang 16-simbolo nga tinubdan nga datos ngadto sa 4-simbol nga sink data, ug ang 32-bit nga user signal ngadto sa 8-bit nga user signal. Ang data format adapter nagmintinar sa asosasyon sa mga simbolo nga adunay katugbang nga user signal bits.
Sa susama, kung ang usa ka pig-ot nga tinubdan konektado sa usa ka lapad nga lababo, ug ang duha adunay matag-simbolo nga mga signal sa tiggamit, nan ang duha kinahanglan nga adunay managsama nga mga piraso sa signal sa tiggamit nga adunay kalabotan sa matag simbolo. Kay example, kung ang 4-symbol nga tinubdan adunay 2 ka bits sa user signal nga nalangkit sa matag simbolo (alang sa kinatibuk-an nga 8 bits sa user signal), nan ang 16-symbol sink kinahanglan adunay 32-bit wide user signal (2 bits nga nakig-uban sa matag simbolo). Ang usa ka adaptor sa format sa data mahimong makombertir ang 4-simbolo nga tinubdan nga datos ngadto sa 16-simbol nga sink data, ug ang 8-bit nga user signal ngadto sa 32-bit nga user signal. Ang data format adapter nagmintinar sa asosasyon sa mga simbolo nga adunay katugbang nga user signal bits. Kung ang pakete mas gamay sa ratio sa mga gilapdon sa datos, ang data format adapter nagtakda sa kantidad nga walay sulod sumala niana. Ang lababo kinahanglang dili magtagad sa bili sa mga tipik sa user nga may kalabotan sa walay sulod nga mga simbolo.
6.3.2. Per-Packet User Signal
Dugang sa symbol_user, per-packet user signal (packet_user) mahimo usab nga ipahayag sa interface. Ang Packet_user mahimong arbitraryong gilapdon. Dili sama sa symbol_user, ang packet_user kinahanglang magpabilin nga makanunayon sa tibuok packet, ie ang bili niini kinahanglang ibutang sa sinugdanan sa packet ug kinahanglang magpabilin nga pareho hangtod sa katapusan sa packet. Kini nga pagdili naghimo sa pagpatuman sa data format adapter nga mas simple tungod kay kini nagwagtang sa opsyon sa pagkopya o pagputol (lapad nga tinubdan, pig-ot nga lababo) o pagdugtong (hiktin nga tinubdan, lapad nga lababo) packet_user.
Kung ang usa ka tinubdan adunay packet_user ug ang lababo wala, ang packet_user gikan sa tinubdan nagpabilin nga nagbitay. Sa ingon nga kaso, ang tigdesinyo sa sistema kinahanglan nga mag-amping ug dili magpadala sa bisan unsang kritikal nga impormasyon sa pagkontrol sa kini nga signal tungod kay kini hingpit o bahin nga wala gibalewala.
Kung ang usa ka tinubdan walay packet_user ug ang lababo aduna, ang packet_user nga malunod kay gihigot sa 0.

Ipadala ang Feedback

Mga Detalye sa Avalon® Interface 59

683091 | 2022.01.24 Magpadala ug Feedback

7. Mga Interface sa Avalon Conduit

Mubo nga sulat:

Ang mga interface sa Avalon Conduit naggrupo sa usa ka arbitraryong koleksyon sa mga signal. Mahimo nimong ipiho ang bisan unsang papel alang sa mga signal sa agianan. Bisan pa, kung magkonektar ka sa mga agianan, ang mga tahas ug gilapdon kinahanglan nga magkatugma, ug ang mga direksyon kinahanglan nga magkaatbang. Ang interface sa Avalon Conduit mahimong maglakip sa input, output, ug bidirectional signal. Ang usa ka module mahimong adunay daghang mga interface sa Avalon Conduit aron maghatag usa ka lohikal nga paggrupo sa signal. Ang mga interface sa conduit mahimong magpahayag sa usa ka kauban nga orasan. Kung ang konektado nga mga interface sa conduit naa sa lainlaing mga domain sa orasan, ang Tigdesinyo sa Platform naghimo usa ka mensahe sa sayup.
Kung mahimo, kinahanglan nimong gamiton ang standard nga mga interface sa Avalon-MM o Avalon-ST imbis nga maghimo usa ka interface sa Avalon Conduit. Ang Platform Designer naghatag og validation ug adaptation alang niini nga mga interface. Ang Platform Designer dili makahatag og validation o adaptation para sa Avalon Conduit interface.
Ang mga interface sa conduit kasagarang gigamit sa pagmaneho sa mga signal sa off-chip device, sama sa SDRAM address, data ug control signal.

ISO 9001:2015 Rehistrado

7. Mga Interface sa Avalon Conduit 683091 | 2022.01.24

Figure 36. Pagtutok sa Conduit Interface

Ethernet PHY

Sistema sa Avalon-MM
Proseso nga Avalon-MM
Host

Ethernet MAC
Avalon-MM Host

Custom nga Logic
Avalon-MM Host

System Interconnect nga Tela

Avalon-MM Ahente
SDRAM Controller

Ahente sa Avalon
Custom nga Logic

Interface sa Conduit
Memorya sa SDRAM

Mga Dokumento / Mga Kapanguhaan

intel MNL-AVABUSREF Avalon Interface [pdf] Manwal sa Gumagamit
MNL-AVABUSREF, Avalon Interface, MNL-AVABUSREF Avalon Interface

Mga pakisayran

Manwal sa Gumagamit

MNL-AVABUSREF Avalon Interface

Mga Dokumento / Mga Kapanguhaan

Mga pakisayran

Pagbilin ug komento

Cancel reply