UG0644 DDR AXI Arbiter
Informació del producte
El DDR AXI Arbiter és un component de maquinari que proporciona a
Interfície mestra AXI de 64 bits als controladors DDR-SDRAM en xip.
S'utilitza habitualment en aplicacions de vídeo per a la memòria intermèdia i
processament de dades de píxels de vídeo. El manual d'usuari del producte proporciona
informació detallada i instruccions sobre la implementació del maquinari,
simulació i utilització de recursos.
Implementació de maquinari
El DDR AXI Arbiter està dissenyat per connectar amb la DDR-SDRAM
controladors en xip. Proporciona una interfície mestra AXI de 64 bits
que permet un processament ràpid de dades de píxels de vídeo. L'usuari del producte
El manual proporciona una descripció detallada del disseny del DDR AXI
Arbiter i la seva implementació de maquinari.
Simulació
El manual d'usuari del producte proporciona instruccions per simular el
DDR AXI Arbiter utilitzant les eines MSS SmartDesign i Testbench. Aquests
eines permeten a l'usuari validar la correcció del disseny i
garantir el bon funcionament del component de maquinari.
Ús dels recursos
El DDR AXI Arbiter utilitza recursos del sistema com ara la lògica
cel·les, blocs de memòria i recursos d'encaminament. L'usuari del producte
El manual proporciona un informe detallat d'utilització dels recursos que
exposa els requisits de recursos del DDR AXI Arbiter. Això
la informació es pot utilitzar per assegurar-se que el component de maquinari ho pot fer
implementar-se dins dels recursos disponibles del sistema.
Instruccions d'ús del producte
Les instruccions següents proporcionen una guia sobre com utilitzar el
Arbitre DDR AXI:
Pas 1: Implementació del maquinari
Implementeu el component de maquinari DDR AXI Arbiter a la interfície
amb els controladors DDR-SDRAM en xip. Seguiu el disseny
descripció proporcionada al manual d'usuari del producte per garantir-ne la correcta
implementació del component maquinari.
Pas 2: Simulació
Simuleu el disseny DDR AXI Arbiter mitjançant MSS SmartDesign i
Eines de banc de proves. Seguiu les instruccions proporcionades al producte
manual d'usuari per validar la correcció del disseny i assegurar-ne
funcionament correcte del component de maquinari.
Pas 3: Ús dels recursos
Review l'informe d'utilització dels recursos proporcionat al producte
manual d'usuari per determinar els requisits de recursos del DDR AXI
Àrbitre. Assegureu-vos que el component de maquinari es pot implementar
dins dels recursos disponibles del sistema.
Seguint aquestes instruccions, podeu utilitzar efectivament el DDR
Component de maquinari AXI Arbiter per a la memòria intermèdia de dades de píxels de vídeo i
processament en aplicacions de vídeo.
Guia d'usuari UG0644
Arbitre DDR AXI
febrer 2018
Arbitre DDR AXI
Continguts
1 Historial de revisions ………………………………………………………………………………………………………………………….. 1
1.1 Revisió 5.0 ………………………………………………………………………………………………………………………. 1 1.2 Revisió 4.0 ………………………………………………………………………………………………………………………. 1 1.3 Revisió 3.0 ………………………………………………………………………………………………………………………. 1 1.4 Revisió 2.0 ………………………………………………………………………………………………………………………. 1 1.5 Revisió 1.0 ………………………………………………………………………………………………………………………. 1
2 Introducció ………………………………………………………………………………………………………………………….. 2 3 Maquinari Implementació ……………………………………………………………………………………………… 3
3.1 Descripció del disseny ………………………………………………………………………………………………………………………… 3 3.2 Entrades i sortides ………………………………………………………………………………………………………………………….. 5 3.3 Paràmetres de configuració ……… …………………………………………………………………………………………………. 13 3.4 Diagrames de temps …………………………………………………………………………………………………………………………. 14 3.5 Banc de proves ……………………………………………………………………………………………………………………….. 16
3.5.1 Simulació de MSS SmartDesign ……………………………………………………………………………………………………………. 25 3.5.2 Simulació del banc de proves …………………………………………………………………………………………………………………………. 30 3.6 Ús dels recursos ………………………………………………………………………………………………………….. 31
UG0644 Guia de l'usuari Revisió 5.0
Arbitre DDR AXI
1
Historial de revisions
L'historial de revisions descriu els canvis que es van implementar al document. Els canvis s'enumeren per revisió, començant per la publicació més actual.
1.1
Revisió 5.0
A la revisió 5.0 d'aquest document, la secció Ús de recursos i l'Informe d'utilització de recursos
es van actualitzar. Per obtenir més informació, vegeu Ús de recursos (vegeu la pàgina 31).
1.2
Revisió 4.0
El següent és un resum dels canvis a la revisió 4.0 d'aquest document.
S'han afegit paràmetres de configuració del banc de proves a la taula. Per obtenir més informació, vegeu Paràmetres de configuració (vegeu la pàgina 16). S'ha afegit informació per simular el nucli mitjançant testbench. Per obtenir més informació, vegeu Testbench (vegeu la pàgina 16). S'han actualitzat els valors d'Ús de recursos per a DDR AXI Arbiter a la taula. Per obtenir més informació, vegeu Ús de recursos (vegeu la pàgina 31).
1.3
Revisió 3.0
El següent és un resum dels canvis a la revisió 3.0 d'aquest document.
S'ha afegit informació de 8 bits per als canals d'escriptura 1 i 2. Per obtenir més informació, vegeu Descripció del disseny (vegeu la pàgina 3). Secció de Testbench actualitzada. Per obtenir més informació, vegeu Testbench (vegeu la pàgina 16).
1.4
Revisió 2.0
A la revisió 2.0 d'aquest document, les xifres i taules de l'es van actualitzar a la secció Testbench.
Per obtenir més informació, vegeu Testbench (vegeu la pàgina 16).
1.5
Revisió 1.0
La revisió 1.0 va ser la primera publicació d'aquest document
UG0644 Guia de l'usuari Revisió 5.0
1
Arbitre DDR AXI
2
Introducció
Els records són una part integral de qualsevol aplicació típica de vídeo i gràfic. S'utilitzen per a la memòria intermèdia de dades de píxels de vídeo. Un buffer comú example són memòries de fotogrames de visualització en què les dades completes de píxels de vídeo d'un fotograma es troben a la memòria intermèdia.
La DRAM síncrona (SDRAM) de velocitat de dades dual (DDR) és una de les memòries que s'utilitzen habitualment en aplicacions de vídeo per a la memòria intermèdia. SDRAM s'utilitza per la seva velocitat que es requereix per a un processament ràpid en sistemes de vídeo.
La figura següent mostra un exampfitxer d'un diagrama a nivell de sistema de la interfície de memòria DDR-SDRAM amb l'aplicació de vídeo.
Figura 1 · Interfície de memòria DDR-SDRAM
A Microsemi SmartFusion®2 System-on-Chip (SoC), hi ha dos controladors DDR en xip amb interfície extensible avançada de 64 bits (AXI) i interfícies esclaus de bus d'alt rendiment avançat (AHB) de 32 bits cap al camp programable. teixit de matriu de portes (FPGA). Es requereix una interfície mestra AXI o AHB per llegir i escriure la memòria DDR-SDRAM connectada als controladors DDR integrats en el xip.
UG0644 Guia de l'usuari Revisió 5.0
2
Arbitre DDR AXI
3
Implementació de maquinari
3.1
Descripció del disseny
El DDR AXI Arbiter proporciona una interfície mestra AXI de 64 bits als controladors en xip DDR-SDRAM de
Dispositius SmartFusion2. El DDR AXI Arbiter té quatre canals de lectura i dos canals d'escriptura cap a
lògica d'usuari. El bloc arbitra entre els quatre canals de lectura per proporcionar accés a la lectura AXI
canal de manera round-robin. Mentre la sol·licitud de lectura del mestre del canal de lectura 1 sigui alta, l'AXI
se li assigna el canal de lectura. El canal de lectura 1 té una amplada fixa de dades de sortida de 24 bits. Llegeix els canals 2, 3,
i 4 es poden configurar com a amplada de sortida de dades de 8 bits, 24 bits o 32 bits. Aquest és seleccionat per global
paràmetre de configuració.
El bloc també arbitra entre els dos canals d'escriptura per proporcionar accés al canal d'escriptura AXI d'una manera round-robin. Els dos canals d'escriptura tenen la mateixa prioritat. Els canals d'escriptura 1 i 2 es poden configurar com a amplada de dades d'entrada de 8 bits, 24 bits o 32 bits.
UG0644 Guia de l'usuari Revisió 5.0
3
Arbitre DDR AXI
La figura següent mostra el diagrama de pin-out de nivell superior del DDR AXI Arbiter. Figura 2 · Diagrama de blocs de nivell superior del bloc Arbiter DDR AXI
UG0644 Guia de l'usuari Revisió 5.0
4
Arbitre DDR AXI
La figura següent mostra el diagrama de blocs de nivell superior d'un sistema amb el bloc DDR AXI Arbiter portat al dispositiu SmartFusion2. Figura 3 · Diagrama de blocs a nivell de sistema de DDR AXI Arbiter al dispositiu SmartFusion2
3.2
Entrades i Sortides
La taula següent enumera els ports d'entrada i sortida del DDR AXI Arbiter.
Taula 1 · Ports d'entrada i sortida del DDR AXI Arbiter
Nom del senyal RESET_N_I
Entrada de direcció
Amplada
SYS_CLOCK_I BUFF_READ_CLOCK_I
Entrada Entrada
rd_req_1_i rd_ack_o
D'entrada i sortida
rd_done_1_o start_read_addr_1_i
Entrada de sortida
bytes_per_llegir_1_i
Entrada
video_rdata_1_o
Sortida
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL1_AXI_BUFF_ AWIDTH + 3) – 1: 0] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH1):0]Descripció
Senyal de restabliment asíncron baix actiu per dissenyar
Rellotge del sistema
El rellotge de lectura del buffer intern del canal d'escriptura ha de ser el doble de la freqüència SYS_CLOCK_I
Llegir la sol·licitud del màster 1
Confirmació de l'àrbitre per llegir la sol·licitud del mestre 1
Llegir la finalització del màster 1
Adreça DDR des d'on s'ha d'iniciar la lectura per al canal de lectura 1
Bytes que s'han de llegir des del canal de lectura 1
Sortida de dades de vídeo del canal de lectura 1
UG0644 Guia de l'usuari Revisió 5.0
5
Arbitre DDR AXI
Nom del senyal rdata_valid_1_o rd_req_2_i rd_ack_2_o
rd_done_2_o start_read_addr_2_i
bytes_per_llegir_2_i
video_rdata_2_o
rdata_valid_2_o rd_req_3_i rd_ack_3_o
rd_done_3_o start_read_addr_3_i
bytes_per_llegir_3_i
video_rdata_3_o
rdata_valid_3_o rd_req_4_i rd_ack_4_o
rd_done_4_o start_read_addr_4_i
bytes_per_llegir_4_i
video_rdata_4_o
rdata_valid_4_o wr_req_1_i wr_ack_1_o
wr_done_1_o start_write_addr_1_i
bytes_per_escriure_1_i
video_wdata_1_i
wdata_valid_1_i wr_req_2_i
Direcció Sortida Entrada Sortida
Entrada de sortida
Entrada
Sortida
Sortida Entrada Sortida
Entrada de sortida
Entrada
Sortida
Sortida Entrada Sortida
Entrada de sortida
Entrada
Sortida
Sortida Entrada Sortida
Entrada de sortida
Entrada
Entrada
Entrada Entrada
Amplada
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL2_VIDEO_DATA_WIDTH1):0] [(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL_CHANNEL3__BUFF_3___) : g NEL1_VIDEO_DATA_WIDTH0 ):3] [(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL1_AXI_BUFF_AWIDTH + 0) – 4 : 3] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH0):4] [(g_AXI_AWIDTH-1):0] [(g_WR_AWIDTH_CHANNEL : 1_XI_0_) ] [(g_WR_CHANNEL1_VIDEO_DATA_WIDTH3):1]
Descripció Llegir dades vàlides del canal de lectura 1 Sol·licitud de lectura del mestre 2 Confirmació de l'àrbitre per llegir la sol·licitud del mestre 2 Finalització de la lectura a l'adreça DDR del mestre 2 des d'on s'ha d'iniciar la lectura perquè el canal de lectura 2 es llegeixin bytes del canal de lectura 2 Dades de vídeo sortida del canal de lectura 2 Dades de lectura vàlides del canal de lectura 2 Sol·licitud de lectura del mestre 3 Confirmació de l'àrbitre per llegir la sol·licitud del mestre 3 Finalització de la lectura a l'adreça DDR del mestre 3 des d'on s'ha d'iniciar la lectura perquè el canal de lectura 3 es llegeixin des de la lectura. canal 3 Sortida de dades de vídeo del canal de lectura 3 Dades de lectura vàlides des del canal de lectura 3 Sol·licitud de lectura del mestre 4 Confirmació de l'àrbitre per a la sol·licitud de lectura del mestre 4 Finalització de la lectura a l'adreça DDR del mestre 4 des d'on s'ha d'iniciar la lectura perquè el canal de lectura de 4 bytes sigui lectura del canal de lectura 4 Sortida de dades de vídeo del canal de lectura 4 Llegir dades vàlides del canal de lectura 4 Sol·licitud d'escriptura del mestre 1 Confirmació de l'àrbitre per a la sol·licitud d'escriptura del mestre 1 Completar l'escriptura a l'adreça DDR del mestre 1 a la qual ha de passar l'escriptura des del canal d'escriptura 1 Bytes que s'han d'escriure des del canal d'escriptura 1 Dades de vídeo Entrada al canal d'escriptura 1
Escriure dades vàlides per escriure el canal 1 Escriure la sol·licitud del mestre 1
UG0644 Guia de l'usuari Revisió 5.0
6
Arbitre DDR AXI
Nom del senyal wr_ack_2_o
Sortida de direcció
wr_done_2_o start_write_addr_2_i
Entrada de sortida
bytes_per_escriure_2_i
Entrada
video_wdata_2_i
Entrada
wdata_valid_2_i Senyals AXI I/F Read Address Channel m_arid_o
D'entrada i sortida
m_araddr_o
Sortida
m_arlen_o
Sortida
m_arsize_o m_arburst_o
Sortida Sortida
m_arlock_o
Sortida
m_arcache_o
Sortida
m_arprot_o
Sortida
Amplada
[(g_AXI_AWIDTH-1):0] [(g_WR_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1: 0] [(g_WR_CHANNEL2_VIDEO_DATA_WIDTH1):0]
Descripció Confirmació de l'àrbitre per a la sol·licitud d'escriptura del Mestre 2 Completament de l'escriptura a l'adreça DDR del Mestre 2 a la qual ha de passar l'escriptura des del canal d'escriptura 2 Bytes que s'han d'escriure des del canal d'escriptura 2 Dades de vídeo Entrada al canal d'escriptura 2
Escriure dades vàlides per escriure el canal 2
Llegir l'identificador de l'adreça. Identificació tag per al grup de senyals d'adreces de lectura.
Llegir l'adreça. Proporciona l'adreça inicial d'una transacció de lectura en ràfega. Només es proporciona l'adreça inicial de la ràfega.
Longitud de l'esclat. Proporciona el nombre exacte de transferències en una ràfega. Aquesta informació determina el nombre de transferències de dades associades a l'adreça
Mida de l'esclat. Mida de cada transferència a la ràfega
Tipus d'explosió. Juntament amb la informació de mida, detalla com es calcula l'adreça de cada transferència dins de la ràfega.
S'ha corregit a 2'b01 à Ràfega d'adreces incremental
Tipus de bloqueig. Proporciona informació addicional sobre les característiques atòmiques de la transferència.
Fixat a 2'b00 a Accés normal
Tipus de memòria cau. Proporciona informació addicional sobre les característiques d'emmagatzematge en memòria cau de la transferència.
S'ha corregit a 4'b0000 à No es guarda en memòria cau i no es guarda a la memòria intermèdia
Tipus de protecció. Proporciona informació de la unitat de protecció per a la transacció.
Arreglat a 3'b000 a Accés a dades normal i segur
UG0644 Guia de l'usuari Revisió 5.0
7
Arbitre DDR AXI
Nom del senyal m_arvalid_o
Sortida de direcció
Amplada
m_destacat_i
Entrada
Llegir el canal de dades
m_rid_i
Entrada
[3:0]m_rdata_i m_rresp_i
m_rlast_i m_rvalid_i
Entrada Entrada
[(g_AXI_DWIDTH-1):0] [1:0]Entrada Entrada
m_rready_o
Sortida
Escriu el canal d'adreça
m_awid_o
Sortida
m_awaddr_o
Sortida
[3:0] [(g_AXI_AWIDTH-1):0]UG0644 Guia de l'usuari Revisió 5.0
Descripció Adreça de lectura vàlida.
Quan és ALTA, l'adreça de lectura i la informació de control són vàlides i romanen altes fins que el senyal de reconeixement de l'adreça, m_arready, sigui alt.
`1′ = Adreça i informació de control vàlides
`0′ = L'adreça i la informació de control no són vàlides. Llegiu l'adreça a punt. L'esclau està preparat per acceptar una adreça i els senyals de control associats:
1 = esclau preparat
0 = l'esclau no està preparat.
Llegir ID tag. ID tag del grup de senyals de dades de lectura. El valor m_rid el genera l'esclau i ha de coincidir amb el valor m_arid de la transacció de lectura a la qual respon. Llegir dades. Llegeix la resposta.
Estat de la transferència de lectura. Les respostes permeses són OKAY, EXOKAY, SLVERR i DECERR. Llegeix l'últim.
Última transferència en una ràfega de lectura. Llegir vàlid. Les dades de lectura necessàries estan disponibles i la transferència de lectura es pot completar:
1 = llegir dades disponibles
0 = dades de lectura no disponibles. Llegiu llest. El mestre pot acceptar les dades de lectura i la informació de resposta:
1= mestre preparat
0 = el mestre no està preparat.
Escriu l'identificador de l'adreça. Identificació tag per al grup de senyals d'adreces d'escriptura. Escriu l'adreça. Proporciona l'adreça de la primera transferència en una transacció de ràfega d'escriptura. Els senyals de control associats s'utilitzen per determinar les adreces de les transferències restants a la ràfega.
8
Arbitre DDR AXI
Nom del senyal m_awlen_o
Sortida de direcció
Amplada [3:0]
m_awsize_o
Sortida
[2:0]m_awburst_o
Sortida
[1:0]m_awlock_o
Sortida
[1:0]m_awcache_o
Sortida
[3:0]m_awprot_o
Sortida
[2:0]m_awvalid_o
Sortida
Descripció
Longitud de l'esclat. Proporciona el nombre exacte de transferències en una ràfega. Aquesta informació determina el nombre de transferències de dades associades a l'adreça.
Mida de l'esclat. Mida de cada transferència a la ràfega. Els estrobosques de carrils de bytes indiquen exactament quins carrils de bytes cal actualitzar.
S'ha corregit a 3'b011 a 8 bytes per transferència de dades o transferència de 64 bits
Tipus d'explosió. Juntament amb la informació de mida, detalla com es calcula l'adreça de cada transferència dins de la ràfega.
S'ha corregit a 2'b01 à Ràfega d'adreces incremental
Tipus de bloqueig. Proporciona informació addicional sobre les característiques atòmiques de la transferència.
Fixat a 2'b00 a Accés normal
Tipus de memòria cau. Indica els atributs de memòria intermèdia, de memòria cau, d'escriptura, de reescriptura i d'assignació de la transacció.
S'ha corregit a 4'b0000 à No es guarda en memòria cau i no es guarda a la memòria intermèdia
Tipus de protecció. Indica el nivell de protecció normal, privilegiat o segur de la transacció i si la transacció és un accés a dades o un accés a instruccions.
Arreglat a 3'b000 a Accés a dades normal i segur
Escriu l'adreça vàlida. Indica l'adreça d'escriptura i el control vàlids
la informació està disponible:
1 = adreça i informació de control disponible
0 = adreça i informació de control no disponible. L'adreça i la informació de control es mantenen estables fins que el senyal de reconeixement de l'adreça, m_awready, es posa ALTA.
UG0644 Guia de l'usuari Revisió 5.0
9
Arbitre DDR AXI
Nom del senyal m_awready_i
Entrada de direcció
Amplada
Canal d'escriptura de dades
m_wid_o
Sortida
[3:0]m_wdata_o m_wstrb_o
Sortida Sortida
[(g_AXI_DWIDTH-1):0]Paràmetre AXI_DWDITH[7:0]
m_wlast_o m_wvalid_o
Sortida Sortida
m_wready_i
Entrada
Escriu els senyals del canal de resposta
m_bid_i
Entrada
[3:0]m_bresp_i m_bvalid_i
Entrada
[1:0]Entrada
m_bready_o
Sortida
Descripció Escriu l'adreça a punt. Indica que l'esclau està preparat per acceptar una adreça i els senyals de control associats:
1 = esclau preparat
0 = l'esclau no està preparat.
Escriu el DNI tag. ID tag de la transferència de dades d'escriptura. El valor m_wid ha de coincidir amb el valor m_awid de la transacció d'escriptura. Escriu dades
Escriu estrobosques. Aquest senyal indica quins carrils de bytes cal actualitzar a la memòria. Hi ha un estrobo d'escriptura per cada vuit bits del bus de dades d'escriptura Write last. Última transferència en una ràfega d'escriptura. Escriu vàlid. Hi ha disponibles dades d'escriptura i estrobosques vàlids:
1 = dades d'escriptura i estrobosques disponibles
0 = dades d'escriptura i estrobosques no disponibles. Escriu a punt. L'esclau pot acceptar les dades d'escriptura: 1 = l'esclau llest
0 = l'esclau no està preparat.
ID de resposta. La identificació tag de la resposta escrita. El valor m_bid ha de coincidir amb el valor m_awid de la transacció d'escriptura a la qual respon l'esclau. Escriu la resposta. Estat de la transacció d'escriptura. Les respostes permeses són OKAY, EXOKAY, SLVERR i DECERR. Escriu la resposta vàlida. Hi ha disponible una resposta d'escriptura vàlida:
1 = resposta d'escriptura disponible
0 = resposta d'escriptura no disponible. Resposta a punt. El mestre pot acceptar la informació de la resposta.
1 = mestre preparat
0 = el mestre no està preparat.
La figura següent mostra el diagrama de blocs intern de l'arbitr DDR AXI.
UG0644 Guia de l'usuari Revisió 5.0
10
Arbitre DDR AXI
La figura següent mostra el diagrama de blocs intern de l'arbitr DDR AXI. Figura 4 · Diagrama de blocs intern del DDR AXI Arbiter
Cada canal de lectura s'activa quan rep un senyal d'entrada alt a l'entrada read_req_(x)_i. Llavors això
UG0644 Guia de l'usuari Revisió 5.0
11
Arbitre DDR AXI
Cada canal de lectura s'activa quan rep un senyal d'entrada alt a l'entrada read_req_(x)_i. Llavors és sampl'adreça AXI inicial i els bytes per llegir les entrades que s'introdueixen des del mestre extern. El canal reconeix el mestre extern alternant read_ack_(x)_o. El canal processa les entrades i genera les transaccions AXI necessàries per llegir les dades de la DDR-SDRAM. Les dades llegides en format AXI de 64 bits s'emmagatzemen a la memòria intermèdia interna. Després de llegir i emmagatzemar les dades necessàries a la memòria intermèdia interna, s'habilita el mòdul de desempaquetat. El mòdul de desempaquetat desempaqueta cada paraula de 64 bits a la longitud de bits de dades de sortida necessària per a aquest canal en particular, per exempleampsi el canal està configurat amb una amplada de dades de sortida de 32 bits, cada paraula de 64 bits s'envia com a dues paraules de dades de sortida de 32 bits. Per al canal 1, que és un canal de 24 bits, el desempaquetador desempaqueta cada paraula de 64 bits en dades de sortida de 24 bits. Com que 64 no és múltiple de 24, el desempaquetador per al canal de lectura 1 combina un grup de tres paraules de 64 bits per generar vuit paraules de dades de 24 bits. Això limita al canal de lectura 1 que els bytes de dades sol·licitats pel mestre extern han de ser divisibles per 8. Els canals de lectura 2, 3 i 4 es poden configurar com a amplada de dades de 8 bits, 24 bits i 32 bits, que és determinat pel paràmetre de configuració global g_RD_CHANNEL(X) _VIDEO_DATA_WIDTH. Si es configuren com a 24 bits, la restricció esmentada anteriorment també serà aplicable a cadascun d'ells. Però si es configuren com a 8 bits o 32 bits, no hi ha cap restricció, ja que 64 és múltiple de 32 i 8. En aquests casos, cada paraula de 64 bits es desempaqueta en dues paraules de dades de 32 bits o en vuit paraules de 8 bits. paraules de dades de bits.
Read Channel 1 desempaqueta paraules de dades de 64 bits llegides de DDR-SDRAM a paraules de dades de sortida de 24 bits en lots de 48 paraules de 64 bits, és a dir, sempre que hi hagi 48 paraules de 64 bits disponibles al buffer intern del canal de lectura 1, el desempaquetador comença a desempaquetar-los per donar dades de sortida de 24 bits. Si els bytes de dades sol·licitats per llegir són inferiors a 48 paraules de 64 bits, el desempaquetador només s'habilita després de llegir les dades completes de la DDR-SDRAM. En els tres canals de lectura restants, el desempaquetador comença a enviar dades de lectura només després de llegir el nombre complet de bytes sol·licitats de la DDR-SDRAM.
Quan es configura un canal de lectura per a una amplada de sortida de 24 bits, l'adreça de lectura inicial s'ha d'alinear amb el límit de 24 bytes. Això és necessari per satisfer la restricció que el desempaquetador desempaqueta un grup de tres paraules de 64 bits per produir vuit paraules de sortida de 24 bits.
Tots els canals de lectura generen la sortida de lectura feta al mestre extern després que els bytes sol·licitats s'enviïn al mestre extern.
En el cas dels canals d'escriptura, el mestre extern ha d'introduir les dades requerides al canal en particular. El canal d'escriptura pren les dades d'entrada i les empaqueta en paraules de 64 bits i les emmagatzema a l'emmagatzematge intern. Després d'emmagatzemar les dades requerides, el mestre extern ha de proporcionar la sol·licitud d'escriptura juntament amb l'adreça inicial i els bytes per escriure. Al sampAmb aquestes entrades, el canal d'escriptura reconeix el mestre extern. Després d'això, el canal genera les transaccions d'escriptura AXI per escriure les dades emmagatzemades a DDR-SDRAM. Tots els canals d'escriptura generen la sortida d'escriptura feta al mestre extern una vegada que els bytes sol·licitats s'escriuen a DDR-SDRAM. Després de rebre una sol·licitud d'escriptura a qualsevol canal d'escriptura, no s'han d'escriure dades noves al canal d'escriptura, fins que s'indiqui la finalització de la transacció actual mitjançant l'afirmació de wr_done_(x)_o
Els canals d'escriptura 1 i 2 es poden configurar com a amplada de dades de 8 bits, 24 bits i 32 bits, que es determina pel paràmetre de configuració global g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH. Si es configuren com a 24 bits, els bytes que s'han d'escriure han de ser múltiples de vuit, ja que l'empaquetador intern empaqueta vuit paraules de dades de 24 bits per generar tres paraules de dades de 64 bits. Però si es configuren com a 8 o 32 bits, no hi ha cap restricció.
Per a un canal de 32 bits, s'han de llegir com a mínim dues paraules de 32 bits. Per a un canal de 8 bits, s'han de llegir paraules de 8 bits com a mínim, perquè el mòdul d'arbitratge no proporciona cap farciment. En tots els canals de lectura i escriptura, la profunditat dels buffers interns és múltiple de l'amplada horitzontal de la pantalla. La profunditat interna del buffer es calcula de la següent manera:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION* g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH * g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE)/g_AXI_DWIDTH
On, X = número de canal
L'amplada del buffer intern es determina per l'amplada del bus de dades AXI, és a dir, el paràmetre de configuració
UG0644 Guia de l'usuari Revisió 5.0
12
Arbitre DDR AXI
L'amplada del buffer intern es determina per l'amplada del bus de dades AXI, és a dir, el paràmetre de configuració g_AXI_DWIDTH.
Les transaccions de lectura i escriptura AXI es realitzen segons les especificacions ARM AMBA AXI. La mida de la transacció per a cada transferència de dades es fixa en 64 bits. El bloc genera transaccions AXI de ràfega fixa de 16 batecs. El bloc també comprova si qualsevol ràfega única creua el límit de l'adreça AXI de 4 KByte. Si una ràfega única creua el límit de 4 KByte, la ràfega es divideix en 2 ràfegues al límit de 4 KByte.
3.3
Paràmetres de configuració
La taula següent enumera els paràmetres de configuració utilitzats en la implementació de maquinari del DDR AXI Arbiter. Aquests són paràmetres genèrics i es poden variar en funció dels requisits de l'aplicació.
Taula 2 · Paràmetres de configuració
Nom g_AXI_AWIDTH g_AXI_DWIDTH g_RD_CHANNEL1_AXI_BUFF_AWIDTH
g_RD_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL3_AXI_BUFF_AWIDTH
g_RD_CHANNEL4_AXI_BUFF_AWIDTH
g_WR_CHANNEL1_AXI_BUFF_AWIDTH
g_WR_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL1_HORIZONTAL_RESOLUTION g_RD_CHANNEL2_HORIZONTAL_RESOLUTION g_RD_CHANNEL3_HORIZONTAL_RESOLUTION g_RD_CHANNEL4_HORIZONTAL_RESOLUTION g_WR_CHANNEL1_HORIZONTAL_RESOLUTION g_WR_CHANNEL_HORIZONTAL_CHANNEL_2_HORIZONTAL_RESOLUTION g_WR_CHANNEL_1_HORIZONTAL_RESOLUTION IDTH g_RD_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL3_VIDEO_DATA_WIDTH g_RD_CHANNEL4_VIDEO_DATA_WIDTH g_WR_CHANNEL1_VIDEO_DATA_WIDTH g_WR_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL_TORFFER_LINE1_SAGE
Descripció
Ample del bus d'adreces AXI
Ample del bus de dades AXI
Amplada del bus d'adreces per a la memòria intermèdia interna del canal 1 de lectura, que emmagatzema les dades de lectura de l'AXI.
Amplada del bus d'adreces per a la memòria intermèdia interna del canal 2 de lectura, que emmagatzema les dades de lectura de l'AXI.
Amplada del bus d'adreces per a la memòria intermèdia interna del canal 3 de lectura, que emmagatzema les dades de lectura de l'AXI.
Amplada del bus d'adreces per a la memòria intermèdia interna del canal 4 de lectura, que emmagatzema les dades de lectura de l'AXI.
Amplada del bus d'adreces per a la memòria intermèdia interna del canal 1 d'escriptura, que emmagatzema les dades d'escriptura de l'AXI.
Amplada del bus d'adreces per a la memòria intermèdia interna del canal 2 d'escriptura, que emmagatzema les dades d'escriptura de l'AXI.
Resolució horitzontal de visualització de vídeo per llegir el canal 1
Resolució horitzontal de visualització de vídeo per llegir el canal 2
Resolució horitzontal de visualització de vídeo per llegir el canal 3
Resolució horitzontal de visualització de vídeo per llegir el canal 4
Resolució horitzontal de visualització de vídeo per escriure el canal 1
Resolució horitzontal de visualització de vídeo per escriure el canal 2
Llegiu l'amplada de bits de sortida de vídeo del canal 1
Llegiu l'amplada de bits de sortida de vídeo del canal 2
Llegiu l'amplada de bits de sortida de vídeo del canal 3
Llegiu l'amplada de bits de sortida de vídeo del canal 4
Escriptura d'amplada de bits d'entrada de vídeo del canal 1.
Escriptura d'amplada de bits d'entrada de vídeo del canal 2.
Profunditat de la memòria intermèdia interna per llegir el canal 1 en termes de nombre de línies horitzontals de visualització. La profunditat de la memòria intermèdia és g_RD_CHANNEL1_HORIZONTAL_RESOLUTION * g_RD_CHANNEL1_VIDEO_DATA_WIDTH * g_RD_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
UG0644 Guia de l'usuari Revisió 5.0
13
Arbitre DDR AXI
3.4
Nom g_RD_CHANNEL2_BUFFER_LINE_STORAGE g_RD_CHANNEL3_BUFFER_LINE_STORAGE g_RD_CHANNEL4_BUFFER_LINE_STORAGE g_WR_CHANNEL1_BUFFER_LINE_STORAGE g_WR_CHANNEL2_BUFFER_LINE_STORAGE
Descripció
Profunditat de la memòria intermèdia interna per llegir el canal 2 en termes de nombre de línies horitzontals de visualització. La profunditat de la memòria intermèdia és g_RD_CHANNEL2_HORIZONTAL_RESOLUTION * g_RD_CHANNEL2_VIDEO_DATA_WIDTH * g_RD_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Profunditat de la memòria intermèdia interna per llegir el canal 3 en termes de nombre de línies horitzontals de visualització. La profunditat de la memòria intermèdia és g_RD_CHANNEL3_HORIZONTAL_RESOLUTION * g_RD_CHANNEL3_VIDEO_DATA_WIDTH * g_RD_CHANNEL3_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Profunditat de la memòria intermèdia interna per llegir el canal 4 en termes de nombre de línies horitzontals de visualització. La profunditat de la memòria intermèdia és g_RD_CHANNEL4_HORIZONTAL_RESOLUTION * g_RD_CHANNEL4_VIDEO_DATA_WIDTH * g_RD_CHANNEL4_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Profunditat de la memòria intermèdia interna per escriure el canal 1 en termes de nombre de línies horitzontals de visualització. La profunditat de la memòria intermèdia és g_WR_CHANNEL1_HORIZONTAL_RESOLUTION * g_WR_CHANNEL1_VIDEO_DATA_WIDTH * g_WR_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Profunditat de la memòria intermèdia interna per escriure el canal 2 en termes de nombre de línies horitzontals de visualització. La profunditat de la memòria intermèdia és g_WR_CHANNEL2_HORIZONTAL_RESOLUTION * g_WR_CHANNEL2_VIDEO_DATA_WIDTH * g_WR_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Diagrames de temps
La figura següent mostra la connexió de les entrades de sol·licitud de lectura i escriptura, l'adreça de memòria inicial, els bytes per llegir o escriure entrades del mestre extern, el reconeixement de lectura o escriptura i les sortides de finalització de lectura o escriptura donades per l'àrbitre.
Figura 5 · Diagrama de temporització dels senyals utilitzats en l'escriptura/lectura mitjançant la interfície AXI
UG0644 Guia de l'usuari Revisió 5.0
14
Arbitre DDR AXI
La figura següent mostra la connexió entre l'entrada de dades d'escriptura del mestre extern juntament amb l'entrada de dades vàlida per als dos canals d'escriptura. Figura 6 · Diagrama de temps per escriure a l'emmagatzematge intern
La figura següent mostra la connexió entre la sortida de dades de lectura cap al mestre extern juntament amb la sortida de dades vàlida per a tots els canals de lectura 2, 3 i 4. Figura 7 · Diagrama de temps per a les dades rebudes mitjançant DDR AXI Arbiter per als canals de lectura 2, 3 , i 4
La figura següent mostra la connexió entre la sortida de dades de lectura per al canal de lectura 1 quan g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION és superior a 128 (en aquest cas = 256). Figura 8 · Diagrama de temps per a les dades rebudes a través del canal de lectura 1 de l'arbitre DDR AXI (més de 128 bytes)
UG0644 Guia de l'usuari Revisió 5.0
15
Arbitre DDR AXI
La figura següent mostra la connexió entre la sortida de dades de lectura per al canal de lectura 1 quan g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION és menor o igual a 128 (en aquest cas = 64). Figura 9 · Diagrama de temporització per a les dades rebudes a través del canal de lectura 1 de DDR AXI Arbiter (menys o igual a 128 bytes)
3.5
Banc de proves
Es proporciona un banc de proves per comprovar la funcionalitat del nucli DDR Arbiter. La taula següent enumera els paràmetres que es poden configurar segons l'aplicació.
Taula 3 · Paràmetres de configuració del banc de proves
Nom IMAGE_1_FILE_NAME IMAGE_2_FILE_NAME g_DATA_WIDTH WIDTH HEIGHT
Entrada de descripció file nom de la imatge que s'escriurà mitjançant l'entrada del canal d'escriptura 1 file nom de la imatge que s'ha d'escriure pel canal d'escriptura 2 Amplada de dades de vídeo del canal de lectura o escriptura Resolució horitzontal de la imatge que s'ha d'escriure i llegir pels canals d'escriptura i lectura Resolució vertical de la imatge que s'ha d'escriure i llegir pel canal d'escriptura i lectura canals
UG0644 Guia de l'usuari Revisió 5.0
16
Arbitre DDR AXI
Els passos següents descriuen com s'utilitza el banc de proves per simular el nucli mitjançant Libero SoC. 1. A la finestra Flux de disseny, feu clic amb el botó dret a Crea SmartDesign i feu clic a Executa per crear un SmartDesign.
Figura 10 · Crear SmartDesign
2. Introduïu el nom del nou disseny com a video_dma al quadre de diàleg Crea un nou SmartDesign i feu clic a D'acord. Es crea un SmartDesign i es mostra un llenç a la dreta del panell Flux de disseny.
Figura 11 · Nomenar SmartDesign
3. A la finestra Catàleg, expandiu Solucions-Vídeo i arrossegueu i deixeu anar SF2 DDR Memory Arbiter al llenç de SmartDesign.
UG0644 Guia de l'usuari Revisió 5.0
17
Arbitre DDR AXI
Figura 12 · Arbitr de memòria DDR al catàleg de SoC Libero
Es mostra el nucli DDR Memory Arbiter, tal com es mostra a la figura següent. Feu doble clic al nucli per configurar l'àrbitre si cal.
UG0644 Guia de l'usuari Revisió 5.0
18
Arbitre DDR AXI
Figura 13 · Nucli DDR Memory Arbiter a SmartDesign Canvas
4. Seleccioneu tots els ports del nucli i feu clic amb el botó dret i, a continuació, feu clic a Ascens al nivell superior, tal com es mostra a la
UG0644 Guia de l'usuari Revisió 5.0
19
Arbitre DDR AXI
4. Seleccioneu tots els ports del nucli i feu clic amb el botó dret i, a continuació, feu clic a Promoció al nivell superior, tal com es mostra a la figura següent. Figura 14 · Ascens a l'opció de nivell superior
Assegureu-vos de promocionar tots els ports al nivell superior abans de fer clic a la icona de generar component a la barra d'eines.
5. Feu clic a la icona Genera Component a la barra d'eines SmartDesign, tal com es mostra a la figura següent.
UG0644 Guia de l'usuari Revisió 5.0
20
Arbitre DDR AXI
5. Feu clic a la icona Genera Component a la barra d'eines SmartDesign, tal com es mostra a la figura següent. Es genera el component SmartDesign. Figura 15 · Generar component
6. Navegueu a View > Windows > Files. El FileEs mostra el quadre de diàleg s. 7. Feu clic amb el botó dret a la carpeta de simulació i feu clic a Importa Files, tal com es mostra a la figura següent.
Figura 16 · Importació File
8. Importar l'estímul d'imatge file, navegueu i importeu un dels següents files i feu clic a Obre.
UG0644 Guia de l'usuari Revisió 5.0
21
Arbitre DDR AXI
8. Importar l'estímul d'imatge file, navegueu i importeu un dels següents files i feu clic a Obre. a. A sampel RGB_in.txt file es proporciona amb el banc de proves al camí següent:
..Project_namecomponentMicrosemiSolutionCore ddr_memory_arbiter 2.0.0Stimulus
Per importar el sampla imatge d'entrada del banc de proves, navegueu a la sampla imatge d'entrada del testbench file, i feu clic a Obre, tal com es mostra a la figura següent. Figura 17 · Imatge d'entrada File Selecció
b. Per importar una imatge diferent, navegueu fins a la carpeta que conté la imatge desitjada filei feu clic a Obre. L'estímul d'imatge importat file apareix al directori de simulació, tal com es mostra a la figura següent. Figura 18 · Imatge d'entrada File al directori de simulació
9. Importeu el ddr BFM files. Dos files que equivalen a
UG0644 Guia de l'usuari Revisió 5.0
i
22
Arbitre DDR AXI
9. Importeu el ddr BFM files. Dos files que són equivalents a DDR BFM — ddr3.v i ddr3_parameters.v es proporcionen amb el banc de proves al camí següent: ..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus. Feu clic amb el botó dret a la carpeta d'estímul i seleccioneu Importa Files i, a continuació, seleccioneu el BFM esmentat files. El DDR BFM importat files es mostren sota estímul, tal com es mostra a la figura següent. Figura 19 · Importat File
10. Navegueu a File > Importa > Altres. La Importació FileEs mostra el quadre de diàleg s. Figura 20 · Import Testbench File
11. Importeu el banc de proves i el component MSS files (top_tb.cxf, mss_top_sb_MSS.cxf, mss_top.cxf i mss
..Component_nom_projecteMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Estímul
UG0644 Guia de l'usuari Revisió 5.0
23
11.
Arbitre DDR AXI
Figura 21 · Import Testbench i Component MSS Files
Figura 22 · top_tb Creat
UG0644 Guia de l'usuari Revisió 5.0
24
Arbitre DDR AXI
3.5.1
Simulant MSS SmartDesign
Les instruccions següents descriuen com simular MSS SmartDesign:
1. Feu clic a la pestanya Jerarquia de disseny i seleccioneu Component a la llista desplegable Mostra. Es mostra el MSS SmartDesign importat.
2. Feu clic amb el botó dret a mss_top a Treball i feu clic a Obre component, tal com es mostra a la figura següent. Es mostra el component mss_top_sb_0.
Figura 23 · Component obert
3. Feu clic amb el botó dret al component mss_top_sb_0 i feu clic a Configura, tal com es mostra a la figura següent.
UG0644 Guia de l'usuari Revisió 5.0
25
Arbitre DDR AXI
3. Feu clic amb el botó dret al component mss_top_sb_0 i feu clic a Configura, tal com es mostra a la figura següent. Figura 24 · Configura el component
Es mostra la finestra de configuració MSS, tal com es mostra a la figura següent. Figura 25 · Finestra de configuració de MSS
4. Feu clic a Següent a través de totes les pestanyes de configuració, tal com es mostra a la imatge següent.
UG0644 Guia de l'usuari Revisió 5.0
26
Arbitre DDR AXI
4. Feu clic a Següent a través de totes les pestanyes de configuració, tal com es mostra a la imatge següent. Figura 26 · Pestanyes de configuració
El MSS es configura després de configurar la pestanya Interrupcions. La figura següent mostra la progressió de la configuració MSS. Figura 27 · Finestra de configuració MSS després de la configuració
5. Feu clic a Següent un cop finalitzada la configuració. Es mostra la finestra Mapa de memòria, tal com es mostra a la figura següent.
Figura 28 · Mapa de memòria
6. Feu clic a Finalitzar.
7. Feu clic a Genera Component a la barra d'eines SmartDesign per generar el MSS, tal com es mostra a
UG0644 Guia de l'usuari Revisió 5.0
27
Arbitre DDR AXI
7. Feu clic a Genera Component a la barra d'eines SmartDesign per generar el MSS, tal com es mostra a la figura següent. Figura 29 · Generar component
8. A la finestra Jerarquia de disseny, feu clic amb el botó dret a mss_top a Treball i feu clic a Establir com a arrel, tal com es mostra a la figura següent. Figura 30 · Establir MSS com a arrel
9. A la finestra Flux de disseny, expandiu Verifica el disseny prèviament sintetitzat a Crea disseny, feu clic amb el botó dret.
UG0644 Guia de l'usuari Revisió 5.0
28
Arbitre DDR AXI
9. A la finestra Flux de disseny, expandiu Verifica el disseny prèviament sintetitzat a Crea disseny, feu clic amb el botó dret a Simular i feu clic a Obre interactivament. Simula el MSS. Figura 31 · Simular el disseny presintetitzat
10. Feu clic a No si es mostra un missatge d'alerta per associar l'estímul de Testbench amb MSS. 11. Tanqueu la finestra Modelsim un cop finalitzada la simulació.
Figura 32 · Finestra de simulació
UG0644 Guia de l'usuari Revisió 5.0
29
Arbitre DDR AXI
3.5.2
Banc de proves de simulació
Les instruccions següents descriuen com simular el banc de proves:
1. Seleccioneu top_tb SmartDesign Testbench i feu clic a Genera Component a la barra d'eines SmartDesign per generar el testbench, tal com es mostra a la figura següent.
Figura 33 · Generació d'un component
2. A la finestra Jerarquia d'estímuls, feu clic amb el botó dret a top_tb (top_tb.v) testbench file i feu clic a Estableix com a estímul actiu. L'estímul s'activa per al banc de proves top_tb file.
3. A la finestra Jerarquia d'estímuls, feu clic amb el botó dret a top_tb (
UG0644 Guia de l'usuari Revisió 5.0
) Banc de proves file i feu clic a Obre
30
Arbitre DDR AXI
3. A la finestra Jerarquia d'estímuls, feu clic amb el botó dret a top_tb (top_tb.v) testbench file i feu clic a Obre de manera interactiva des de Simulació de disseny previ al sintetitzador. Això simula el nucli d'un fotograma. Figura 34 · Simulació del disseny de presíntesi
4. Si la simulació s'interromp a causa del límit de temps d'execució del DO file, utilitzeu l'ordre run -all per completar la simulació. Un cop finalitzada la simulació, aneu a View > Files > simulació a view la imatge de sortida del banc de proves file a la carpeta de simulació.
La sortida de la simulació, l'equivalent de text d'un fotograma de la imatge, s'emmagatzema al text Read_out_rd_ch(x).txt file depenent del canal de lectura utilitzat. Es pot convertir en una imatge i comparar-la amb la imatge original.
3.6
Ús dels recursos
El bloc DDR Arbiter s'implementa en un FPGA M2S150T SmartFusion®2 System-on-Chip (SoC) al
paquet FC1152) i PolarFire FPGA (paquet MPF300TS_ES – 1FCG1152E).
Taula 4 · Ús de recursos per a DDR AXI Arbiter
DFF de recursos LUT de 4 entrades MACC RAM1Kx18
Ús 2992 4493 0 20
(Per a:
g_RD_CHANNEL(X)_RESOLUCIÓ_HORIZONTAL = 1280
g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_WR_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_AXI_WIDTH = 64
g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH = 24
RAM 64x18
g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH = 32) 0
UG0644 Guia de l'usuari Revisió 5.0
31
Arbitre DDR AXI
Microsemi Corporate Headquarters One Enterprise, Aliso Viejo, CA 92656 EUA Dins dels EUA: +1 800-713-4113 Fora dels EUA: +1 949-380-6100 Fax: +1 949-215-4996 Correu electrònic: sales.support@microsemi.com www.microsemi.com
© 2018 Microsemi Corporation. Tots els drets reservats. Microsemi i el logotip de Microsemi són marques comercials de Microsemi Corporation. Totes les altres marques comercials i marques de servei són propietat dels seus respectius propietaris.
Microsemi no fa cap garantia, representació o garantia sobre la informació continguda aquí o la idoneïtat dels seus productes i serveis per a cap propòsit particular, ni tampoc assumeix cap responsabilitat derivada de l'aplicació o l'ús de cap producte o circuit. Els productes que es venen a continuació i qualsevol altre producte venut per Microsemi han estat subjectes a proves limitades i no s'han d'utilitzar juntament amb equips o aplicacions crítiques. Es creu que qualsevol especificació de rendiment és fiable, però no es verifica, i el comprador ha de dur a terme i completar totes les proves de rendiment i altres dels productes, sols i juntament amb, o instal·lats en qualsevol producte final. El comprador no es basarà en les dades i les especificacions de rendiment o els paràmetres proporcionats per Microsemi. És responsabilitat del comprador determinar de manera independent la idoneïtat de qualsevol producte i provar-lo i verificar-lo. La informació proporcionada per Microsemi a continuació es proporciona "tal com és, on és" i amb tots els errors, i tot el risc associat amb aquesta informació és totalment del comprador. Microsemi no atorga, de manera explícita o implícita, a cap part cap dret de patent, llicència o qualsevol altre dret de propietat intel·lectual, ja sigui pel que fa a aquesta informació en si o a qualsevol cosa descrita per aquesta informació. La informació proporcionada en aquest document és propietat de Microsemi, i Microsemi es reserva el dret de fer qualsevol canvi a la informació d'aquest document o a qualsevol producte i servei en qualsevol moment sense previ avís.
Microsemi Corporation (Nasdaq: MSCC) ofereix una cartera completa de solucions de sistemes i semiconductors per a l'aeronàutica i defensa, comunicacions, centres de dades i mercats industrials. Els productes inclouen circuits integrats de senyal mixt analògic d'alt rendiment i endurits per la radiació, FPGA, SoC i ASIC; productes de gestió d'energia; dispositius de cronometratge i sincronització i solucions de temps precises, establint l'estàndard mundial en temps; dispositius de processament de veu; solucions de RF; components discrets; solucions d'emmagatzematge i comunicació empresarial; tecnologies de seguretat i anti-t escalablesamper productes; solucions Ethernet; Circuits integrats i midspans d'alimentació a través d'Ethernet; així com capacitats i serveis de disseny personalitzat. Microsemi té la seu a Aliso Viejo, Califòrnia, i té aproximadament 4,800 empleats a tot el món. Més informació a www.microsemi.com.
50200644
UG0644 Guia de l'usuari Revisió 5.0
32
Documents/Recursos
 |
Microxip UG0644 DDR AXI Arbiter [pdfGuia de l'usuari UG0644 DDR AXI Arbiter, UG0644, DDR AXI Arbiter, AXI Arbiter |
