Guia d'usuari de F Tile Serial Lite IV Intel FPGA IP

Continguts amagar

1 F Tile Serial Lite IV Intel FPGA IP

2 Documents/Recursos

2.1 Referències

3 Publicacions relacionades

F Tile Serial Lite IV Intel FPGA IP

View Fullscreen

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP
Actualitzat per a Intel® Quartus® Prime Design Suite: 22.1 Versió IP: 5.0.0

Versió en línia Enviar comentaris

UG-20324

ID: 683074 Versió: 2022.04.28

Continguts
Continguts
1. Sobre la Guia d'usuari d'IP Intel® FPGA de F-Tile Serial Lite IV……………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview……………………………………………………………………. 6 2.1. Informació de la publicació……………………………………………………………………………………………..7 2.2. Funcions admeses…………………………………………………………………………………………….. 7 2.3. Nivell de suport de la versió IP………………………………………………………………………………..8 2.4. Suport de grau de velocitat del dispositiu………………………………………………………………………………..8 2.5. Ús i latència dels recursos ................................................................................................. 9 2.6. Eficiència de l'ample de banda .................................................................................................................. 9
3. Primers passos…………………………………………………………………………………………………………. 11 3.1. Instal·lació i llicència de nuclis IP d'Intel FPGA…………………………………………………… 11 3.1.1. Mode d'avaluació IP d'Intel FPGA…………………………………………………………………. 11 3.2. Especificació dels paràmetres i opcions IP…………………………………………………… 14 3.3. Generat File Estructura…………………………………………………………………………………………… 14 3.4. Simulació de nuclis IP Intel FPGA................................................................................................... 16 3.4.1. Simulació i verificació del disseny…………………………………………………………….. 17 3.5. Sintetització de nuclis IP en altres eines EDA………………………………………………………. 17 3.6. Compilació del disseny complet……………………………………………………………………………………..18
4. Descripció funcional…………………………………………………………………………………………….. 19 4.1. Camí de dades TX…………………………………………………………………………………………………..20 4.1.1. Adaptador TX MAC……………………………………………………………………………….. 21 4.1.2. Inserció de Paraula de Control (CW)………………………………………………………………… 23 4.1.3. TX CRC………………………………………………………………………………………………28 4.1.4. Codificador TX MII…………………………………………………………………………………….29 4.1.5. TX PCS i PMA…………………………………………………………………………………….. 30 4.2. Camí de dades RX………………………………………………………………………………………………………………. 30 4.2.1. RX PCS i PMA…………………………………………………………………………………….. 31 4.2.2. Descodificador RX MII…………………………………………………………………………………… 31 4.2.3. RX CRC…………………………………………………………………………………………….. 31 4.2.4. RX Deskew……………………………………………………………………………….32 4.2.5. Eliminació de RX CW ................................................................................................................. 35 4.3. F-Tile Serial Lite IV Arquitectura de rellotge IP Intel FPGA ………………………………………………………. 36 4.4. Reinicialització i inicialització de l'enllaç………………………………………………………………………………..37 4.4.1. Seqüència de restabliment i inicialització de TX…………………………………………………………. 38 4.4.2. Reinicialització i seqüència d'inicialització de RX………………………………………………. 39 4.5. Càlcul de la velocitat d'enllaç i l'eficiència de l'ample de banda…………………………………………….. 40
5. Paràmetres………………………………………………………………………………………………………………………. 42
6. Senyals d'interfície IP F-Tile Serial Lite IV Intel FPGA……………………………………………….. 44 6.1. Senyals de rellotge………………………………………………………………………………………………….44 6.2. Senyals de reinicialització……………………………………………………………………………………………… 44 6.3. Senyals MAC……………………………………………………………………………………….. 45 6.4. Senyals de reconfiguració del transceptor…………………………………………………………… 48 6.5. Senyals PMA…………………………………………………………………………………………………….. 49

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 2

Envia comentaris

Continguts
7. Disseny amb F-Tile Serial Lite IV Intel FPGA IP………………………………………………… 51 7.1. Reinicialitzar directrius…………………………………………………………………………………………….. 51 7.2. Directrius per a la gestió d'errors………………………………………………………………………..51
8. Arxius de la Guia d'usuari d'IP Intel FPGA de F-Tile Serial Lite IV………………………………………. 52 9. Historial de revisions de documents per a la Guia d'usuari d'IP Intel FPGA de F-Tile Serial Lite IV………53

Envia comentaris

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 3

683074 | 2022.04.28/XNUMX/XNUMX Envia comentaris

1. Sobre la Guia d'usuari d'IP Intel® FPGA de F-Tile Serial Lite IV

Aquest document descriu les característiques IP, la descripció de l'arquitectura, els passos per generar i les directrius per dissenyar l'IP Intel® FPGA F-Tile Serial Lite IV mitjançant els transceptors F-tile en dispositius Intel AgilexTM.

Públic destinat

Aquest document està destinat als usuaris següents:
· Dissenyar arquitectes per fer la selecció de la IP durant la fase de planificació del disseny a nivell de sistema
· Dissenyadors de maquinari quan integren la IP en el seu disseny a nivell de sistema
· Enginyers de validació durant les fases de simulació a nivell de sistema i validació de maquinari

Documents relacionats

La taula següent enumera altres documents de referència relacionats amb la IP FPGA d'Intel Serial Lite IV de F-Tile.

Taula 1.

Documents relacionats

Referència

F-Tile Serial Lite IV Intel FPGA IP Design Example Guia de l'usuari

Full de dades del dispositiu Intel Agilex

Descripció
Aquest document proporciona la generació, les directrius d'ús i la descripció funcional del disseny IP de F-Tile Serial Lite IV Intel FPGA exampfitxers en dispositius Intel Agilex.
Aquest document descriu les característiques elèctriques, les característiques de commutació, les especificacions de configuració i el temps dels dispositius Intel Agilex.

Taula 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Acrònims i glossari Llista d'acrònims
Acrònim

Paraula de control d'expansió Reed-Solomon Correcció d'errors cap endavant Mitjà físic Adjunt Transmissor Receptor Pols-Amplitud Modulació 4 nivells No retorn a zero

continuat…

Intel Corporation. Tots els drets reservats. Intel, el logotip d'Intel i altres marques d'Intel són marques comercials d'Intel Corporation o de les seves filials. Intel garanteix el rendiment dels seus productes FPGA i semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Intel, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Intel no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit aquí, tret que Intel ho acordi expressament per escrit. Es recomana als clients d'Intel que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis. * Altres noms i marques es poden reclamar com a propietat d'altres.

Registre ISO 9001:2015

1. Sobre el F-Tile Serial Lite IV Intel® FPGA IP Guia d'usuari 683074 | 2022.04.28/XNUMX/XNUMX

PCS MII XGMII

Acrònim

Expansió de codificació física Subcapa Interfície independent de mitjans Interfície independent de mitjans de 10 gigabits

Envia comentaris

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 5

683074 | 2022.04.28/XNUMX/XNUMX Envia comentaris

2. F-Tile Serial Lite IV Intel FPGA IP Overview

Figura 1.

F-Tile Serial Lite IV Intel FPGA IP és adequat per a la comunicació de dades d'ample de banda elevat per a aplicacions de xip a xip, de placa a placa i de placa posterior.

El F-Tile Serial Lite IV Intel FPGA IP incorpora control d'accés a mitjans (MAC), subcapa de codificació física (PCS) i blocs de connexió de mitjans físics (PMA). L'IP admet velocitats de transferència de dades de fins a 56 Gbps per carril amb un màxim de quatre carrils PAM4 o 28 Gbps per carril amb un màxim de 16 carrils NRZ. Aquesta IP ofereix un gran ample de banda, trames de sobrecàrrega baixes, un recompte d'E/S baix i admet una gran escalabilitat tant en nombre de carrils com en velocitat. Aquesta IP també es pot reconfigurar fàcilment amb suport d'una àmplia gamma de velocitats de dades amb el mode Ethernet PCS del transceptor F-tile.

Aquesta IP admet dos modes de transmissió:
· Mode bàsic: aquest és un mode de transmissió pur on les dades s'envien sense l'inici del paquet, el cicle buit i el final del paquet per augmentar l'amplada de banda. La IP pren les primeres dades vàlides com a inici d'una ràfega.
· Mode complet: aquest és un mode de transferència de paquets. En aquest mode, la IP envia una ràfega i un cicle de sincronització a l'inici i al final d'un paquet com a delimitadors.

Diagrama de blocs d'alt nivell F-Tile Serial Lite IV

Avalon Streaming Interface TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64 * n bits de carrils (mode NRZ)/ 2 * n bits de carrils (mode PAM4)

TX MAC

Adaptador INSERT

CODIFICACIÓ MII

PCS personalitzats

TX PCS

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

n Bits de carrils (mode PAM4)/n Bits de carrils (mode NRZ)
Interfície sèrie TX

Avalon Streaming Interface RX
64 * n bits de carrils (mode NRZ)/ 2 * n bits de carrils (mode PAM4)

RX PCS

CW RMV

DESKEW

MII

& ALINEA LA DECODIFICACIÓ

RX MII

EMIB

DECODIFICACIÓ DE BLOCS DE SINCRONITZACIÓ I DESCRIPCIÓ FEC

RX PMA

RSE

2n Lanes Bits (mode PAM4)/n Lanes Bits (mode NRZ) Interfície sèrie RX
Configuració del registre de la interfície mapeada de memòria Avalon

Llegenda

Lògica suau

Lògica dura

Registre ISO 9001:2015

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Podeu generar un disseny IP F-Tile Serial Lite IV Intel FPGA per exempleampper obtenir més informació sobre les funcions IP. Consulteu F-Tile Serial Lite IV Intel FPGA IP Design Example Guia de l'usuari.
Informació relacionada · Descripció funcional a la pàgina 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example Guia de l'usuari

2.1. Informació de publicació

Les versions Intel FPGA IP coincideixen amb les versions del programari Intel Quartus® Prime Design Suite fins a la v19.1. A partir de la versió 19.2 del programari Intel Quartus Prime Design Suite, Intel FPGA IP té un nou esquema de versions.

El número de versió IP d'Intel FPGA (XYZ) pot canviar amb cada versió del programari Intel Quartus Prime. Un canvi en:

· X indica una revisió important de la IP. Si actualitzeu el programari Intel Quartus Prime, heu de regenerar la IP.
· Y indica que la IP inclou funcions noves. Regenera la teva IP per incloure aquestes noves funcions.
· Z indica que la IP inclou canvis menors. Regenera la teva IP per incloure aquests canvis.

Taula 3.

Informació de la versió IP de F-Tile Serial Lite IV Intel FPGA

Versió IP de l'article Versió Intel Quartus Prime Data de llançament Codi de comanda

5.0.0 22.1 2022.04.28 IP-SLITE4F

Descripció

2.2. Funcions compatibles
La taula següent enumera les funcions disponibles a F-Tile Serial Lite IV Intel FPGA IP:

Envia comentaris

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Taula 4.

Característiques IP de F-Tile Serial Lite IV Intel FPGA

Característica

Descripció

Transferència de dades

· Per al mode PAM4:
— FHT només admet 56.1, 58 i 116 Gbps per carril amb un màxim de 4 carrils.
— FGT admet fins a 58 Gbps per carril amb un màxim de 12 carrils.
Consulteu la Taula 18 a la pàgina 42 per obtenir més detalls sobre les taxes de dades del transceptor admesos per al mode PAM4.
· Per al mode NRZ:
— FHT només admet 28.05 i 58 Gbps per carril amb un màxim de 4 carrils.
— FGT admet fins a 28.05 Gbps per carril amb un màxim de 16 carrils.
Consulteu la Taula 18 a la pàgina 42 per obtenir més detalls sobre les velocitats de dades del transceptor admesos per al mode NRZ.
· Admet els modes de transmissió contínua (bàsic) o de paquets (complet).
· Admet paquets de trama de baix cost.
· Admet la transferència de granularitat de bytes per a cada mida de ràfega.
· Admet l'alineació de carril iniciada per l'usuari o automàtica.
· Admet període d'alineació programable.

PCS

· Utilitza lògica IP dura que s'enllaça amb transceptors Intel Agilex F-tile per reduir els recursos de lògica suau.
· Admet el mode de modulació PAM4 per a l'especificació 100GBASE-KP4. RS-FEC sempre està habilitat en aquest mode de modulació.
· Admet NRZ amb el mode de modulació RS-FEC opcional.
· Admet descodificació de codificació 64b/66b.

Detecció i tractament d'errors

· Admet la comprovació d'errors CRC a les rutes de dades TX i RX. · Admet la comprovació d'errors d'enllaç RX. · Admet la detecció d'errors RX PCS.

Interfícies

· Admet només la transferència de paquets dúplex complet amb enllaços independents.
· Utilitza interconnexió punt a punt amb diversos dispositius FPGA amb baixa latència de transferència.
· Admet ordres definides per l'usuari.

2.3. Nivell de suport de la versió IP

El programari Intel Quartus Prime i el suport del dispositiu Intel FPGA per a la IP Intel FPGA F-Tile Serial Lite IV és el següent:

Taula 5.

Versió IP i nivell de suport

Intel Quartus Prime 22.1

Dispositiu Transceptors Intel Agilex F-tile

Disseny de maquinari de compilació de simulació de versió IP

5.0.0

2.4. Suport del grau de velocitat del dispositiu
El F-Tile Serial Lite IV Intel FPGA IP admet els graus de velocitat següents per als dispositius Intel Agilex F-tile: · Grau de velocitat del transceptor: -1, -2 i -3 · Grau de velocitat del nucli: -1, -2 i - 3

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 8

Envia comentaris

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Informació relacionada
Full de dades del dispositiu Intel Agilex Més informació sobre la velocitat de dades admesa als transceptors Intel Agilex F-tile.

2.5. Ús i latència dels recursos

Els recursos i la latència per a la IP Intel FPGA F-Tile Serial Lite IV es van obtenir de la versió 22.1 del programari Intel Quartus Prime Pro Edition.

Taula 6.

Ús de recursos IP Intel Agilex F-Tile Serial Lite IV Intel FPGA
La mesura de la latència es basa en la latència d'anada i tornada des de l'entrada del nucli TX fins a la sortida del nucli RX.

Tipus de transceptor

Variant

Nombre de carrils de dades Mode RS-FEC ALM

Latència (cicle de rellotge del nucli TX)

FGT

28.05 Gbps NRZ 16

Bàsic Discapacitat 21,691 65

Discapacitat total 22,135 65

Bàsic Habilitat 21,915 189

Totalment activat 22,452

58 Gbps PAM4 12

Bàsic Habilitat 28,206 146

Totalment activat 30,360

FHT

NRZ de 58 Gbps

Bàsic Habilitat 15,793 146

Totalment activat 16,624

58 Gbps PAM4 4

Bàsic Habilitat 15,771 154

Totalment activat 16,611

116 Gbps PAM4 4

Bàsic Habilitat 21,605 128

Totalment activat 23,148

2.6. Eficiència de l'ample de banda

Taula 7.

Eficiència de l'ample de banda

Variables Mode transceptor

PAM4

Mode de transmissió RS-FEC

Completament activat

Bàsic habilitat

Velocitat de bits de la interfície sèrie en Gbps (RAW_RATE)
Mida de la ràfega d'una transferència en nombre de paraules (BURST_SIZE) (1)
Període d'alineació en cicle de rellotge (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Configuració

NRZ

Complet

Inhabilitat

Habilitat

28.0

2,048

4,096

Bàsic Discapacitat 28.0

Habilitat 28.0

4,194,304

4,096

4,096 continuat...

(1) El BURST_SIZE per al mode bàsic s'aproxima a l'infinit, per tant s'utilitza un gran nombre.

Envia comentaris

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Variables

Configuració

codificació 64/66b

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Sobrecàrrega d'una mida de ràfega en nombre de paraules (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Període del marcador d'alineació 81,915 en cicle de rellotge (ALIGN_MARKER_PERIOD)

81,915

81,916

Amplada del marcador d'alineació en 5

cicle del rellotge

(ALIGN_MARKER_WIDTH)

Eficiència de l'ample de banda (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Velocitat efectiva (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Freqüència màxima de rellotge d'usuari (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Informació relacionada Càlcul de la velocitat d'enllaç i l'eficiència de l'ample de banda a la pàgina 40

(2) En el mode complet, la mida BURST_SIZE_OVHD inclou les paraules de control aparellades START/END en un flux de dades.
(3) Per al mode bàsic, BURST_SIZE_OVHD és 0 perquè no hi ha START/END durant la reproducció.
(4) Consulteu el càlcul de la velocitat d'enllaç i l'eficiència de l'ample de banda per al càlcul de l'eficiència de l'ample de banda.
(5) Consulteu el càlcul de la velocitat d'enllaç i l'eficiència de l'ample de banda per al càlcul de la taxa efectiva.
(6) Consulteu el càlcul de la velocitat d'enllaç i l'eficiència de l'ample de banda per obtenir el càlcul de la freqüència de rellotge màxima de l'usuari.

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 10

Envia comentaris

683074 | 2022.04.28/XNUMX/XNUMX Envia comentaris

3. Primers passos

3.1. Instal·lació i llicència de nuclis IP Intel FPGA

La instal·lació del programari Intel Quartus Prime inclou la biblioteca IP Intel FPGA. Aquesta biblioteca proporciona molts nuclis IP útils per al vostre ús de producció sense necessitat d'una llicència addicional. Alguns nuclis Intel FPGA IP requereixen la compra d'una llicència separada per a l'ús de producció. El mode d'avaluació IP Intel FPGA us permet avaluar aquests nuclis IP Intel FPGA amb llicència en simulació i maquinari, abans de decidir comprar una llicència de nucli IP de producció completa. Només heu d'adquirir una llicència de producció completa per a nuclis IP Intel amb llicència després de completar les proves de maquinari i estar preparat per utilitzar la IP en producció.

El programari Intel Quartus Prime instal·la nuclis IP a les ubicacions següents de manera predeterminada:

Figura 2.

Ruta d'instal·lació del nucli IP
intelFPGA(_pro) quartus: conté l'IP del programari Intel Quartus Prime: conté la biblioteca IP Intel FPGA i nuclis IP de tercers alterats: conté el codi font de la biblioteca IP Intel FPGA – Conté la font IP Intel FPGA files

Taula 8.

Ubicacions d'instal·lació del nucli IP

Ubicació

Programari

:intelFPGA_proquartusipaltera

Edició Intel Quartus Prime Pro

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Plataforma Windows* Linux*

Nota:

El programari Intel Quartus Prime no admet espais a la ruta d'instal·lació.

3.1.1. Mode d'avaluació IP Intel FPGA
El mode d'avaluació IP d'Intel FPGA gratuït us permet avaluar els nuclis IP Intel FPGA amb llicència en simulació i maquinari abans de comprar. El mode d'avaluació IP Intel FPGA admet les avaluacions següents sense llicència addicional:
· Simuleu el comportament d'un nucli IP FPGA Intel amb llicència al vostre sistema. · Verifiqueu la funcionalitat, la mida i la velocitat del nucli IP de manera ràpida i senzilla. · Generar programació de dispositius de temps limitat files per a dissenys que inclouen nuclis IP. · Programa un dispositiu amb el teu nucli IP i verifica el teu disseny al maquinari.

Registre ISO 9001:2015

3. Primers passos
683074 | 2022.04.28
El mode d'avaluació IP Intel FPGA admet els modes de funcionament següents:
· Tethered: permet executar el disseny que conté l'IP FPGA Intel amb llicència indefinidament amb una connexió entre la placa i l'ordinador amfitrió. El mode connectat requereix un grup d'acció de prova conjunta en sèrie (JTAG) cable connectat entre el JTAG port del vostre tauler i l'ordinador amfitrió, que executa el programador Intel Quartus Prime durant el període d'avaluació del maquinari. El programador només requereix una instal·lació mínima del programari Intel Quartus Prime i no requereix cap llicència Intel Quartus Prime. L'ordinador host controla el temps d'avaluació enviant un senyal periòdic al dispositiu mitjançant el JTAG port. Si tots els nuclis IP amb llicència del disseny admeten el mode connectat, el temps d'avaluació s'executa fins que caduca qualsevol avaluació del nucli IP. Si tots els nuclis IP admeten un temps d'avaluació il·limitat, el dispositiu no s'espera.
· Untethered: permet executar el disseny que conté la IP amb llicència durant un temps limitat. El nucli IP torna al mode sense connexió si el dispositiu es desconnecta de l'ordinador amfitrió que executa el programari Intel Quartus Prime. El nucli IP també torna al mode sense connexió si qualsevol altre nucli IP amb llicència del disseny no admet el mode connectat.
Quan el temps d'avaluació expira per a qualsevol IP Intel FPGA amb llicència del disseny, el disseny deixa de funcionar. Tots els nuclis IP que utilitzen el mode d'avaluació IP d'Intel FPGA s'esgoten simultàniament quan s'esgoten qualsevol nucli IP del disseny. Quan expiri el temps d'avaluació, heu de reprogramar el dispositiu FPGA abans de continuar la verificació del maquinari. Per ampliar l'ús del nucli IP per a la producció, compreu una llicència de producció completa per al nucli IP.
Heu de comprar la llicència i generar una clau de llicència de producció completa abans de poder generar una programació del dispositiu sense restriccions file. Durant el mode d'avaluació IP d'Intel FPGA, el compilador només genera una programació del dispositiu amb un temps limitat file ( _time_limited.sof) que caduca al límit de temps.

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 12

Envia comentaris

3. Primers passos 683074 | 2022.04.28/XNUMX/XNUMX

Figura 3.

Flux del mode d'avaluació IP d'Intel FPGA
Instal·leu el programari Intel Quartus Prime amb la biblioteca IP Intel FPGA

Parametitzar i crear una instancia d'un nucli IP Intel FPGA amb llicència

Verifiqueu la IP en un simulador compatible

Compileu el disseny al programari Intel Quartus Prime

Generar una programació de dispositius de temps limitat File

Programeu el dispositiu Intel FPGA i verifiqueu el funcionament a la placa
No hi ha IP a punt per a la producció?
Sí, comprar una producció completa
Llicència IP

Nota:

Inclou IP amb llicència en productes comercials
Consulteu la guia d'usuari de cada nucli IP per obtenir els passos de parametrització i els detalls d'implementació.
Intel concedeix llicències de nuclis IP per seient i perpètua. La tarifa de llicència inclou el manteniment i el suport del primer any. Heu de renovar el contracte de manteniment per rebre actualitzacions, correccions d'errors i suport tècnic més enllà del primer any. Heu d'adquirir una llicència de producció completa per als nuclis Intel FPGA IP que requereixen una llicència de producció abans de generar programació files que podeu utilitzar durant un temps il·limitat. Durant el mode d'avaluació IP d'Intel FPGA, el compilador només genera una programació del dispositiu amb un temps limitat file ( _time_limited.sof) que caduca al límit de temps. Per obtenir les vostres claus de llicència de producció, visiteu l'Intel FPGA Self-Service Licensing Center.
Els acords de llicència de programari Intel FPGA regeixen la instal·lació i l'ús de nuclis IP amb llicència, el programari de disseny Intel Quartus Prime i tots els nuclis IP sense llicència.

Envia comentaris

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 13

3. Primers passos 683074 | 2022.04.28/XNUMX/XNUMX
Informació relacionada · Centre de suport de llicències d'Intel FPGA · Introducció a la instal·lació i llicències del programari Intel FPGA
3.2. Especificació dels paràmetres i opcions d'IP
L'editor de paràmetres IP us permet configurar ràpidament la vostra variació IP personalitzada. Seguiu els passos següents per especificar les opcions i els paràmetres IP al programari Intel Quartus Prime Pro Edition.
1. Si encara no teniu cap projecte d'Intel Quartus Prime Pro Edition en què integrar la vostra IP FPGA Intel Serial Lite IV de F-Tile, n'heu de crear-ne un. a. A l'edició Intel Quartus Prime Pro, feu clic a File Assistent per a nous projectes per crear un nou projecte de Quartus Prime o File Projecte obert per obrir un projecte Quartus Prime existent. L'assistent us demana que especifiqueu un dispositiu. b. Especifiqueu la família de dispositius Intel Agilex i seleccioneu un dispositiu F-tile de producció que compleixi els requisits de grau de velocitat per a la IP. c. Feu clic a Finalitzar.
2. Al Catàleg IP, localitzeu i seleccioneu IP FPGA Intel Serial Lite IV de F-Tile. Apareix la finestra Nova variació d'IP.
3. Especifiqueu un nom de nivell superior per a la vostra nova variació d'IP personalitzada. L'editor de paràmetres desa la configuració de la variació d'IP en a file nomenat .ip.
4. Feu clic a D'acord. Apareix l'editor de paràmetres. 5. Especifiqueu els paràmetres per a la vostra variació d'IP. Consulteu la secció de paràmetres
informació sobre els paràmetres IP de la F-Tile Serial Lite IV Intel FPGA. 6. Opcionalment, per generar un banc de prova de simulació o compilació i disseny de maquinari
example, seguiu les instruccions de Disseny Example Guia de l'usuari. 7. Feu clic a Genera HDL. Apareix el quadre de diàleg Generació. 8. Especifiqueu la sortida file opcions de generació i, a continuació, feu clic a Genera. La variació IP
files generen segons les seves especificacions. 9. Feu clic a Finalitzar. L'editor de paràmetres afegeix el .ip de nivell superior file al corrent
projecte automàticament. Si se us demana que afegiu manualment el fitxer .ip file al projecte, feu clic a Afegeix/Elimina el projecte Files al Projecte per afegir el file. 10. Després de generar i d'instanciar la vostra variació d'IP, feu les assignacions de pins adequades per connectar els ports i configureu els paràmetres RTL per instància adequats.
Paràmetres d'informació relacionada a la pàgina 42
3.3. Generat File Estructura
El programari Intel Quartus Prime Pro Edition genera la següent sortida IP file estructura.
Per obtenir informació sobre el file estructura del disseny example, consulteu el F-Tile Serial Lite IV Intel FPGA IP Design Example Guia de l'usuari.

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 14

Envia comentaris

3. Primers passos 683074 | 2022.04.28/XNUMX/XNUMX

Figura 4. F-Tile Serial Lite IV Intel FPGA IP generada Files
.ip – Integració IP file

Variació IP files

_ Variació IP files

example_design

.cmp – Declaració del component VHDL file _bb.v – Síntesi d'EDA de caixa negra de Verilog HDL file _inst.v i .vhd – Sampplantilles d'instanciació .xml- Informe XML file

Exampla ubicació del vostre disseny de nucli IP, example files. La ubicació per defecte és example_design, però se us demanarà que especifiqueu un camí diferent.

.qgsimc – Llista els paràmetres de simulació per donar suport a la regeneració incremental .qgsynthc – Llista els paràmetres de síntesi per donar suport a la regeneració incremental

.qip – Llista la síntesi d'IP files

_generation.rpt- Informe de generació d'IP

.sopcinfo- Integració de la cadena d'eines de programari file .html- Dades del mapa de connexió i memòria

.csv – Assignació de pins file

.spd: combina scripts de simulació individuals

simulació sim files

síntesi IP de síntesi files

.v Simulació de primer nivell file

.v Síntesi IP de primer nivell file

Guions del simulador

Biblioteques subcores

sintetitzador
Síntesi de subcores files

sim
Simulació de subcores files

Taula 9.

F-Tile Serial Lite IV Intel FPGA IP generat Files

File Nom

Descripció

.ip

El sistema Platform Designer o la variació d'IP de primer nivell file. és el nom que li doneu a la variació d'IP.

.cmp

La declaració del component VHDL (.cmp) file és un text file que conté definicions de ports i genèriques locals que podeu utilitzar en el disseny de VHDL files.

.html

Un informe que conté informació de connexió, un mapa de memòria que mostra l'adreça de cada esclau respecte a cada mestre al qual està connectat i assignacions de paràmetres.

_generació.rpt

Registre de generació d'IP o Platform Designer file. Un resum dels missatges durant la generació d'IP.

.qgsimc

Llista els paràmetres de simulació per donar suport a la regeneració incremental.

.qgsynthc

Llista els paràmetres de síntesi per donar suport a la regeneració incremental.

.qip

Conté tota la informació necessària sobre el component IP per integrar i compilar el component IP al programari Intel Quartus Prime.
continuat…

Envia comentaris

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 15

3. Primers passos 683074 | 2022.04.28/XNUMX/XNUMX

File Nom .sopcinfo
.csv .spd _bb.v _inst.v o _inst.vhd .regmap
.svd
.v o .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submòduls/ /

Descripció
Descriu les connexions i les parametritzacions dels components IP al vostre sistema Platform Designer. Podeu analitzar el seu contingut per obtenir requisits quan desenvolupeu controladors de programari per a components IP. Les eines aigües avall com la cadena d'eines Nios® II utilitzen això file. El .sopcinfo file i el sistema.h file generats per a la cadena d'eines Nios II inclouen informació del mapa d'adreces per a cada esclau en relació amb cada mestre que accedeix a l'esclau. Diferents mestres poden tenir un mapa d'adreces diferent per accedir a un component esclau concret.
Conté informació sobre l'estat d'actualització del component IP.
Entrada necessària file perquè ip-make-simscript generi scripts de simulació per als simuladors compatibles. El .spd file conté una llista de files generades per a la simulació, juntament amb informació sobre memòries que podeu inicialitzar.
Podeu utilitzar la caixa negra de Verilog (_bb.v) file com a declaració de mòdul buit per utilitzar-la com a caixa negra.
HDL exampplantilla d'instanciació. Podeu copiar i enganxar el contingut d'aquest file al teu HDL file per instanciar la variació d'IP.
Si la IP conté informació de registre, .regmap file genera. El .regmap file descriu la informació del mapa de registre de les interfícies mestre i esclau. Això file complementa el .sopcinfo file proporcionant informació de registre més detallada sobre el sistema. Això permet la visualització del registre views i estadístiques personalitzables per l'usuari a la consola del sistema.
Permet que les eines de depuració del sistema del sistema de processador dur (HPS). view els mapes de registre dels perifèrics connectats a HPS en un sistema Platform Designer. Durant la síntesi, el fitxer .svd fileLes interfícies esclaves visibles per als mestres de la consola del sistema s'emmagatzemen al fitxer .sof file a la secció de depuració. La consola del sistema llegeix aquesta secció, que Platform Designer pot consultar la informació del mapa de registre. Per als esclaus del sistema, Platform Designer pot accedir als registres pel nom.
HDL files que instància cada submòdul o IP fill per a la síntesi o la simulació.
Conté un script ModelSim*/QuestaSim* msim_setup.tcl per configurar i executar una simulació.
Conté un script d'intèrpret d'ordres vcs_setup.sh per configurar i executar una simulació VCS*. Conté un script d'intèrpret d'ordres vcsmx_setup.sh i synopsys_sim.setup file per configurar i executar una simulació VCS MX.
Conté un script d'intèrpret d'ordres xcelium_setup.sh i una altra configuració files per configurar i executar la simulació Xcelium*.
Conté HDL files per als submòduls IP.
Per a cada directori IP secundari generat, Platform Designer genera subdirectoris synth/ i sim/.

3.4. Simulació de nuclis IP Intel FPGA
El programari Intel Quartus Prime admet la simulació RTL del nucli IP en simuladors EDA específics. La generació d'IP crea, opcionalment, la simulació files, inclòs el model de simulació funcional, qualsevol banc de proves (o exampdisseny de fitxers) i scripts de configuració de simuladors específics del proveïdor per a cada nucli IP. Podeu utilitzar el model de simulació funcional i qualsevol banc de proves o exampel disseny per a la simulació. La sortida de generació d'IP també pot incloure scripts per compilar i executar qualsevol banc de proves. Els scripts llisten tots els models o biblioteques que necessiteu per simular el vostre nucli IP.

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 16

Envia comentaris

3. Primers passos 683074 | 2022.04.28/XNUMX/XNUMX

El programari Intel Quartus Prime proporciona integració amb molts simuladors i admet múltiples fluxos de simulació, inclosos els vostres propis fluxos de simulació personalitzats i amb guió. Sigui quin sigui el flux que trieu, la simulació del nucli IP inclou els passos següents:
1. Genera IP HDL, banc de proves (o exampdisseny de fitxers) i script de configuració del simulador files.
2. Configura el teu entorn de simulador i qualsevol script de simulació.
3. Compilar biblioteques de models de simulació.
4. Executeu el vostre simulador.

3.4.1. Simulació i verificació del disseny

Per defecte, l'editor de paràmetres genera scripts específics del simulador que contenen ordres per compilar, elaborar i simular models Intel FPGA IP i biblioteca de models de simulació files. Podeu copiar les ordres al vostre script del banc de prova de simulació o editar-les files per afegir ordres per compilar, elaborar i simular el vostre disseny i banc de proves.

Taula 10. Scripts de simulació Intel FPGA IP Core

Simulador

File Directori

ModelSim

_sim/mentor

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Script msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Sintetització de nuclis IP en altres eines EDA
Opcionalment, utilitzeu una altra eina EDA compatible per sintetitzar un disseny que inclogui nuclis IP Intel FPGA. Quan genereu la síntesi del nucli IP files per utilitzar amb eines de síntesi EDA de tercers, podeu crear una llista de xarxa d'estimació d'àrea i temps. Per habilitar la generació, activeu Crea estimacions de temps i recursos per a eines de síntesi EDA de tercers quan personalitzeu la vostra variació d'IP.
La llista de xarxa d'estimació d'àrea i temps descriu la connectivitat i l'arquitectura del nucli IP, però no inclou detalls sobre la veritable funcionalitat. Aquesta informació permet que determinades eines de síntesi de tercers informen millor les estimacions d'àrea i de temps. A més, les eines de síntesi poden utilitzar la informació del temps per aconseguir optimitzacions basades en el temps i millorar la qualitat dels resultats.
El programari Intel Quartus Prime genera el Llista de xarxes _syn.v file en format Verilog HDL, independentment de la sortida file format que especifiqueu. Si utilitzeu aquesta llista de xarxa per a la síntesi, heu d'incloure l'embolcall del nucli IP file .v o .vhd al vostre projecte Intel Quartus Prime.

(7) Si no heu configurat l'opció de l'eina EDA, que us permet iniciar simuladors EDA de tercers des del programari Intel Quartus Prime, executeu aquest script a la consola Tcl del simulador ModelSim o QuestaSim (no al programari Intel Quartus Prime). consola Tcl) per evitar errors.

Envia comentaris

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 17

3. Primers passos 683074 | 2022.04.28/XNUMX/XNUMX
3.6. Compilació del disseny complet
Podeu utilitzar l'ordre Inicia la compilació al menú Processament del programari Intel Quartus Prime Pro Edition per compilar el vostre disseny.

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 18

Envia comentaris

683074 | 2022.04.28/XNUMX/XNUMX Envia comentaris

4. Descripció funcional

Figura 5.

F-Tile Serial Lite IV Intel FPGA IP consta de PCS MAC i Ethernet. El MAC es comunica amb el PCS personalitzat mitjançant interfícies MII.

La IP admet dos modes de modulació:
· PAM4: proporciona d'1 a 12 carrils per a la selecció. La IP sempre crea dos canals PCS per a cada carril en mode de modulació PAM4.
· NRZ: proporciona d'1 a 16 carrils per a la selecció.

Cada mode de modulació admet dos modes de dades:
· Mode bàsic: aquest és un mode de transmissió pur on les dades s'envien sense l'inici del paquet, el cicle buit i el final del paquet per augmentar l'amplada de banda. La IP pren les primeres dades vàlides com a inici d'una ràfega.

Transferència de dades en mode bàsic tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Registre ISO 9001:2015

4. Descripció funcional 683074 | 2022.04.28/XNUMX/XNUMX

Figura 6.

· Mode complet: aquesta és la transferència de dades en mode paquet. En aquest mode, la IP envia una ràfega i un cicle de sincronització a l'inici i al final d'un paquet com a delimitadors.

Transferència de dades en mode complet tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Informació relacionada · F-Tile Serial Lite IV Intel FPGA IP Overview a la pàgina 6 · F-Tile Serial Lite IV Intel FPGA IP Design Example Guia de l'usuari

4.1. Camí de dades TX
El camí de dades TX consta dels components següents: · Adaptador MAC · Bloc d'inserció de paraules de control · CRC · Codificador MII · Bloc PCS · Bloc PMA

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 20

Envia comentaris

4. Descripció funcional 683074 | 2022.04.28/XNUMX/XNUMX
Figura 7. Camí de dades TX

Des de la lògica d'usuari

TX MAC

Interfície de streaming d'Avalon

Adaptador MAC

Controlar la inserció de paraules

CRC

Codificador MII

Interfície MII personalitzada PCS
PCS i PMA

Interfície sèrie TX a un altre dispositiu FPGA

4.1.1. Adaptador TX MAC
L'adaptador TX MAC controla la transmissió de dades a la lògica de l'usuari mitjançant la interfície de streaming Avalon®. Aquest bloc admet la transmissió d'informació definida per l'usuari i el control de flux.

Transferència d'informació definida per l'usuari

En mode complet, la IP proporciona el senyal tx_is_usr_cmd que podeu utilitzar per iniciar el cicle d'informació definit per l'usuari, com ara la transmissió XOFF/XON a la lògica de l'usuari. Podeu iniciar el cicle de transmissió d'informació definit per l'usuari afirmant aquest senyal i transferint la informació mitjançant tx_avs_data juntament amb l'afirmació dels senyals tx_avs_startofpacket i tx_avs_valid. Aleshores, el bloc desafirma el tx_avs_ready durant dos cicles.

Nota:

La funció d'informació definida per l'usuari només està disponible en mode Complet.

Envia comentaris

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 21

4. Descripció funcional 683074 | 2022.04.28/XNUMX/XNUMX

Figura 8.

Control de flux

Hi ha condicions en què el TX MAC no està preparat per rebre dades de la lògica de l'usuari, com ara durant el procés de reajustament de l'enllaç o quan no hi ha dades disponibles per a la transmissió des de la lògica d'usuari. Per evitar la pèrdua de dades a causa d'aquestes condicions, la IP utilitza el senyal tx_avs_ready per controlar el flux de dades des de la lògica de l'usuari. La IP anul·la el senyal quan es produeixen les condicions següents:
· Quan tx_avs_startofpacket s'afirma, tx_avs_ready es desasserta durant un cicle de rellotge.
· Quan tx_avs_endofpacket s'afirma, tx_avs_ready es desasserta durant un cicle de rellotge.
· Quan s'afirma qualsevol CW emparellat, tx_avs_ready es desasserta durant dos cicles de rellotge.
· Quan es produeix la inserció del marcador d'alineació RS-FEC a la interfície personalitzada del PCS, tx_avs_ready es desactiva durant quatre cicles de rellotge.
· Cada 17 cicles de rellotge del nucli Ethernet en mode de modulació PAM4 i cada 33 cicles de rellotge del nucli Ethernet en mode de modulació NRZ. El tx_avs_ready es desasserta durant un cicle de rellotge.
· Quan la lògica de l'usuari anul·la tx_avs_valid quan no hi ha transmissió de dades.

Els diagrames de temps següents són exampfitxers de l'adaptador TX MAC utilitzant tx_avs_ready per al control del flux de dades.

Control de flux amb tx_avs_valid Desassertion i CW emparellats START/END

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

Desasserts de senyal vàlids

D5 D6

tx_avs_ready tx_avs_startofpacket

Desasserts de senyal a punt durant dos cicles per inserir END-STRT CW

tx_avs_endofpacket

dades_usrif

D1 D2 D3

CW_data

DN EXTREM STRT D0 D1 D2 D3 BUIT D4

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 22

Envia comentaris

4. Descripció funcional 683074 | 2022.04.28/XNUMX/XNUMX

Figura 9.

Control de flux amb inserció de marcadors d'alineació
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0 x 0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Figura 10.

Control de flux amb CW emparellats START/END coincideixen amb la inserció del marcador d'alineació

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

dades_usrif

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_dades

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

END STRT D0

i_sl_tx_mii_c[7:0]

0 x 0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Inserció de la paraula de control (CW).
El F-Tile Serial Lite IV Intel FPGA IP construeix CW basats en els senyals d'entrada de la lògica de l'usuari. Els CW indiquen delimitadors de paquets, informació d'estat de transmissió o dades d'usuari al bloc PCS i es deriven dels codis de control XGMII.
La taula següent mostra la descripció dels CW admesos:

Envia comentaris

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 23

4. Descripció funcional 683074 | 2022.04.28/XNUMX/XNUMX

Taula 11.
INICI FINAL ALINEACIÓ

Descripció dels CW compatibles

Nombre de paraules (1 paraula

= 64 bits)

Sí

EMPTY_CYC

Sí

INACTIVE

DADES

Sí

Dins de banda

Descripció
Inici del delimitador de dades. Final del delimitador de dades. Paraula de control (CW) per a l'alineació RX. Cicle buit en una transferència de dades. IDLE (fora de banda). Càrrega útil.

Taula 12. Descripció del camp CW
Camp RSVD num_valid_bytes_eob
BUIT eop sop seop align CRC32 usr

Descripció
Camp reservat. Es pot utilitzar per a una futura ampliació. Lligat a 0.
Nombre de bytes vàlids a l'última paraula (64 bits). Aquest és un valor de 3 bits. · 3'b000: 8 bytes · 3'b001: 1 byte · 3'b010: 2 bytes · 3'b011: 3 bytes · 3'b100: 4 bytes · 3'b101: 5 bytes · 3'b110: 6 bytes · 3'b111: 7 bytes
Nombre de paraules no vàlides al final d'una ràfega.
Indica la interfície de transmissió de RX Avalon per afirmar un senyal de final de paquet.
Indica la interfície de transmissió de l'RX Avalon per afirmar un senyal d'inici de paquet.
Indica la interfície de transmissió de RX Avalon per afirmar un inici de paquet i un final de paquet en el mateix cicle.
Comproveu l'alineació RX.
Els valors del CRC calculat.
Indica que la paraula de control (CW) conté informació definida per l'usuari.

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 24

Envia comentaris

4. Descripció funcional 683074 | 2022.04.28/XNUMX/XNUMX

4.1.2.1. Inici de la ràfega CW

Figura 11. Format CW d'inici de ràfega

COMENÇA

63:56

RSVD

55:48

RSVD

47:40

RSVD

dades

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

canal

7:0

'hFB(INICIA)

control 7:0

Taula 13.

En mode complet, podeu inserir el START CW afirmant el senyal tx_avs_startofpacket. Quan afirmeu només el senyal tx_avs_startofpacket, s'estableix el bit sop. Quan afirmeu els senyals tx_avs_startofpacket i tx_avs_endofpacket, s'estableix el bit seop.

Valors del camp START CW
Sop/seop de camp
usr (8)
alinear

Valor

Depenent del senyal tx_is_usr_cmd:

1: Quan tx_is_usr_cmd = 1

0: Quan tx_is_usr_cmd = 0

En el mode bàsic, el MAC envia un START CW després que el restabliment s'hagi anul·lat. Si no hi ha dades disponibles, el MAC envia contínuament EMPTY_CYC aparellat amb END i START CW fins que comenceu a enviar dades.

4.1.2.2. CW final de ràfega

Figura 12. Format CW de final de ràfega

FINALITZACIÓ

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

dades 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

BUIT

7:0

RSVD

num_valid_bytes_eob

control

7:0

(8) Això només s'admet en mode complet.
Envia comentaris

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 25

4. Descripció funcional 683074 | 2022.04.28/XNUMX/XNUMX

Taula 14.

El MAC insereix l'END CW quan s'afirma el tx_avs_endofpacket. El END CW conté el nombre de bytes vàlids a l'última paraula de dades i la informació CRC.

El valor CRC és un resultat CRC de 32 bits per a les dades entre el START CW i la paraula de dades abans del END CW.

La taula següent mostra els valors dels camps a END CW.

Valors de camp END CW
Camp eop CRC32 num_valid_bytes_eob

Valor 1
Valor calculat CRC32. Nombre de bytes vàlids a l'última paraula de dades.

4.1.2.3. Alineació emparellada CW

Figura 13. Format CW emparellat d'alineació

ALINEA CW Parella amb START/END

Interfície XGMII de 64 + 8 bits

COMENÇA

63:56

RSVD

55:48

RSVD

47:40

RSVD

dades

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

'hFB

control 7:0

Interfície XGMII de 64 + 8 bits

FINALITZACIÓ

63:56

'hFD

55:48

RSVD

47:40

RSVD

dades

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

control 7:0

L'ALIGN CW és un CW emparellat amb CW START/END o END/START. Podeu inserir el CW aparellat ALIGN afirmant el senyal tx_link_reinit, establint el comptador del període d'alineació o iniciant un restabliment. Quan s'insereix el CW emparellat ALIGN, el camp d'alineació s'estableix a 1 per iniciar el bloc d'alineació del receptor per comprovar l'alineació de dades a tots els carrils.

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 26

Envia comentaris

4. Descripció funcional 683074 | 2022.04.28/XNUMX/XNUMX

Taula 15.

ALINEA els valors del camp CW
Alineació de camp
eop sop usr seop

Valor 1 0 0 0 0

4.1.2.4. Cicle buit CW

Figura 14. Format CW de cicle buit

EMPTY_CYC Vincula amb END/START

Interfície XGMII de 64 + 8 bits

FINALITZACIÓ

63:56

'hFD

55:48

RSVD

47:40

RSVD

dades

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

control 7:0

Interfície XGMII de 64 + 8 bits

COMENÇA

63:56

RSVD

55:48

RSVD

47:40

RSVD

dades

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

control 7:0

Taula 16.

Quan desassertes tx_avs_valid durant dos cicles de rellotge durant una ràfega, el MAC insereix un CW EMPTY_CYC emparellat amb CW END/START. Podeu utilitzar aquesta CW quan no hi hagi dades disponibles per a la transmissió momentàniament.

Quan desassertes tx_avs_valid durant un cicle, la IP anul·la tx_avs_valid durant el doble del període de desassert tx_avs_valid per generar un parell de CW END/START.

EMPTY_CYC Valors de camp CW
Alineació de camp
eop

Valor 0 0

continuat…

Envia comentaris

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 27

4. Descripció funcional 683074 | 2022.04.28/XNUMX/XNUMX

Field sop usr seop

Valor 0 0 0

4.1.2.5. CW inactiu

Figura 15. Format CW inactiu

IDLE CW

63:56

'h07

55:48

'h07

47:40

'h07

dades

39:32 31:24

'h07 'h07

23:16

'h07

15:8

'h07

7:0

'h07

control 7:0

El MAC introdueix el IDLE CW quan no hi ha transmissió. Durant aquest període, el senyal tx_avs_valid és baix.
Podeu utilitzar IDLE CW quan s'hagi completat una transferència en ràfega o la transmissió estigui en estat inactiu.

4.1.2.6. Paraula de dades

La paraula de dades és la càrrega útil d'un paquet. Els bits de control XGMII estan tots configurats a 0 en format de paraula de dades.

Figura 16. Format de paraula de dades

Interfície XGMII de 64+8 bits

PARAULA DE DADES

63:56

dades de l'usuari 7

55:48

dades de l'usuari 6

47:40

dades de l'usuari 5

dades

39:32 31:24

dades d'usuari 4 dades d'usuari 3

23:16

dades de l'usuari 2

15:8

dades de l'usuari 1

7:0

dades de l'usuari 0

control 7:0

4.1.3. TX CRC
Podeu habilitar el bloc TX CRC mitjançant el paràmetre Habilita CRC a l'Editor de paràmetres IP. Aquesta funció s'admet tant en mode bàsic com en mode complet.

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 28

Envia comentaris

4. Descripció funcional 683074 | 2022.04.28/XNUMX/XNUMX

El MAC afegeix el valor CRC al END CW afirmant el senyal tx_avs_endofpacket. En el mode BASIC, només l'ALIGN CW emparellat amb END CW conté un camp CRC vàlid.
El bloc TX CRC connecta amb el bloc TX Control Word Insertion i TX MII Encode. El bloc TX CRC calcula el valor CRC per a dades de valor de 64 bits per cicle començant des de START CW fins a END CW.
Podeu afirmar el senyal crc_error_inject per corrompre dades intencionadament en un carril específic per crear errors CRC.

4.1.4. Codificador TX MII

El codificador TX MII gestiona la transmissió de paquets des del MAC al TX PCS.

La figura següent mostra el patró de dades al bus MII de 8 bits en mode de modulació PAM4. El START i el END CW apareixen un cop cada dos carrils MII.

Figura 17. Patró de dades MII del mode de modulació PAM4

CICLE 1

CICLE 2

CICLE 3

CICLE 4

CICLE 5

SOP_CW

DADES_1

DATA_9 DATA_17

INACTIVE

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

INACTIVE

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

La figura següent mostra el patró de dades al bus MII de 8 bits en mode de modulació NRZ. Els START i END CW apareixen a tots els carrils MII.

Envia comentaris

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 29

4. Descripció funcional 683074 | 2022.04.28/XNUMX/XNUMX

Figura 18. Patró de dades MII del mode de modulació NRZ

CICLE 1

CICLE 2

CICLE 3

SOP_CW

DADES_1

DADES_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

CICLE 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

CICLE 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS i PMA
El F-Tile Serial Lite IV Intel FPGA IP configura el transceptor F-tile al mode Ethernet PCS.

4.2. Ruta de dades RX
El camí de dades RX consta dels components següents: · Bloc PMA · Bloc PCS · Descodificador MII · CRC · Bloc d'ajustament · Bloc d'eliminació de paraules de control

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 30

Envia comentaris

4. Descripció funcional 683074 | 2022.04.28/XNUMX/XNUMX
Figura 19. Camí de dades RX

A la lògica d'usuari Avalon Streaming Interface
RX MAC
Eliminació de paraules de control
Desviació

CRC

Descodificador MII

Interfície MII personalitzada PCS
PCS i PMA

Interfície sèrie RX d'un altre dispositiu FPGA
4.2.1. RX PCS i PMA
El F-Tile Serial Lite IV Intel FPGA IP configura el transceptor F-tile al mode Ethernet PCS.
4.2.2. Descodificador RX MII
Aquest bloc identifica si les dades entrants contenen paraules de control i marcadors d'alineació. El descodificador RX MII emet dades en forma d'indicador de marcador d'1 bit vàlid d'1 bit, indicador de control d'1 bit i dades de 64 bits per carril.
4.2.3. RX CRC
Podeu habilitar el bloc TX CRC mitjançant el paràmetre Habilita CRC a l'Editor de paràmetres IP. Aquesta funció s'admet tant en mode bàsic com en mode complet. El bloc RX CRC connecta amb els blocs RX Control Word Removal i RX MII Decoder. La IP afirma el senyal rx_crc_error quan es produeix un error CRC.

Envia comentaris

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 31

4. Descripció funcional 683074 | 2022.04.28/XNUMX/XNUMX
La IP anul·la l'error rx_crc_error a cada ràfega nova. És una sortida a la lògica d'usuari per al maneig d'errors de la lògica de l'usuari.
4.2.4. RX Deskew
El bloc de desviació RX detecta els marcadors d'alineació per a cada carril i torna a alinear les dades abans d'enviar-les al bloc d'eliminació RX CW.
Podeu triar que el nucli IP alinei les dades de cada carril automàticament quan es produeixi un error d'alineació configurant el paràmetre Habilita l'alineació automàtica a l'Editor de paràmetres IP. Si desactiveu la funció d'alineació automàtica, el nucli IP activa el senyal rx_error per indicar un error d'alineació. Heu d'afirmar rx_link_reinit per iniciar el procés d'alineació de carril quan es produeix un error d'alineació de carril.
El deskew RX detecta els marcadors d'alineació basant-se en una màquina d'estat. El diagrama següent mostra els estats del bloc de desviació RX.

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 32

Envia comentaris

4. Descripció funcional 683074 | 2022.04.28/XNUMX/XNUMX

Figura 20.

Màquina d'estat d'alineació de carril RX amb un diagrama de flux activat per alineació automàtica
Comença

INACTIVE

Restablir = 1 sí no

Tots els PCS

carrils preparats?

sí

ESPERA

Tots els marcadors de sincronització núm
detectat?
sí
ALINEAR

no
sí Timeout?

sí
S'ha perdut l'alineació?
sense fi

Envia comentaris

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 33

4. Descripció funcional 683074 | 2022.04.28/XNUMX/XNUMX

Figura 21.

Màquina d'estat d'alineació de carril RX amb alineació automàtica desactivada
Comença

INACTIVE

Restablir = 1 sí no

Tots els PCS

carrils preparats?

sí

sí
rx_link_reinit =1
cap ERROR

no sí Temps d'espera?

ESPERA
no Tots els marcadors de sincronització
detectat?
sí ALINEAR

sí
S'ha perdut l'alineació?
no
Final
1. El procés d'alineació comença amb l'estat IDLE. El bloc passa a l'estat WAIT quan tots els carrils PCS estan preparats i rx_link_reinit es desactiva.
2. En estat WAIT, el bloc comprova que tots els marcadors detectats s'afirmin dins del mateix cicle. Si aquesta condició és certa, el bloc passa a l'estat ALINEAT.
3. Quan el bloc està en l'estat ALINEAT, indica que els carrils estan alineats. En aquest estat, el bloc continua controlant l'alineació del carril i comprovant si tots els marcadors estan presents dins del mateix cicle. Si almenys un marcador no està present al mateix cicle i el paràmetre Habilita l'alineació automàtica està establert, el bloc passa al

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 34

Envia comentaris

4. Descripció funcional 683074 | 2022.04.28/XNUMX/XNUMX

Estat IDLE per reiniciar el procés d'alineació. Si Habilita l'alineació automàtica no està establerta i almenys un marcador no està present en el mateix cicle, el bloc passa a l'estat ERROR i espera que la lògica de l'usuari afirmi el senyal rx_link_reinit per iniciar el procés d'alineació del carril.

Figura 22. Realineació del carril amb Habilita l'alineació automàtica activada rx_core_clk

rx_link_up

rx_link_reinit

i_tots_els_marcadors

Estat de desviació

ALINEAT

INACTIVE

ESPERA

ALINEAT

AUTO_ALIGN = 1

Figura 23. Realineació del carril amb Habilita l'alineació automàtica desactivada rx_core_clk

rx_link_up

rx_link_reinit

i_tots_els_marcadors

Estat de desviació

ALINEAT

ERROR

INACTIVE

ESPERA

ALINEAT

AUTO_ALIGN = 0
4.2.5. Eliminació de RX CW
Aquest bloc descodifica els CW i envia dades a la lògica de l'usuari mitjançant la interfície de streaming d'Avalon després de l'eliminació dels CW.
Quan no hi ha dades vàlides disponibles, el bloc d'eliminació RX CW anul·la el senyal rx_avs_valid.
En mode COMPLET, si el bit d'usuari està establert, aquest bloc afirma el senyal rx_is_usr_cmd i les dades del primer cicle de rellotge s'utilitzen com a informació o comanda definida per l'usuari.
Quan rx_avs_ready desassert i rx_avs_valid afirma, el bloc d'eliminació de RX CW genera una condició d'error a la lògica de l'usuari.
Els senyals de transmissió d'Avalon relacionats amb aquest bloc són els següents: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Envia comentaris

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 35

4. Descripció funcional 683074 | 2022.04.28/XNUMX/XNUMX
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (només disponible en mode complet)
4.3. Arquitectura de rellotge IP F-Tile Serial Lite IV Intel FPGA
El F-Tile Serial Lite IV Intel FPGA IP té quatre entrades de rellotge que generen rellotges a diferents blocs: · Rellotge de referència del transceptor (xcvr_ref_clk): rellotge d'entrada des del rellotge extern
xips o oscil·ladors que generen rellotges per a blocs PCS personalitzats TX MAC, RX MAC i TX i RX. Consulteu els paràmetres per obtenir el rang de freqüències compatible. · Rellotge central TX (tx_core_clk): aquest rellotge es deriva del transceptor PLL que s'utilitza per a TX MAC. Aquest rellotge també és un rellotge de sortida del transceptor F-tile per connectar-se a la lògica d'usuari TX. · Rellotge central RX (rx_core_clk): aquest rellotge es deriva del transceptor PLL que s'utilitza per a l'ajustament RX FIFO i RX MAC. Aquest rellotge també és un rellotge de sortida del transceptor F-tile per connectar-se a la lògica d'usuari RX. · Rellotge per a la interfície de reconfiguració del transceptor (reconfig_clk): rellotge d'entrada de circuits de rellotge externs o oscil·ladors que genera rellotges per a la interfície de reconfiguració del transceptor de rajoles F en els camins de dades TX i RX. La freqüència de rellotge és de 100 a 162 MHz.
El diagrama de blocs següent mostra els dominis de rellotge IP Intel FPGA de F-Tile Serial Lite IV i les connexions dins de la IP.

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 36

Envia comentaris

4. Descripció funcional 683074 | 2022.04.28/XNUMX/XNUMX

Figura 24.

Arquitectura de rellotge IP F-Tile Serial Lite IV Intel FPGA

Oscil·lador

FPGA1
Rellotge de la interfície de reconfiguració del transceptor IP F-Tile Serial Lite IV Intel FPGA
(reconfig_clk)

tx_core_clkout (connexió a la lògica de l'usuari)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Rellotge de la interfície de reconfiguració del transceptor

(reconfig_clk)

Oscil·lador

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (connectar a la lògica de l'usuari)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Dades TX de la interfície de transmissió d'Avalon
TX MAC

enllaç_sèrie[n-1:0]

Desviació

FIFO

Avalon Streaming Interface RX Data RX MAC

Dades RX de la interfície de transmissió d'Avalon
RX MAC

Deskew FIFO

rx_core_clkout (connectar a la lògica de l'usuari)

rx_core_clk= clk_pll_div64[mid_ch]

PCS personalitzats

enllaç_sèrie[n-1:0]

TX MAC

Dades TX de la interfície de transmissió d'Avalon

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (connexió a la lògica de l'usuari)

Rellotge de referència del transceptor (xcvr_ref_clk)
Rellotge de referència del transceptor (xcvr_ref_clk)

Oscil·lador*

Llegenda

Dispositiu FPGA
Domini de rellotge principal de TX
Domini de rellotge principal RX
Domini del rellotge de referència del transceptor Dispositiu extern Senyals de dades

4.4. Restabliment i inicialització d'enllaços
Els blocs MAC, F-tile Hard IP i reconfiguració tenen senyals de reinici diferents: · Els blocs MAC TX i RX utilitzen senyals de reinici tx_core_rst_n i rx_core_rst_n. · Unitat de senyals de reinici de tx_pcs_fec_phy_reset_n i rx_pcs_fec_phy_reset_n
el controlador de restabliment suau per restablir la IP dura de la fitxa F. · El bloc de reconfiguració utilitza el senyal de restabliment reconfig_reset.

Envia comentaris

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 37

4. Descripció funcional 683074 | 2022.04.28/XNUMX/XNUMX

Figura 25. Restablir arquitectura
Dades TX de la interfície de transmissió d'Avalon
MAC
Avalon Streaming SYNC Interface RX Data

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-tile Hard IP

Dades sèrie TX Dades sèrie RX

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Restableix la lògica
Informació relacionada · Directrius de restabliment a la pàgina 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example Guia de l'usuari
4.4.1. Reinicialització i seqüència d'inicialització de TX
La seqüència de restabliment de TX per a la IP FPGA Intel F-Tile Serial Lite IV és la següent: 1. Afirma tx_pcs_fec_phy_reset_n, tx_core_rst_n i reconfig_reset
simultàniament per restablir els blocs d'IP dur, MAC i de reconfiguració de la fitxa F. Allibereu tx_pcs_fec_phy_reset_n i reinicieu la configuració després d'esperar a tx_reset_ack per assegurar-vos que els blocs es restableixin correctament. 2. A continuació, l'IP afirma els senyals phy_tx_lanes_stable, tx_pll_locked i phy_ehip_ready després que s'alliberi el restabliment de tx_pcs_fec_phy_reset_n, per indicar que el TX PHY està preparat per a la transmissió. 3. El senyal tx_core_rst_n desafirma després que el senyal phy_ehip_ready s'aixequi. 4. L'IP comença a transmetre caràcters IDLE a la interfície MII un cop el MAC està fora de restabliment. No hi ha cap requisit per a l'alineació i la inclinació del carril TX perquè tots els carrils utilitzen el mateix rellotge. 5. Mentre transmet caràcters IDLE, el MAC afirma el senyal tx_link_up. 6. Aleshores, el MAC comença a transmetre ALIGN emparellat amb START/END o END/START CW a un interval fix per iniciar el procés d'alineació del carril del receptor connectat.

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 38

Envia comentaris

4. Descripció funcional 683074 | 2022.04.28/XNUMX/XNUMX

Figura 26.

Diagrama de temps de restabliment i inicialització de TX
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _bloquejat

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. Reinicialització i seqüència d'inicialització de RX
La seqüència de restabliment de RX per a F-Tile Serial Lite IV Intel FPGA IP és la següent:
1. Afirma rx_pcs_fec_phy_reset_n, rx_core_rst_n i reconfig_reset simultàniament per restablir els blocs de reconfiguració, MAC i IP dur de la fitxa F. Allibereu rx_pcs_fec_phy_reset_n i reinicieu la configuració després d'esperar a rx_reset_ack per assegurar-vos que els blocs es restableixin correctament.
2. A continuació, l'IP afirma el senyal phy_rx_pcs_ready després d'alliberar el restabliment personalitzat de PCS, per indicar que RX PHY està preparat per a la transmissió.
3. El senyal rx_core_rst_n desafirma després que el senyal phy_rx_pcs_ready s'aixequi.
4. L'IP inicia el procés d'alineació del carril després que s'alliberi el restabliment RX MAC i en rebre ALIGN emparellat amb START/END o END/START CW.
5. El bloc de desviació RX activa el senyal rx_link_up un cop s'ha completat l'alineació de tots els carrils.
6. Aleshores, la IP afirma el senyal rx_link_up a la lògica de l'usuari per indicar que l'enllaç RX està preparat per iniciar la recepció de dades.

Envia comentaris

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 39

4. Descripció funcional 683074 | 2022.04.28/XNUMX/XNUMX

Figura 27. Diagrama de temps de reinici i d'inicialització de RX
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Càlcul de velocitat d'enllaç i eficiència d'ample de banda

El càlcul de l'eficiència de l'ample de banda IP F-Tile Serial Lite IV Intel FPGA és el següent:

Eficiència de l'ample de banda = raw_rate * 64/66 * (burst_size - burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period - 2) / srl4_align_period]

Taula 17. Descripció de les variables d'eficiència d'ample de banda

Variable

Descripció

raw_rate burst_size

Aquesta és la velocitat de bits aconseguida per la interfície sèrie. raw_rate = amplada SERDES * freqüència de rellotge del transceptor Example: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
Valor de la mida de l'esclat. Per calcular l'eficiència mitjana de l'amplada de banda, utilitzeu el valor de mida de ràfega comú. Per obtenir una velocitat màxima, utilitzeu el valor de mida màxima de la ràfega.

burst_size_ovhd

El valor de sobrecàrrega de la mida de la ràfega.
En mode complet, el valor burst_size_ovhd fa referència als CW aparellats START i END.
En el mode bàsic, no hi ha burst_size_ovhd perquè no hi ha cap CW aparellat START i END.

align_marker_period

El valor del període on s'insereix un marcador d'alineació. El valor és 81920 cicle de rellotge per a la compilació i 1280 per a la simulació ràpida. Aquest valor s'obté de la lògica dura de PCS.

align_marker_width srl4_align_period

El nombre de cicles de rellotge en què es manté alt un senyal de marcador d'alineació vàlid.
El nombre de cicles de rellotge entre dos marcadors d'alineació. Podeu establir aquest valor mitjançant el paràmetre Període d'alineació a l'Editor de paràmetres IP.

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 40

Envia comentaris

4. Descripció funcional 683074 | 2022.04.28/XNUMX/XNUMX
Els càlculs de la velocitat d'enllaç són els següents: Taxa efectiva = eficiència de l'ample de banda * raw_rate Podeu obtenir la freqüència màxima de rellotge de l'usuari amb l'equació següent. El càlcul de la freqüència de rellotge màxima de l'usuari suposa un flux continu de dades i no es produeix cap cicle IDLE a la lògica de l'usuari. Aquesta taxa és important quan es dissenya la lògica FIFO d'usuari per evitar el desbordament de FIFO. Freqüència màxima del rellotge d'usuari = taxa efectiva / 64

Envia comentaris

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 41

683074 | 2022.04.28/XNUMX/XNUMX Envia comentaris

5 Paràmetres

Taula 18. Descripció del paràmetre IP FPGA de F-Tile Serial Lite IV

Paràmetre

Valor

Per defecte

Descripció

Opcions generals de disseny

Tipus de modulació PMA

· PAM4 · NRZ

PAM4

Seleccioneu el mode de modulació PCS.

Tipus PMA

· FHT · FGT

FGT

Selecciona el tipus de transceptor.

Velocitat de dades PMA

· Per al mode PAM4:
— Tipus de transceptor FGT: 20 Gbps 58 Gbps
— Tipus de transceptor FHT: 56.1 Gbps, 58 Gbps, 116 Gbps
· Per al mode NRZ:
— Tipus de transceptor FGT: 10 Gbps 28.05 Gbps
— Tipus de transceptor FHT: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

Especifica la velocitat de dades efectiva a la sortida del transceptor que incorpora transmissió i altres despeses generals. El valor el calcula la IP arrodonint fins a 1 decimal en unitat Gbps.

Mode PMA

· Dúplex · Tx · Rx

Dúplex

Per al tipus de transceptor FHT, la direcció admesa només és dúplex. Per al tipus de transceptor FGT, la direcció admesa és Dúplex, Tx i Rx.

Nombre de PMA

· Per al mode PAM4:

carrils

- 1 a 12

· Per al mode NRZ:

- 1 a 16

Seleccioneu el nombre de carrils. Per al disseny simple, el nombre de carrils admesos és 1.

Freqüència de rellotge de referència PLL

· Per tipus transceptor FHT: 156.25 MHz
· Per al tipus de transceptor FGT: 27.5 MHz 379.84375 MHz, depenent de la velocitat de dades del transceptor seleccionat.

· Per tipus transceptor FHT: 156.25 MHz
· Per tipus transceptor FGT: 165 MHz

Especifica la freqüència del rellotge de referència del transceptor.

PLL del sistema

—

rellotge de referència

freqüència

170 MHz

Només disponible per al tipus de transceptor FHT. Especifica el rellotge de referència PLL del sistema i s'utilitzarà com a entrada de la referència F-Tile i els rellotges PLL del sistema Intel FPGA IP per generar el rellotge PLL del sistema.

Freqüència PLL del sistema
Període d'alineació

— 128 65536

Activa RS-FEC

Activa

876.5625 MHz 128 Habilita

Especifica la freqüència de rellotge del PLL del sistema.
Especifica el període del marcador d'alineació. El valor ha de ser x2. Enceneu per activar la funció RS-FEC.
continuat…

Registre ISO 9001:2015

5. Paràmetres 683074 | 2022.04.28/XNUMX/XNUMX

Paràmetre

Valor

Per defecte

Descripció

Desactivar

Per al mode de modulació PAM4 PCS, RS-FEC sempre està habilitat.

Interfície d'usuari

Mode de streaming

· COMPLET · BÀSIC

Complet

Seleccioneu la transmissió de dades per a la IP.

Complet: aquest mode envia un cicle d'inici i final de paquet dins d'un marc.

Bàsic: es tracta d'un mode de transmissió pur on les dades s'envien sense un inici de paquet, un buit i un final de paquet per augmentar l'amplada de banda.

Activa CRC

Activar desactivar

Desactivar

Activa per activar la detecció i correcció d'errors CRC.

Activa l'alineació automàtica

Activar desactivar

Desactivar

Activa per activar la funció d'alineació automàtica del carril.

Activa el punt final de depuració

Activar desactivar

Desactivar

Quan s'activa, la IP FPGA Intel F-Tile Serial Lite IV inclou un punt final de depuració incrustat que es connecta internament a la interfície assignada a la memòria d'Avalon. La IP pot realitzar determinades proves i funcions de depuració mitjançant JTAG utilitzant la consola del sistema. El valor per defecte és Desactivat.

Fusió simplex (Aquest paràmetre només està disponible quan seleccioneu el disseny dual simplex FGT).

RSFEC habilitat a l'altra IP Simplex Serial Lite IV col·locada als mateixos canals FGT

Activar desactivar

Desactivar

Activeu aquesta opció si necessiteu una combinació de configuració amb RS-FEC activat i desactivat per a la IP FPGA Intel F-Tile Serial Lite IV en un disseny dual simplex per al mode transceptor NRZ, on tant TX com RX es col·loquen al mateix FGT canal(s).

Envia comentaris

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 43

683074 | 2022.04.28/XNUMX/XNUMX Envia comentaris

6. Senyals d'interfície IP F-Tile Serial Lite IV Intel FPGA

6.1. Senyals de rellotge

Taula 19. Senyals de rellotge

Nom

Direcció de l'amplada

Descripció

tx_core_clkout

Rellotge bàsic de TX de sortida per a la interfície personalitzada de PCS TX, MAC de TX i lògiques d'usuari

el camí de dades TX.

Aquest rellotge es genera a partir del bloc PCS personalitzat.

rx_core_clkout

Sortida del rellotge del nucli RX per a la interfície personalitzada de PCS RX, RX deskew FIFO, RX MAC

i lògiques d'usuari a la ruta de dades RX.

Aquest rellotge es genera a partir del bloc PCS personalitzat.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Rellotge de referència del transceptor d'entrada.

Quan el tipus de transceptor està configurat en FGT, connecteu aquest rellotge al senyal de sortida (out_refclk_fgt_0) de la referència F-Tile i els rellotges PLL del sistema Intel FPGA IP. Quan el tipus de transceptor estigui configurat en FHT, connecteu-vos

aquest rellotge al senyal de sortida (out_fht_cmmpll_clk_0) de la referència F-Tile i els rellotges PLL del sistema Intel FPGA IP.

Consulteu els paràmetres per obtenir el rang de freqüències compatible.

Entrada Rellotge d'entrada per a la interfície de reconfiguració del transceptor.

La freqüència de rellotge és de 100 a 162 MHz.

Connecteu aquest senyal de rellotge d'entrada a circuits de rellotge externs o oscil·ladors.

Entrada Rellotge d'entrada per a la interfície de reconfiguració del transceptor.

La freqüència de rellotge és de 100 a 162 MHz.

Connecteu aquest senyal de rellotge d'entrada a circuits de rellotge externs o oscil·ladors.

out_systempll_clk_ 1

Entrada

Rellotge PLL del sistema.
Connecteu aquest rellotge al senyal de sortida (out_systempll_clk_0) del F-Tile Reference i System PLL Clocks Intel FPGA IP.

Paràmetres d'informació relacionada a la pàgina 42

6.2. Restablir senyals

Taula 20. Senyals de reinici

Nom

Direcció de l'amplada

tx_core_rst_n

Entrada

Domini de rellotge asíncron

rx_core_rst_n

Entrada

Asíncron

tx_pcs_fec_phy_reset_n 1

Entrada

Asíncron

Descripció

Senyal de reinici actiu-baix. Restableix el F-Tile Serial Lite IV TX MAC.

Senyal de reinici actiu-baix. Restableix el F-Tile Serial Lite IV RX MAC.

Senyal de reinici actiu-baix.

continuat…

Registre ISO 9001:2015

6. F-Tile Serial Lite IV Intel FPGA Senyals d'interfície IP 683074 | 2022.04.28/XNUMX/XNUMX

Nom

Domini del rellotge de direcció de l'amplada

Descripció

Restableix els ordinadors personalitzats F-Tile Serial Lite IV TX.

rx_pcs_fec_phy_reset_n 1

Entrada

Asíncron

Senyal de reinici actiu-baix. Restableix els ordinadors personalitzats F-Tile Serial Lite IV RX.

reconfig_reset

Entrada

reconfig_clk Senyal de restabliment actiu-alt.

Restableix el bloc de reconfiguració de la interfície assignada a la memòria d'Avalon.

reconfig_sl_reset

Entrada reconfig_sl_clk Senyal de restabliment actiu-alt.

Restableix el bloc de reconfiguració de la interfície assignada a la memòria d'Avalon.

6.3. Senyals MAC

Taula 21.

Senyals TX MAC
En aquesta taula, N representa el nombre de carrils establerts a l'editor de paràmetres IP.

Nom

Amplada

Domini del rellotge de direcció

Descripció

tx_avs_ready

Sortida tx_core_clkout senyal de transmissió d'Avalon.

Quan s'afirma, indica que el TX MAC està preparat per acceptar dades.

tx_avs_data

· (64*N)*2 (mode PAM4)
· 64*N (mode NRZ)

Entrada

tx_core_clkout Senyal de transmissió d'Avalon. Dades de TX.

tx_avs_channel

Entrada tx_core_clkout senyal de transmissió d'Avalon.

El número de canal per a les dades que s'estan transferint en el cicle actual.

Aquest senyal no està disponible en el mode bàsic.

tx_avs_valid

Entrada tx_core_clkout senyal de transmissió d'Avalon.

Quan s'afirma, indica que el senyal de dades TX és vàlid.

tx_avs_startofpacket

Entrada tx_core_clkout senyal de transmissió d'Avalon.

Quan s'afirma, indica l'inici d'un paquet de dades TX.

Afirma només per a un sol cicle de rellotge per a cada paquet.

Aquest senyal no està disponible en el mode bàsic.

tx_avs_endofpacket

Entrada tx_core_clkout senyal de transmissió d'Avalon.

Quan s'afirma, indica el final d'un paquet de dades TX.

Afirma només per a un sol cicle de rellotge per a cada paquet.

Aquest senyal no està disponible en el mode bàsic.

tx_avs_empty

Entrada tx_core_clkout senyal de transmissió d'Avalon.

Indica el nombre de paraules no vàlides a la ràfega final de les dades TX.

Aquest senyal no està disponible en el mode bàsic.

tx_num_valid_bytes_eob

Entrada

tx_core_clkout

Indica el nombre de bytes vàlids a l'última paraula de la ràfega final. Aquest senyal no està disponible en el mode bàsic.
continuat…

Envia comentaris

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 45

6. F-Tile Serial Lite IV Intel FPGA Senyals d'interfície IP 683074 | 2022.04.28/XNUMX/XNUMX

Nom tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Amplada 1
1 1
N 5

Domini del rellotge de direcció

Descripció

Entrada

tx_core_clkout

Quan s'afirma, aquest senyal inicia un cicle d'informació definit per l'usuari.
Afirma aquest senyal al mateix cicle de rellotge que l'asserció tx_startofpacket.
Aquest senyal no està disponible en el mode bàsic.

Sortida tx_core_clkout Quan s'afirma, indica que l'enllaç de dades TX està preparat per a la transmissió de dades.

Sortida

tx_core_clkout

Quan s'afirma, aquest senyal inicia la realineació dels carrils.
Afirma aquest senyal durant un cicle de rellotge per activar el MAC per enviar ALIGN CW.

Entrada

tx_core_clkout Quan s'afirma, el MAC injecta un error CRC32 als carrils seleccionats.

Sortida tx_core_clkout No s'utilitza.

El diagrama de temps següent mostra un exampfitxer de transmissions de dades TX de 10 paraules des de la lògica d'usuari a través de 10 carrils sèrie TX.

Figura 28.

Diagrama de temps de transmissió de dades TX
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2, ..., 9

… N-10..

Carrer 0

…………

STRT 0 10

N-10 FINAL STR 0

Carrer 1

…………

STRT 1 11

N-9 FINAL STR 1

N-10 EXTREM IDLE INACTIVE N-9 EXTREM IDLE INACTIV

Carrer 9

…………

STRT 9 19

N-1 FINAL STR 9

N-1 EXTREM IDLE INACTIV

Taula 22.

Senyals RX MAC
En aquesta taula, N representa el nombre de carrils establerts a l'editor de paràmetres IP.

Nom

Amplada

Domini del rellotge de direcció

Descripció

rx_avs_ready

Entrada del senyal de transmissió rx_core_clkout Avalon.

Quan s'afirma, indica que la lògica de l'usuari està preparada per acceptar dades.

rx_avs_data

(64*N)*2 (mode PAM4)
64*N (mode NRZ)

Sortida

rx_core_clkout Senyal de transmissió d'Avalon. Dades RX.

rx_avs_channel

Sortida rx_core_clkout senyal de transmissió d'Avalon.

El número de canal per ser dades

rebuda en el cicle actual.

Aquest senyal no està disponible en el mode bàsic.

rx_avs_valid

Sortida rx_core_clkout senyal de transmissió d'Avalon.

continuat…

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 46

Envia comentaris

6. F-Tile Serial Lite IV Intel FPGA Senyals d'interfície IP 683074 | 2022.04.28/XNUMX/XNUMX

Nom

Amplada

Domini del rellotge de direcció

Descripció

Quan s'afirma, indica que el senyal de dades RX és vàlid.

rx_avs_startofpacket

Sortida rx_core_clkout senyal de transmissió d'Avalon.

Quan s'afirma, indica l'inici d'un paquet de dades RX.

Afirma només per a un sol cicle de rellotge per a cada paquet.

Aquest senyal no està disponible en el mode bàsic.

rx_avs_endofpacket

Sortida rx_core_clkout senyal de transmissió d'Avalon.

Quan s'afirma, indica el final d'un paquet de dades RX.

Afirma només per a un sol cicle de rellotge per a cada paquet.

Aquest senyal no està disponible en el mode bàsic.

rx_avs_empty

Sortida rx_core_clkout senyal de transmissió d'Avalon.

Indica el nombre de paraules no vàlides a la ràfega final de les dades RX.

Aquest senyal no està disponible en el mode bàsic.

rx_num_valid_bytes_eob

Sortida

rx_core_clkout Indica el nombre de bytes vàlids a l'última paraula de la ràfega final.
Aquest senyal no està disponible en el mode bàsic.

rx_is_usr_cmd

Sortida rx_core_clkout Quan s'afirma, aquest senyal inicia una

cicle de la informació definit.

Afirma aquest senyal al mateix cicle de rellotge que l'asserció tx_startofpacket.

Aquest senyal no està disponible en el mode bàsic.

rx_link_up

Sortida rx_core_clkout Quan s'afirma, indica l'enllaç de dades RX

està llest per rebre dades.

rx_link_reinit

Entrada rx_core_clkout Quan s'afirma, aquest senyal inicia els carrils

realineació.

Si desactiveu Habilita l'alineació automàtica, feu servir aquest senyal durant un cicle de rellotge per activar el MAC per tornar a alinear els carrils. Si s'estableix l'activació de l'alineació automàtica, el MAC torna a alinear els carrils automàticament.

No afirmeu aquest senyal quan estigui activat l'alineació automàtica.

rx_error

(N*2*2)+3 (mode PAM4)
(N*2)*3 (mode NRZ)

Sortida

rx_core_clkout

Quan s'afirma, indica que es produeixen condicions d'error al camí de dades RX.
· [(N*2+2):N+3] = Indica un error PCS per a un carril específic.
· [N+2] = Indica un error d'alineació. Reinicialitzeu l'alineació del carril si s'afirma aquest bit.
· [N+1]= Indica que les dades s'envien a la lògica d'usuari quan la lògica d'usuari no està preparada.
· [N] = Indica pèrdua d'alineació.
· [(N-1):0] = Indica que les dades contenen un error CRC.

Envia comentaris

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 47

6. F-Tile Serial Lite IV Intel FPGA Senyals d'interfície IP 683074 | 2022.04.28/XNUMX/XNUMX

6.4. Senyals de reconfiguració del transceptor

Taula 23.

Senyals de reconfiguració de PCS
En aquesta taula, N representa el nombre de carrils establerts a l'editor de paràmetres IP.

Nom

Amplada

Domini del rellotge de direcció

Descripció

reconfig_sl_read

Introduïu l'ordre de lectura de reconfiguració de PCS reconfig_sl_

clk

senyals.

reconfig_sl_write

Introduïu reconfig_sl_ escriptura de reconfiguració de PCS

clk

senyals de comandament.

reconfig_sl_address

14 bits + clogb2N

Entrada

reconfig_sl_ clk

Especifica l'adreça d'interfície d'Avalon amb mapa de memòria de reconfiguració de PCS en un carril seleccionat.
Cada carril té 14 bits i els bits superiors fan referència al desplaçament del carril.
Example, per a un disseny NRZ/PAM4 de 4 carrils, amb reconfig_sl_address[13:0] que fa referència al valor de l'adreça:
· reconfig_sl_address[15:1 4] establert a 00 = adreça per al carril 0.
· reconfig_sl_address[15:1 4] establert a 01 = adreça per al carril 1.
· reconfig_sl_address[15:1 4] establert a 10 = adreça per al carril 2.
· reconfig_sl_address[15:1 4] establert a 11 = adreça per al carril 3.

reconfig_sl_readdata

Sortida reconfig_sl_ Especifica les dades de reconfiguració de PCS

clk

per ser llegit per un cicle llest en a

carril seleccionat.

reconfig_sl_waitrequest

Sortida reconfig_sl_ Representa la reconfiguració de PCS

clk

Interfície de mapa de memòria Avalon

senyal d'aturada en un carril seleccionat.

reconfig_sl_writedata

Entrada reconfig_sl_ Especifica les dades de reconfiguració de PCS

clk

per ser escrit en un cicle d'escriptura en a

carril seleccionat.

reconfig_sl_readdata_vali

Sortida

reconfig_sl_ Especifica la reconfiguració de PCS

clk

les dades rebudes són vàlides en un seleccionat

carril.

Taula 24.

Senyals de reconfiguració IP dur F-Tile
En aquesta taula, N representa el nombre de carrils establerts a l'editor de paràmetres IP.

Nom

Amplada

Domini del rellotge de direcció

Descripció

reconfig_read

Introduïu reconfig_clk lectura de reconfiguració PMA

senyals de comandament.

reconfig_write

Introduïu reconfig_clk escriptura de reconfiguració PMA

senyals de comandament.

adreça_reconfig

18 bits + clog2bN

Entrada

reconfig_clk

Especifica l'adreça de la interfície amb mapes de memòria PMA Avalon en un carril seleccionat.
continuat…

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 48

Envia comentaris

6. F-Tile Serial Lite IV Intel FPGA Senyals d'interfície IP 683074 | 2022.04.28/XNUMX/XNUMX

Nom
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Amplada
32 1 32 1

Domini del rellotge de direcció

Descripció

En els dos modes PAM4 i NRZ, cada carril té 18 bits i els bits superiors restants fan referència al desplaçament del carril.
Example, per a un disseny de 4 carrils:
· reconfig_address[19:18] establert a 00 = adreça per al carril 0.
· reconfig_address[19:18] establert a 01 = adreça per al carril 1.
· reconfig_address[19:18] establert a 10 = adreça per al carril 2.
· reconfig_address[19:18] establert a 11 = adreça per al carril 3.

Sortida

reconfig_clk Especifica les dades PMA que es llegiran per un cicle llest en un carril seleccionat.

Sortida

reconfig_clk Representa el senyal d'aturada de la interfície amb mapes de memòria PMA Avalon en un carril seleccionat.

Entrada

reconfig_clk Especifica les dades PMA que s'han d'escriure en un cicle d'escriptura en un carril seleccionat.

Sortida

reconfig_clk Especifica que les dades rebudes de reconfiguració de PMA són vàlides en un carril seleccionat.

6.5. Senyals PMA

Taula 25.

Senyals PMA
En aquesta taula, N representa el nombre de carrils establerts a l'editor de paràmetres IP.

Nom

Amplada

Domini del rellotge de direcció

Descripció

phy_tx_lanes_stable

N*2 (mode PAM4)
N (mode NRZ)

Sortida

Asíncron Quan s'afirma, indica que el camí de dades TX està preparat per enviar dades.

tx_pll_locked

N*2 (mode PAM4)
N (mode NRZ)

Sortida

Asíncron Quan s'afirma, indica que el PLL TX ha aconseguit l'estat de bloqueig.

phy_ehip_ready

N*2 (mode PAM4)
N (mode NRZ)

Sortida

Asíncron

Quan s'afirma, indica que el PCS personalitzat ha completat la inicialització interna i està llest per a la transmissió.
Aquest senyal s'afirma després que tx_pcs_fec_phy_reset_n i tx_pcs_fec_phy_reset_nare s'afirmin.

tx_serial_data

Rellotge sèrie TX de sortida Pins sèrie TX.

rx_serial_data

Introduïu els pins de la sèrie RX del rellotge sèrie RX.

phy_rx_block_lock

N*2 (mode PAM4)
N (mode NRZ)

Sortida

Asíncron Quan s'afirma, indica que s'ha completat l'alineació del bloc 66b per als carrils.

rx_cdr_lock

N*2 (mode PAM4)

Sortida

Asíncron

Quan s'afirma, indica que els rellotges recuperats estan bloquejats a les dades.
continuat…

Envia comentaris

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 49

6. F-Tile Serial Lite IV Intel FPGA Senyals d'interfície IP 683074 | 2022.04.28/XNUMX/XNUMX

Nom phy_rx_pcs_ready phy_rx_hi_ber

Amplada

Domini del rellotge de direcció

Descripció

N (mode NRZ)

N*2 (mode PAM4)
N (mode NRZ)

Sortida

Asíncron

Quan s'afirma, indica que els carrils RX del canal Ethernet corresponent estan completament alineats i preparats per rebre dades.

N*2 (mode PAM4)
N (mode NRZ)

Sortida

Asíncron

Quan s'afirma, indica que el RX PCS del canal Ethernet corresponent es troba en un estat HI BER.

Guia d'usuari de F-Tile Serial Lite IV Intel® FPGA IP 50

Envia comentaris

683074 | 2022.04.28/XNUMX/XNUMX Envia comentaris

7. Disseny amb F-Tile Serial Lite IV Intel FPGA IP

7.1. Restableix les directrius
Seguiu aquestes directrius de restabliment per implementar el vostre restabliment a nivell de sistema.
· Enllaceu els senyals tx_pcs_fec_phy_reset_n i rx_pcs_fec_phy_reset_n al nivell del sistema per restablir els PCS TX i RX simultàniament.
· Afirmar els senyals tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n i reconfig_reset alhora. Consulteu Reinicialització i inicialització d'enllaços per obtenir més informació sobre les seqüències de restabliment i inicialització d'IP.
· Mantingueu premuts els senyals tx_pcs_fec_phy_reset_n i rx_pcs_fec_phy_reset_n baixos, i reconfig_reset senyal alt i espereu que tx_reset_ack i rx_reset_ack restableixin correctament la IP rígida F-tile i els blocs de reconfiguració.
· Per aconseguir una connexió ràpida entre dispositius FPGA, restabliu les IP FPGA Intel F-Tile Serial Lite IV connectades alhora. Consulteu F-Tile Serial Lite IV Intel FPGA IP Design Example Guia de l'usuari per obtenir informació sobre la supervisió de l'enllaç IP TX i RX mitjançant el conjunt d'eines.
Informació relacionada
· Restablir i inicialitzar l'enllaç a la pàgina 37
· F-Tile Serial Lite IV Intel FPGA IP Design Example Guia de l'usuari

7.2. Directrius de gestió d'errors

La taula següent enumera les directrius de gestió d'errors per a les condicions d'error que es poden produir amb el disseny IP Intel FPGA F-Tile Serial Lite IV.

Taula 26. Condicions d'error i pautes de gestió

Condició d'error
Un o més carrils no poden establir comunicació després d'un període de temps determinat.

Pautes
Implementeu un sistema de temps d'espera per restablir l'enllaç a nivell d'aplicació.

Un carril perd la comunicació després d'establir la comunicació.
Un carril perd la comunicació durant el procés de desviació.

Això pot passar després o durant les fases de transferència de dades. Implementeu una detecció de pèrdua d'enllaç a nivell d'aplicació i reinicieu l'enllaç.
Implementar el procés de reinicialització de l'enllaç per al carril erroni. Heu d'assegurar-vos que l'encaminament de la placa no excedeixi de 320 UI.

Pèrdua d'alineació del carril després d'haver alineat tots els carrils.

Això pot passar després o durant les fases de transferència de dades. Implementeu una detecció de pèrdua d'alineació de carril a nivell d'aplicació per reiniciar el procés d'alineació de carril.

Registre ISO 9001:2015

683074 | 2022.04.28/XNUMX/XNUMX Envia comentaris

8. F-Tile Serial Lite IV Intel FPGA IP User Guide Archives

Les versions IP són les mateixes que les versions del programari Intel Quartus Prime Design Suite fins a la v19.1. A partir de la versió 19.2 o posterior del programari Intel Quartus Prime Design Suite, els nuclis IP tenen un nou esquema de versions IP.

Si una versió bàsica d'IP no apareix a la llista, s'aplica la guia d'usuari de la versió bàsica d'IP anterior.

Versió Intel Quartus Prime
21.3

IP Core versió 3.0.0

Guia d'usuari F-Tile Serial Lite IV Intel® FPGA IP Guia d'usuari

Registre ISO 9001:2015

683074 | 2022.04.28/XNUMX/XNUMX Envia comentaris

9. Historial de revisions de documents per a la Guia d'usuari d'IP FPGA Intel F-Tile Serial Lite IV

Versió del document 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Versió Intel Quartus Prime
22.1
21.3 21.3 21.2

Versió IP 5.0.0
3.0.0 3.0.0 2.0.0

Canvis
· Taula actualitzada: Funcions IP Intel FPGA de F-Tile Serial Lite IV — Descripció actualitzada de la transferència de dades amb suport addicional de velocitat de transceptor FHT: 58G NRZ, 58G PAM4 i 116G PAM4
· Taula actualitzada: Descripció del paràmetre IP Intel FPGA de F-Tile Serial Lite IV — S'ha afegit un nou paràmetre · Freqüència del rellotge de referència del sistema PLL · Habilita el punt final de depuració — S'han actualitzat els valors per a la velocitat de dades PMA — S'ha actualitzat la denominació dels paràmetres perquè coincideixi amb la GUI
· S'ha actualitzat la descripció per a la transferència de dades a la Taula: Característiques IP Intel FPGA de F-Tile Serial Lite IV.
· S'ha canviat el nom de la taula IP a F-Tile Serial Lite IV Intel FPGA IP Parameter Description a la secció Paràmetres per a més claredat.
· Taula actualitzada: Paràmetres IP: — S'ha afegit un nou paràmetre: RSFEC habilitat a l'altra IP Serial Lite IV Simplex col·locada als mateixos canals FGT. — S'han actualitzat els valors predeterminats per a la freqüència del rellotge de referència del transceptor.
Alliberament inicial.

Registre ISO 9001:2015

Documents/Recursos

	intel F Tile Serial Lite IV Intel FPGA IP [pdfGuia de l'usuari F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	Intel F-Tile Serial Lite IV Intel FPGA IP [pdfGuia de l'usuari F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP

Referències

Manual d'usuari

F Tile Serial Lite IV Intel FPGA IP

Documents/Recursos

Referències

Deixa un comentari

Cancel·la la resposta