Priručnik za upotrebu intel MNL-AVABUSREF Avalon interfejsa

Sadržaj sakriti

1 MNL-AVABUSREF Avalon Interface

2 Dokumenti / Resursi

2.1 Reference

3 Related Posts

MNL-AVABUSREF Avalon Interface

View Fullscreen

Specifikacije Avalon® interfejsa
Ažurirano za Intel® Quartus® Prime Design Suite: 20.1

Online verzija Pošalji povratne informacije

MNL-AVABUSREF

ID: 683091 Verzija: 2022.01.24

Sadržaj

Sadržaj
1. Uvod u specifikacije Avalon® interfejsa…………………………………………………………… 4 1.1. Svojstva i parametri Avalona…………………………………………………………………. 5 1.2. Uloge signala………………………………………………………………………………………………………….5 1.3. Tajming interfejsa…………………………………………………………………………………………………. 5 1.4. Prample: Avalon interfejsi u dizajnu sistema………………………………………………………………. 5
2. Avalon sat i interfejs za resetovanje……………………………………………………………………………………. 8 2.1. Uloge signala Avalon časovnika ……………………………………………………………………….. 8 2.2. Svojstva sudopera za sat………………………………………………………………………………… 9 2.3. Pridružena sučelja sata ……………………………………………………………………………………9 2.4. Uloge izvora signala Avalon sata…………………………………………………………………..9 2.5. Svojstva izvora sata………………………………………………………………………………… 9 2.6. Resetujte sudoper ………………………………………………………………………………………………. 10 2.7. Resetujte svojstva sučelja sudopera……………………………………………………………………………… 10 2.8. Povezani interfejsi za resetovanje ……………………………………………………………………………………10 2.9. Resetuj izvor………………………………………………………………………………………………………………….10 2.10. Resetujte svojstva izvornog interfejsa………………………………………………………………………….11
3. Avalon memorijsko mapirana sučelja……………………………………………………………………….12 3.1. Uvod u Avalon memorijska mapirana sučelja…………………………………………… 12 3.2. Uloge signala sučelja Avalon mapiranog memorijom………………………………………………………………14 3.3. Svojstva interfejsa…………………………………………………………………………………….17 3.4. Vrijeme ………………………………………………………………………………………………………………….20 3.5. Transferi…………………………………………………………………………………………………………… 20 3.5.1. Tipični prijenosi čitanja i pisanja…………………………………………………………………. 21 3.5.2. Transferi korištenjem svojstva waitrequestAllowance………………………………… 23 3.5.3. Čitanje i pisanje prijenosa s fiksnim stanjima čekanja ………………………………….. 26 3.5.4. Cjevovodni transferi…………………………………………………………………………………….. 27 3.5.5. Burst transferi………………………………………………………………………………………. 30 3.5.6. Čitanje i pisanje odgovora………………………………………………………………………… 34 3.6. Usklađivanje adresa……………………………………………………………………………………………….. 36 3.7. Adresiranje Avalon-MM agenta…………………………………………………………………………36
4. Avalon Interrupt Interface………………………………………………………………………………… 38 4.1. Pošiljalac prekida…………………………………………………………………………………………………..38 4.1.1. Uloge signala pošiljaoca prekida Avalon…………………………………………………………….38 4.1.2. Svojstva pošiljaoca prekida……………………………………………………………………….. 38 4.2. Prijemnik prekida………………………………………………………………………………………39 4.2.1. Uloge signala prijemnika prekida Avalon………………………………………………………….. 39 4.2.2. Svojstva prijemnika prekida……………………………………………………………………… 39 4.2.3. Vrijeme prekida ………………………………………………………………………………………….. 39
5. Avalon Streaming Interfejsi………………………………………………………………………………………. 40 5.1. Termini i koncepti…………………………………………………………………………………… 41 5.2. Uloge signala Avalon Streaming Interface………………………………………………………….. 42 5.3. Slijed signala i tajming …………………………………………………………………… 43 5.3.1. Sinhroni interfejs…………………………………………………………………………43 5.3.2. Sat omogućava ………………………………………………………………………………… 43

Specifikacije Avalon® interfejsa 2

Pošalji povratne informacije

Sadržaj
5.4. Svojstva Avalon-ST interfejsa……………………………………………………………………….43 5.5. Tipični prijenosi podataka ……………………………………………………………………………………44 5.6. Detalji signala…………………………………………………………………………………………………… 44 5.7. Izgled podataka ………………………………………………………………………………………………………. 45 5.8. Prijenos podataka bez protupritiska………………………………………………………………………….. 46 5.9. Prijenos podataka s protupritiskom…………………………………………………………………. 46
5.9.1. Prijenos podataka korištenjem readyLatency i readyAllowance………………………….. 47 5.9.2. Prijenos podataka korištenjem readyLatency……………………………………………………. 49 5.10. Prijenos paketnih podataka……………………………………………………………………………………….. 50 5.11. Detalji signala …………………………………………………………………………………………………… 51 5.12. Detalji protokola ………………………………………………………………………………………………….52
6. Avalon Streaming Kreditni interfejsi…………………………………………………………………… 53 6.1. Termini i koncepti…………………………………………………………………………………… 53 6.2. Uloge signala Avalon Streaming Kreditnog Interfacea………………………………………………………….. 54 6.2.1. Sinhroni interfejs………………………………………………………………………55 6.2.2. Tipični prijenosi podataka……………………………………………………………………….56 6.2.3. Vraćanje kredita………………………………………………………………………………. 57 6.3. Avalon Streaming Kreditni korisnički signali……………………………………………………………………… 58 6.3.1. Korisnički signal po simbolu…………………………………………………………………. 58 6.3.2. Korisnički signal po paketu………………………………………………………………………59
7. Sučelja Avalon cijevi………………………………………………………………………………………………60 7.1. Uloge signala Avalon Conduit …………………………………………………………………………. 61 7.2. Svojstva vodova ………………………………………………………………………………………………. 61
8. Avalon Tristate Conduit Interfejs………………………………………………………………………… 62 8.1. Uloge signala Avalon Tristate Conduit ……………………………………………………………………….. 64 8.2. Svojstva Tristate Conduit-a……………………………………………………………………………………… 65 8.3. Tristate Conduit Timing …………………………………………………………………………………………………….65
A. Zastarjeli signali…………………………………………………………………………………………………………………. 67
B. Istorija revizija dokumenta za specifikacije Avalon interfejsa………………………… 68

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 3

683091 | 2022.01.24. Pošalji povratnu informaciju

1. Uvod u specifikacije Avalon® interfejsa

Avalon® interfejsi pojednostavljuju dizajn sistema omogućavajući vam da lako povežete komponente u Intel® FPGA. Porodica interfejsa Avalon definiše interfejse koji su prikladni za strimovanje podataka velike brzine, čitanje i pisanje registara i memorije, i kontrolu uređaja van čipa. Komponente dostupne u Platform Designeru uključuju ove standardne interfejse. Dodatno, možete ugraditi Avalon interfejse u prilagođene komponente, poboljšavajući interoperabilnost dizajna.
Ova specifikacija definira sva Avalon sučelja. Nakon čitanja ove specifikacije, trebali biste razumjeti koja su sučelja prikladna za vaše komponente i koje uloge signala koristiti za određena ponašanja. Ova specifikacija definira sljedećih sedam interfejsa:
· Avalon Streaming Interface (Avalon-ST) – sučelje koje podržava jednosmjerni tok podataka, uključujući multipleksirane tokove, pakete i DSP podatke.
· Avalon memorijski mapirani interfejs (Avalon-MM) – interfejs za čitanje/pisanje zasnovan na adresi tipičan za Host-Agent veze.
· Avalon Conduit Interface – tip interfejsa koji prihvata pojedinačne signale ili grupe signala koji se ne uklapaju ni u jedan od drugih Avalon tipova. Možete povezati interfejse vodova unutar sistema Platform Designer. Alternativno, možete ih izvesti za povezivanje na druge module u dizajnu ili na FPGA pinove.
· Avalon Tri-State Conduit Interface (Avalon-TC) – sučelje za podršku konekcija sa periferijama van čipa. Više perifernih uređaja može dijeliti pinove putem multipleksiranja signala, smanjujući broj pinova FPGA i broj tragova na PCB-u.
· Avalon Interrupt Interface – interfejs koji omogućava komponentama da signaliziraju događaje drugim komponentama.
· Avalon Clock Interface – interfejs koji pokreće ili prima satove.
· Avalon Reset Interface – interfejs koji pruža mogućnost povezivanja za resetovanje.
Jedna komponenta može uključivati bilo koji broj ovih sučelja i također može uključivati više instanci istog tipa sučelja.

Napomena:

Avalon interfejsi su otvoreni standard. Za razvoj i prodaju proizvoda koji koriste ili su bazirani na Avalon interfejsima nije potrebna nikakva licenca ili autorski honorar.

Povezane informacije
· Uvod u Intel FPGA IP jezgra Pruža opšte informacije o svim Intel FPGA IP jezgrama, uključujući parametriranje, generisanje, nadogradnju i simulaciju IP jezgara.
· Generisanje kombinovane skripte za podešavanje simulatora Kreirajte skripte za simulaciju koje ne zahtevaju ručno ažuriranje softvera ili nadogradnje IP verzije.

Intel Corporation. Sva prava zadržana. Intel, Intel logo i druge Intel oznake su zaštitni znaci Intel Corporation ili njenih podružnica. Intel garantuje performanse svojih FPGA i poluprovodničkih proizvoda u skladu sa trenutnim specifikacijama u skladu sa Intelovom standardnom garancijom, ali zadržava pravo da izvrši izmene bilo kojeg proizvoda i usluge u bilo koje vreme bez prethodne najave. Intel ne preuzima nikakvu odgovornost ili odgovornost koja proizilazi iz primene ili korišćenja bilo koje informacije, proizvoda ili usluge opisane ovde, osim ako je Intel izričito pristao u pisanoj formi. Intelovim kupcima se savjetuje da nabave najnoviju verziju specifikacija uređaja prije nego što se oslone na bilo koju objavljenu informaciju i prije naručivanja proizvoda ili usluga. *Druga imena i robne marke mogu se smatrati vlasništvom drugih.

ISO 9001:2015 Registrovan

1. Uvod u specifikacije Avalon® interfejsa 683091 | 2022.01.24
· Smjernice najbolje prakse za upravljanje projektima za efikasno upravljanje i prenosivost vašeg projekta i IP-a files.
1.1. Avalon svojstva i parametri
Avalon interfejsi opisuju svoje ponašanje sa svojstvima. Specifikacija za svaki tip sučelja definira sva svojstva sučelja i zadane vrijednosti. Za nprampDakle, svojstvo maxChannel Avalon-ST interfejsa vam omogućava da odredite broj kanala koje interfejs podržava. Svojstvo clockRate interfejsa Avalon Clock obezbeđuje frekvenciju signala takta.
1.2. Signal Roles
Svaki Avalon interfejs definira uloge signala i njihovo ponašanje. Mnoge signalne uloge su opcione. Imate fleksibilnost da odaberete samo signalne uloge potrebne za implementaciju potrebne funkcionalnosti. Za nprampAvalon-MM sučelje uključuje opcione uloge prijenosa signala startburst i burstcount za komponente koje podržavaju bursting. Avalon-ST interfejs uključuje opcione uloge signala startofpacket i endofpacket za interfejse koji podržavaju pakete.
Osim za Avalon Conduit interfejse, svaki interfejs može uključivati samo jedan signal svake uloge signala. Mnoge signalne uloge dozvoljavaju aktivno-niske signale. Aktivno-visoki signali se općenito koriste u ovom dokumentu.
1.3. Interface Timing
Naredna poglavlja ovog dokumenta uključuju informacije o vremenu koje opisuju prijenose za pojedinačne tipove interfejsa. Nema zagarantovanih performansi ni za jedan od ovih interfejsa. Stvarne performanse zavise od mnogih faktora, uključujući dizajn komponenti i implementaciju sistema.
Većina Avalon interfejsa ne sme biti osetljiva na ivicu na druge signale osim na sat i resetovanje. Drugi signali mogu prelaziti više puta prije nego što se stabiliziraju. Tačan tajming signala između rubova takta varira u zavisnosti od karakteristika odabranog Intel FPGA. Ova specifikacija ne navodi električne karakteristike. Pogledajte odgovarajuću dokumentaciju uređaja za električne specifikacije.
1.4. Nprample: Avalon interfejsi u dizajnu sistema
U ovom exampEternet kontroler uključuje šest različitih tipova interfejsa: · Avalon-MM · Avalon-ST · Avalon Conduit · Avalon-TC · Avalon Interrupt · Avalon Clock.
Nios® II procesor pristupa kontrolnim i statusnim registrima komponenti na čipu preko Avalon-MM interfejsa. Scatter gather DMA šalju i primaju podatke preko Avalon-ST interfejsa. Četiri komponente uključuju prekid

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 5

1. Uvod u specifikacije Avalon® interfejsa 683091 | 2022.01.24

Slika 1.

interfejsi koje servisira softver koji radi na Nios II procesoru. PLL prihvata sat preko Avalon Clock Sink interfejsa i obezbeđuje dva izvora takta. Dvije komponente uključuju Avalon-TC interfejse za pristup memoriji van čipa. Konačno, DDR3 kontroler pristupa eksternoj DDR3 memoriji preko Avalon Conduit interfejsa.

Avalon interfejsi u dizajnu sistema sa Scatter Gather DMA kontrolerom i Nios II procesorom

Printed Circuit Board

SSRAM Flash

DDR3

Intel FPGA
M Avalon-MM Host Cn Avalon Conduit S Avalon-MM AgentTCM Avalon-TC Host Src Avalon-ST Izvor TCS Avalon-TC Agent Snk Avalon-ST Sink CSrc Avalon izvor sata
CSnk Avalon sudoper za sat

Cn Tristate Conduit
Most TCS
TCM Tristate Conduit
Pin Sharer TCS TCS

IRQ4 IRQ3 Nios II

IRQ1 C1

UART S

IRQ2 Tajmer

TCM

Tristate Cntrl SSRAM

Tristate Cntrl Flash

Cn DDR3 kontroler
S

Avalon-MM

Conduit

Cn Src Avalon-ST

Ethernet kontroler
Snk

FIFO pufer Avalon-ST

Avalon-ST

FIFO Buffer

SM Scatter GatheIrRQ4
DMA Snk

S C2

Avalon-ST

Src

M IRQ3

Scatter Gather DMA

CSrc

CSnkPLL C1

Ref Clk

CSrc

Na sledećoj slici, eksterni procesor pristupa registrima kontrole i statusa komponenti na čipu preko eksternog mosta sabirnice sa Avalon-MM interfejsom. PCI Express Root Port kontroliše uređaje na štampanoj ploči i drugim komponentama FPGA tako što pokreće PCI Express krajnju tačku na čipu sa AvalonMM host interfejsom. Eksterni procesor upravlja prekidima iz pet komponenti. PLL prihvata referentni sat preko Avalon Clock sink interfejsa i obezbeđuje dva takta

Specifikacije Avalon® interfejsa 6

Pošalji povratne informacije

1. Uvod u specifikacije Avalon® interfejsa 683091 | 2022.01.24

Slika 2.

izvori. Flash i SRAM memorije dijele FPGA pinove preko Avalon-TC interfejsa. Konačno, SDRAM kontroler pristupa eksternoj SDRAM memoriji preko Avalon Conduit interfejsa.
Avalon interfejsi u dizajnu sistema sa PCI Express krajnjom tačkom i eksternim procesorom

Printed Circuit Board

PCI Express Root Port

Eksterni CPU

Intel FPGA
IRQ1
Ethernet MAC

IRQ2 Custom Logic
M
Avalon-MM

PCI Express krajnja tačka

IRQ3 IRQ5 IRQ4 IRQ3
IRQ2 IRQ1

External Bus Protocol Bridge
M

Tristate Cntrl SSRAM TCS

Tristate Cntrl Flash TCS

SDRAM kontroler

IRQ4

IRQ5

UART C2

Custom Logic C2

TCM TCM Tristate Conduit
Pin Sharer TCS
TCM Tristate Conduit
Most Cn

Ref Clk

CSrc CSnk PLL C1
CSrc C2

SSRAM

Flash

Cn SDRAM

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 7

683091 | 2022.01.24. Pošalji povratnu informaciju

2. Avalon sat i interfejs za resetovanje

Slika 3.

Sučelja Avalon Clock definiraju sat ili satove koje koristi komponenta. Komponente mogu imati ulaze takta, izlaze takta ili oboje. Phase locked loop (PLL) je nprample komponente koja ima i ulaz i izlaz takta.

Sljedeća slika je pojednostavljena ilustracija koja prikazuje najvažnije ulaze i izlaze PLL komponente.

Izlazi i ulazi takta PLL jezgra

PLL Core

altpll Intel FPGA IP

reset

Reset

Sat

Sudoper

Izvor

Izlazni interfejs sata 1

Izvor sata

Izlazni interfejs sata 2

ref_clk

Sat

Sudoper

Izvor

Izlazni interfejs sata_n

2.1. Avalon Clock Sink Signal Roles

Ponor sata pruža vremensku referencu za druge interfejse i unutrašnju logiku.

Tabela 1.

Uloge signala umivaonika sata

Uloga signala clk

Širina 1

Unos smjera

Obavezno Da

Opis
Signal sata. Omogućava sinhronizaciju za internu logiku i za druga sučelja.

ISO 9001:2015 Registrovan

2. Avalon sat i sučelja za resetiranje 683091 | 2022.01.24

2.2. Svojstva sudopera za sat

Tabela 2.

Svojstva sudopera za sat

Naziv clockRate

Zadana vrijednost 0

Pravne vrijednosti 0

Opis
Označava frekvenciju u Hz interfejsa ponora sata. Ako je 0, brzina takta dozvoljava bilo koju frekvenciju. Ako nije nula, Platform Designer izdaje upozorenje ako povezani izvor takta nije specificirana frekvencija.

2.3. Pridružena sučelja sata
Sva sinhrona sučelja imaju pridruženo svojstvo Clock koje specificira koji izvor takta na komponenti se koristi kao referenca za sinhronizaciju za sučelje. Ovo svojstvo je ilustrovano na sljedećoj slici.
Slika 4. Povezano svojstvo sata

rx_clk Clock
Sudoper

Dual Clock FIFO

Sat tx_clk
Sudoper

rx_data ST asociatedClock = “rx_clk”
Sudoper

PovezaniClock = “tx_clk” ST tx_data
Izvor

2.4. Avalon Clock Source Signal Uloge

Interfejs izvora Avalon Clock pokreće signal takta iz komponente.

Tabela 3.

Uloge izvora signala sata

Signal Role

Širina

Smjer

clk

Izlaz

Obavezno Da

Opis Izlazni taktni signal.

2.5. Svojstva izvora sata

Tabela 4.

Svojstva izvora sata

Ime povezanoDirectClock

Zadana vrijednost
N/A

clockRate

clockRateKnown

false

Legal Values

Opis

an input Naziv ulaza sata koji direktno pokreće ovo ime sata izlaz sata, ako postoji.

Označava frekvenciju u Hz na kojoj se pokreće izlaz takta.

tačno, lažno

Označava da li je frekvencija sata poznata ili ne. Ako je frekvencija sata poznata, možete prilagoditi druge komponente u sistemu.

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 9

2. Avalon sat i sučelja za resetiranje 683091 | 2022.01.24

2.6. Reset Sink

Tabela 5.

Resetujte uloge ulaznog signala
Reset_req signal je opcionalni signal koji možete koristiti da spriječite oštećenje memorijskog sadržaja izvođenjem rukovanja za resetiranje prije asinhronog resetiranja.

Signal Role

Širina

Smjer

Obavezno

Opis

reset, reset_n

Input

Resetuje internu logiku interfejsa ili komponente

u korisnički definirano stanje. Sinhrona svojstva

reset su definisani sinkronim rubovima

parametar.

reset_req

unos

Rana indikacija signala resetovanja. Ovaj signal djeluje kao a

barem upozorenje u jednom ciklusu o čekanju resetiranja za ROM

primitivcima. Koristite reset_req da onemogućite omogućavanje sata

ili maskirati adresnu sabirnicu memorije na čipu, za

spriječiti tranziciju adrese kada an

asinhroni ulaz za resetiranje je potvrđen.

2.7. Resetujte svojstva sučelja sudopera

Tabela 6.

Resetujte uloge ulaznog signala

Naziv povezanClock

Zadana vrijednost
N/A

synchronous-Edges

DEASSERT

Legal Values

Opis

naziv sata

Ime sata s kojim je ovo sučelje sinhronizirano. Obavezno ako je vrijednost synchronousEdges DEASSERT ili BOTH.

NONE DEASSERT
OBA

Označava tip sinhronizacije koji je potreban za resetovanje. Definirane su sljedeće vrijednosti:
· NONE nije potrebna sinhronizacija jer komponenta uključuje logiku za internu sinhronizaciju signala resetovanja.
· DEASSERT tvrdnja resetovanja je asinhrona, a deassertion je sinhrona.
OBA poništavanje tvrdnje i deasercija su sinhrone.

2.8. Povezani interfejsi za resetovanje
Sva sinhrona sučelja imaju svojstvo povezanog Reset koje specificira koji signal resetiranja resetira logiku sučelja.

2.9. Resetuj izvor

Tabela 7.

Resetujte uloge izlaznog signala
Reset_req signal je opcionalni signal koji možete koristiti da spriječite oštećenje memorijskog sadržaja izvođenjem rukovanja za resetiranje prije asinhronog resetiranja.

Signal Role

Širina

Smjer

Obavezno

Opis

reset reset_n

Izlaz

Resetuje internu logiku interfejsa ili komponente

u korisnički definirano stanje.

reset_req

Izlaz

Opciono Omogućava generisanje zahteva za resetovanje, što je rano

signal koji je potvrđen prije resetiranja tvrdnje. Jednom

potvrđeno, ovo se ne može poništiti dok se resetiranje ne izvrši

završeno.

Specifikacije Avalon® interfejsa 10

Pošalji povratne informacije

2. Avalon sat i sučelja za resetiranje 683091 | 2022.01.24

2.10. Resetujte svojstva izvornog interfejsa

Tabela 8.

Resetujte svojstva interfejsa

Ime

Zadana vrijednost

Legal Values

Opis

povezanClock

N/A

sat

Ime sata na koji je ovo sučelje

ime

sinhronizovano. Obavezno ako je vrijednost

synchronousEdges je DEASSERT ili BOTH.

relatedDirectReset

N/A

resetovanje

Naziv ulaza za resetovanje koji ovo direktno pokreće

ime

resetirajte izvor putem linka jedan na jedan.

relatedResetSinks

N/A

resetovanje

Određuje ulaze za resetovanje koji uzrokuju resetovanje izvora

ime

potvrditi resetovanje. Za nprample, resetovanje sinhronizatora koji

izvodi operaciju ILI s višestrukim ulazima za resetiranje

generirati izlaz za resetiranje.

synchronousEdges

DEASSERT

NONE DEASSERT
OBA

Označava sinhronizaciju izlaza za resetiranje. Definirane su sljedeće vrijednosti:
· NONESučelje za resetiranje je asinkrono.
· DEASSERT tvrdnja resetovanja je asinhrona, a deassertion je sinhrona.
· OBA poništavanje tvrdnje i poništavanje su sinhrone.

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 11

683091 | 2022.01.24. Pošalji povratnu informaciju
3. Avalon memorijski mapirani interfejsi
3.1. Uvod u Avalon memorijski mapirani interfejs
Možete koristiti Avalon Memory-Mapped (Avalon-MM) interfejse za implementaciju interfejsa za čitanje i pisanje za Host i Agent komponente. Sljedeće su nprampnekoliko komponenti koje obično uključuju memorijsko mapirana sučelja: · Mikroprocesori · Memorije · UART-ovi · DMA-ovi · Tajmeri Avalon-MM sučelja se kreću od jednostavnih do složenih. Za nprampDakle, SRAM interfejsi koji imaju fiksni ciklus prenosa čitanja i pisanja imaju jednostavne Avalon-MM interfejse. Cjevovodna sučelja sposobna za burst transfere su složena.

ISO 9001:2015 Registrovan

3. Avalon memorijsko mapirani interfejsi 683091 | 2022.01.24

Slika 5.

Fokusirajte se na Avalon-MM Agent Transfers
Sljedeća slika prikazuje tipičan sistem, naglašavajući vezu interfejsa Avalon-MM agenta sa tkanjem međusobnog povezivanja.
Ethernet PHY

sistem valon-MM
Procesor Avalon-MM
Domaćin

Ethernet MAC
Avalon-MM Host

Custom Logic
Avalon-MM Host

Interconnect

Avalon-MM agent
Flash Controller

Avalon-MM agent
SRAM kontroler

Avalon-MM agent
RAM kontroler

Avalon-MM agent
UART

AvAavloanlon- MM SlaAvgeePnotrt
Lor Custom
Logika

Tristate Conduit Agent
Tristate Conduit Pin Shar & Tristate Conduit Bridge
Tristate Conduit Host

Tristate Conduit Agent
Flash memorija

Tristate Conduit Agent
SRAM memorija

RAM memorija

RS-232

Avalon-MM komponente obično uključuju samo signale potrebne za komponentnu logiku.

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 13

3. Avalon memorijsko mapirani interfejsi 683091 | 2022.01.24

Slika 6.

Example Agent Component

16-bitna I/O periferija opće namjene prikazana na sljedećoj slici odgovara samo na zahtjeve za pisanje. Ova komponenta uključuje samo signale agenta potrebne za prijenose upisivanja.

Avalon-MM periferni podaci za upis[15..0] D

aplikacija-

pio_out[15..0] Specifičan
Interface

Avalon-MM interfejs
(Avalon-MM Write Agent Interface)
clk

CLK_EN

Svaki signal u Avalon-MM agentu odgovara tačno jednoj ulozi Avalon-MM signala. Avalon-MM interfejs može koristiti samo jednu instancu svake signalne uloge.

3.2. Avalon memorijski mapirani interfejs signalne uloge

Uloge signala definiraju tipove signala koje Avalon memorijski mapirani portovi hosta i agenta dozvoljavaju.

Ova specifikacija ne zahtijeva da svi signali postoje u Avalon memorijskom mapiranom interfejsu. Ne postoji jedan signal koji je uvijek potreban. Minimalni zahtjevi za Avalon memorijsko mapirano sučelje su podaci za čitanje za sučelje samo za čitanje, ili podaci za pisanje i pisanje za sučelje samo za pisanje.

Sljedeća tabela navodi uloge signala za Avalon memorijsko mapirano sučelje:

Tabela 9.

Avalon memorijsko mapirani signal uloge
Neki Avalon memorijski mapirani signali mogu biti aktivni visoki ili aktivni niski. Kada je aktivan nizak, naziv signala završava sa _n.

Signal Role

Širina

Smjer

Obavezno

Opis

adresa

1 – 64 Agent domaćina

byteenable byteenable_n

2, 4, 8, 16,
32, 64, 128

Host Agent

Fundamental Signals

Domaćini: Podrazumevano, signal adrese predstavlja bajt

adresa. Vrijednost adrese mora biti usklađena sa širinom podataka.

Za pisanje u određene bajtove unutar riječi podataka, domaćin mora koristiti

bajteenable signal. Pogledajte interfejs addressUnits

svojstvo za adresiranje riječi.

Agenti: Podrazumevano, interkonekcija prevodi bajt adresu u adresu reči u adresnom prostoru agenta. Iz perspektive agenta, pristup svakom agentu je za riječ podataka.

Za nprample, adresa = 0 bira prvu riječ agenta. adresa = 1 odabire drugu riječ agenta. Pogledajte svojstvo interfejsa addressUnit za adresiranje bajtova.

Omogućava jednu ili više specifičnih bajt traka tokom uključenih prijenosa

interfejsi širine veće od 8 bita. Svaki bit u byteenable

odgovara bajtu u podacima za upisivanje i čitanje podataka. Domaćin

bit od byteenable označava da li je bajt je bitak

nastavak…

Specifikacije Avalon® interfejsa 14

Pošalji povratne informacije

3. Avalon memorijsko mapirani interfejsi 683091 | 2022.01.24

Signal Role
debugaccess read read_n readdata odgovor [1:0] write write_n writedata

Širina

Smjer je obavezan

Opis

napisano za. Tokom upisivanja, byteenables specificiraju u koje se bajtove upisuje. Ostale bajtove agent treba zanemariti. Tokom čitanja, byteenables označavaju koje bajtove host čita. Agenti koji jednostavno vraćaju readdata bez nuspojava mogu zanemariti byteenable tokom čitanja. Ako sučelje nema bajteenable signal, prijenos se nastavlja kao da su svi bajteenable potvrđeni.
Kada je potvrđeno više od jednog bita signala koji se može odvojiti, sve potvrđene trake su susjedne.

Host Agent

Kada se potvrdi, omogućava Nios II procesoru da piše na čipu

memorije konfigurisane kao ROM-ovi.

Host Agent

Tvrđeno da ukazuje na prijenos čitanja. Ako postoji, readdata je

potrebno.

8, 16, Agent Host

Čitani podaci koji se prenose od agenta do hosta kao odgovor na

32,

prijenos čitanja. Potrebno za interfejse koji podržavaju čitanje.

64,

128,

256,

512,

1024

Agent Host

Signal odgovora je opcioni signal koji nosi

status odgovora.

Napomena: Budući da je signal zajednički, interfejs ne može izdati ili prihvatiti odgovor pisanja i odgovor čitanja u istom ciklusu takta.

· 00: OKAY – Uspješan odgovor za transakciju.

· 01: REZERVIRANO – Kodiranje je rezervisano.

· 10: SLVERR–Greška od agenta krajnje tačke. Ukazuje na neuspješnu transakciju.

· 11: DECODEERROR–Ukazuje na pokušaj pristupa nedefiniranoj lokaciji.

Za pročitane odgovore:

· Jedan odgovor se šalje sa svakim očitanim podacima. Duljina niza čitanja od N rezultira N odgovora. Manji broj odgovora nije validan, čak ni u slučaju greške. Vrijednost signala odgovora može biti različita za svaki očitani podatak u burstu.

· Interfejs mora imati signale za kontrolu čitanja. Podrška cjevovoda je moguća sa signalom readdatavalid.

· Kod grešaka čitanja, odgovarajući podaci za čitanje su „nemam brige“.

Za pisanje odgovora:

· Za svaku komandu pisanja mora se poslati jedan odgovor na pisanje. Raf upisivanja rezultira samo jednim odgovorom, koji se mora poslati nakon što se prihvati konačni prijenos pisanja u nizu.

· Ako je writeresponsevalid prisutan, sve naredbe za pisanje moraju biti dovršene odgovorima za pisanje.

Host Agent

Tvrdilo se da ukazuje na prijenos pisanja. Ako postoji, upis podataka je

potrebno.

8, 16, 32, 64, 128, 256, 512, 1024

Host Agent

Podaci za prijenos podataka. Širina mora biti ista kao i

širina očitanih podataka ako su oba prisutna. Obavezno za interfejse

piše podrška.

Signali stanja čekanja

nastavak…

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 15

3. Avalon memorijsko mapirani interfejsi 683091 | 2022.01.24

Zaključavanje uloge signala
waitrequest waitrequest_ n
readdatavali d readdatavali d_n
writerespons evalid

Širina 1
1
1 1

Smjer je obavezan

Opis

Host Agent

lock osigurava da jednom kada domaćin pobijedi na arbitraži, pobjednički domaćin

održava pristup agentu za više transakcija. Zaključaj

tvrdi da se podudara s prvim čitanjem ili pisanjem zaključanog

redosled transakcija. Lock deasserts u finalu

transakcija zaključanog niza transakcija. lock assertion

ne garantuje da je arbitraža dobijena. Nakon brave-

potvrđujući da je host odobren, taj host zadržava odobrenje do

brava je deaktivirana.

Host opremljen zaključavanjem ne može biti rafal host. Vrijednosti prioriteta arbitraže za hostove opremljene zaključavanjem se zanemaruju.

zaključavanje je posebno korisno za operacije čitanja-izmjena-pisanja (RMW). Tipična operacija čitanja-izmjena-pisanja uključuje sljedeće korake:

1. Host A potvrđuje zaključavanje i čita 32-bitne podatke koji imaju više bitnih polja.

2. Host A poništava zaključavanje, mijenja jedno bitno polje i vraća 32-bitne podatke.

lock sprečava host B da izvrši upis između čitanja i pisanja hosta A.

Agent Host

Agent potvrđuje zahtjev za čekanjem kada ne može odgovoriti na a

zahtjev za čitanje ili pisanje. Prisiljava domaćina da čeka do

interkonekcija je spremna za nastavak prijenosa. Na početku

svim transferima, host pokreće transfer i čeka do

zahtjev za čekanjem je poništen. Domaćin ne smije praviti nikakve pretpostavke

o stanju tvrdnje zahtjeva čekanja kada je host neaktivan:

Zahtev za čekanjem može biti visok ili nizak, u zavisnosti od sistema

svojstva.

Kada se potvrdi zahtjev za čekanjem, kontrolni signali hosta agentu moraju ostati konstantni osim prijenosa startburst. Za vremenski dijagram koji ilustruje signal prijenosa početka burst-a, pogledajte sliku u Rafovima čitanja.

Avalon memorijski mapirani agent može potvrditi zahtjev za čekanjem tokom ciklusa mirovanja. Avalon memorijski mapirani host može pokrenuti transakciju kada je zahtjev čekanja potvrđen i čekati da se taj signal poništi. Da bi se izbjeglo zaključavanje sistema, uređaj agenta bi trebao potvrditi zahtjev za čekanjem kada je u resetovanju.

Pipeline Signals

Agent Host

Koristi se za promjenjivu latentnost, cjevovodni prijenos čitanja. Kada

potvrđeno, označava da signal readdata sadrži važeće podatke.

Za burst čitanja s vrijednošću burstcounta , the

readdatavalid signal mora biti potvrđen puta, jednom za

svaka stavka očitanih podataka. Mora postojati najmanje jedan ciklus kašnjenja

između prihvatanja pročitanog i tvrdnje

readdatavalid. Za vremenski dijagram koji ilustruje readdatavalid signal, pogledajte Cijevni prijenos čitanja s promjenjivom latencijom.

Agent može potvrditi readdatavalid za prijenos podataka na host neovisno o tome da li agent odlaže novu naredbu sa zahtjevom čekanja.

Obavezno ako host podržava cjevovodno čitanje. Udarni hostovi s funkcijom čitanja moraju uključivati signal readdatavalid.

Agent Host

Opcioni signal. Ako postoji, problemi sa interfejsom pišu

odgovore za naredbe za pisanje.

Kada se potvrdi, vrijednost na signalu odgovora je važeći odgovor pisanja.

Writeresponsevalid se potvrđuje samo jedan ciklus takta ili više nakon što je naredba pisanja prihvaćena. Postoji najmanje jedno kašnjenje ciklusa takta od prihvatanja komande do potvrđivanja

writeresponsevalid.

nastavak…

Specifikacije Avalon® interfejsa 16

Pošalji povratne informacije

3. Avalon memorijsko mapirani interfejsi 683091 | 2022.01.24

Signal Role

Širina

Smjer je obavezan

Opis

Komanda pisanja se smatra prihvaćenom kada se agentu izda posljednji otkucaj rafala i zahtjev za čekanjem je nizak. writeresponsevalid se može potvrditi jedan ili više ciklusa takta nakon što se izda posljednji otkucaj bursta.

burstcount

1 11 Agent domaćina

Burst Signals

Koristi se od rafalnih hostova za označavanje broja transfera

svaki rafal. Vrijednost parametra maksimalnog broja bursta

mora biti stepen 2. Interfejs broja burstova širine može kodirati maksimalan rafal veličine 2 ( -1). Za nprample, 4-bitni

burstcount signal može podržati maksimalan broj burst-a od 8.

Minimalni broj rafala je 1. The

Svojstvo constantBurstBehavior kontrolira vrijeme

burstcount signal. Udarni hostovi sa funkcijom čitanja moraju

uključuje signal readdatavalid.

Za brze hostove i agente koji koriste bajt adrese, sljedeće ograničenje se primjenjuje na širinu adrese:

>= +
log2( )
Za brze hostove i agente koji koriste adrese riječi, gornji log2 termin je izostavljen.

beginbursttr

Interconnect

ansfer

Agent

Potvrđeno za prvi ciklus rafala kako bi se naznačilo kada je rafal

transfer počinje. Ovaj signal se poništava nakon jednog ciklusa

bez obzira na vrijednost zahtjeva za čekanjem. Za vremenski dijagram

ilustrirajući početak bursttransfera, pogledajte sliku u Read

Rafali.

beginbursttransfer je opcionalan. Agent uvijek može interno izračunati početak sljedeće burst transakcije pisanja računajući prijenose podataka.

Upozorenje: nemojte koristiti ovaj signal. Ovaj signal postoji za podršku zastarjelih memorijskih kontrolera.

3.3. Svojstva interfejsa

Tabela 10. Svojstva Avalon-MM interfejsa

Naziv adresaJedinice

Zadana vrijednost
Simboli domaćina Agent –
riječi

Legal Values
riječi, simboli

Opis
Određuje jedinicu za adrese. Simbol je obično bajt. Pogledajte definiciju adrese u tabeli Tipovi signala interfejsa mapiranog memorijom Avalon za tipičnu upotrebu ovog svojstva.

alwaysBurstMaxBurst burstcountUnits

lažne reči

tačno, lažno
riječi, simboli

Kada je istinito, označava da host uvijek izdaje rafal maksimalne dužine. Maksimalna dužina burst-a je 2burstcount_width – 1. Ovaj parametar nema efekta za interfejse Avalon-MM agenta.
Ovo svojstvo specificira jedinice za burstcount signal. Za simbole, vrijednost burstcounta se tumači kao broj simbola (bajtova) u nizu. Za riječi, vrijednost burstcounta se tumači kao broj prijenosa riječi u nizu.

burstOnBurstBoundariesOnly

false

tačno, lažno

Ako je istina, burst prijenosi predstavljeni ovom sučelju počinju na adresama koje su višestruke od maksimalne veličine bursta.
nastavak…

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 17

3. Avalon memorijsko mapirani interfejsi 683091 | 2022.01.24

Ime constantBurstBehavior
holdTime(1) linewrap Bursts
maksimalnoPendingReadTransactions (1)
maksimumPendingWriteTransact ioni minimumResponseLatency

Zadana vrijednost Host -false Agent -false
0 false
1(2)
0 1

Pravne vrijednosti istinito, netačno
0 1000 ciklusa
tačno, lažno
1 64
1 64

Opis
Hostovi: Kada je istinito, izjavljuje da host drži adresu i burstcount konstante tokom burst transakcije. Kada je netačno (podrazumevano), izjavljuje da host drži adresu i broj bursta konstantnim samo za prvi otkucaj rafala. Agenti: Kada je istinito, izjavljuje da agent očekuje da će adresa i broj burstova biti konstantni tokom burst-a. Kada je netačno (podrazumevano), izjavljuje da agent samples adresiraju i rafal računaju samo na prvom taktu rafala.
Određuje vrijeme u jedinicama vremena između poništavanja potvrđivanja upisivanja i deasercije adrese i podataka. (Vrijedi samo za pisanje transakcija.)
Neki memorijski uređaji implementiraju premotavanje umjesto rastućeg rafala. Kada raf premotavanja dostigne granicu rafala, adresa se vraća na prethodnu granicu bursta. Za brojanje adresa potrebni su samo bitovi nižeg reda. Za nprampLe, premotavanje na adresu 0xC sa granicama bursta na svaka 32 bajta preko 32-bitnog interfejsa piše na sledeće adrese: · 0xC · 0x10 · 0x14 · 0x18 · 0x1C · 0x0 · 0x4 · 0x8
Agenti: Ovaj parametar je maksimalni broj čitanja na čekanju koje agent može staviti u red čekanja. Vrijednost mora biti različita od nula za bilo kojeg agenta sa readdatavalid signalom.
Pogledajte Cjevovodni prijenos čitanja s promjenjivom latencijom za vremenski dijagram koji ilustrira ovo svojstvo i za dodatne informacije o korištenju zahtjeva čekanja i readdatavalid-a s više neriješenih čitanja.
Hostovi: Ovo svojstvo je maksimalni broj neizvršenih transakcija čitanja koje host može generirati.
Napomena: Ne postavljajte ovaj parametar na 0. (Za kompatibilnost unatrag, softver podržava postavku parametra 0. Međutim, ne biste trebali koristiti ovu postavku u novim dizajnima).
Maksimalan broj na čekanju neobjavljenih zapisa koje agent može prihvatiti ili host može izdati. Agent potvrđuje zahtjev za čekanjem kada interkonekcija dostigne ovo ograničenje, a host prestane izdavati naredbe. Zadana vrijednost je 0, što omogućava neograničene transakcije pisanja na čekanju za host koji podržava odgovore na pisanje. Agent koji podržava odgovore na pisanje mora ovo postaviti na vrijednost koja nije nula.
Za sučelja koja podržavaju readdatavalid ili writeresponsevalid, specificira minimalni broj ciklusa između naredbe čitanja ili pisanja i odgovora na naredbu.
nastavak…

Specifikacije Avalon® interfejsa 18

Pošalji povratne informacije

3. Avalon memorijsko mapirani interfejsi 683091 | 2022.01.24

Naziv readLatency(1) readWaitTime(1) setupTime(1) timingUnits(1) waitrequestAllowance
pisatiVrijeme čekanja(1)
povezanClock

Zadana vrijednost

Legal Values

Opis

0 63

Čitanje kašnjenja za Avalon-MM agente fiksne latencije. Za

vremenski dijagram koji koristi očitavanje fiksne latencije, pogledajte

Cijevni prijenosi čitanja s fiksnim kašnjenjem.

Avalon-MM agenti koji imaju fiksno kašnjenje moraju dati vrijednost za ovo svojstvo interfejsa. Avalon-MM agenti

koji su varijabilne latencije koriste signal readdatavalid za specificiranje valjanih podataka.

0 1000 Za sučelja koja ne koriste zahtjev čekanja

ciklusa

signal. readWaitTime označava tajming

TimingUnits prije nego što agent prihvati čitanje

komanda. Tajming je kao da je agent tvrdio

waitrequest za cikluse readWaitTime.

0 1000 Određuje vrijeme u jedinicama vremena između tvrdnji

ciklusa

adrese i podataka i tvrdnje o čitanju ili pisanju.

ciklusa

ciklusi,
nanosekunda s

Određuje jedinice za setupTime, holdTime,
writeWaitTime i readWaitTime. Koristite cikluse za sinhrone uređaje i nanosekunde za asinhrone uređaje. Gotovo svi Avalon-MM agent uređaji su sinhroni.
Avalon-MM komponenta koja premošćuje interfejs agenta AvalonMM do uređaja van čipa može biti asinhrona. Taj uređaj van čipa može imati fiksno vrijeme poravnanja za okretanje autobusa.

Određuje broj transfera koji se mogu izdati ili

prihvaćeno nakon što je zahtjev za čekanjem potvrđen.

Kada je waitrequestAllowance 0, upis,
signali za čitanje i zahtjev za čekanje održavaju svoje postojeće ponašanje kao što je opisano u tabeli Avalon-MM signalnih uloga.

Kada je waitrequestAllowance veći od 0, svaki ciklus takta na kojem se upisuje ili čita se računa kao prijenos naredbe. Jednom kada je zahtjev čekanja potvrđen, samo waitrequestAllowance transferi naredbi su legalni dok zahtjev čekanja ostaje potvrđen. Nakon što se dostigne dopuštenje zahtjeva za čekanje, pisanje i čitanje moraju ostati poništeni sve dok je zahtjev čekanja potvrđen.

Jednom kada zahtjev čekanja poništi, prijenosi se mogu nastaviti u bilo koje vrijeme bez ograničenja dok se zahtjev čekanja ponovo ne potvrdi. U ovom trenutku, waitrequestAllowance više transfera može završiti dok zahtjev čekanja ostaje potvrđen.

0 1000 Za sučelja koja ne koriste zahtjev čekanja

Ciklusi

signal, writeWaitTime specificira tajming u

TimingUnits prije nego što agent prihvati pisanje. The

tajming je kao da je agent postavio zahtjev za čekanjem za cikluse writeWaitTime ili nanosekunde.

Za vremenski dijagram koji ilustruje upotrebu writeWaitTime, pogledajte Read and Write Transfers with Fixed Wait-States.

Svojstva međusobne veze

N/A

Naziv interfejsa sata na koji je ovaj Avalon-MM

interfejs je sinhroni.

nastavak…

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 19

3. Avalon memorijsko mapirani interfejsi 683091 | 2022.01.24

Ime

Zadana vrijednost

Legal Values

Opis

povezanoReset

N/A

Naziv interfejsa za resetovanje koji resetuje logiku

ovaj Avalon-MM interfejs.

bridgesToHost

Avalon-MM Avalon-MM most se sastoji od agenta i hosta,

Ime hosta i ima svojstvo da ima pristup agentu

traženje bajta ili bajtova uzrokuje isti bajt ili

isto

bajtova koje treba zatražiti domaćin. Avalon-MM

komponenta Pipeline Bridge u komponenti Platform Designer

biblioteka implementira ovu funkcionalnost.

napomene:
1. Iako ovo svojstvo karakterizira uređaj agenta, hostovi mogu deklarirati ovo svojstvo kako bi omogućili direktne veze između odgovarajućih sučelja hosta i agenta.
2. Ako sučelje agenta prihvati više prijenosa čitanja nego što je dozvoljeno, interkonekcija na čekanju za čitanje FIFO može preplaviti s nepredvidivim rezultatima. Agent može izgubiti čitane podatke ili usmjeriti čitane podatke na pogrešno sučelje hosta. Ili se sistem može zaključati. Interfejs agenta mora potvrditi zahtjev za čekanjem da spriječi ovo prelijevanje.

Povezane informacije · Uloge signala interfejsa Avalon mapiranog memorijom na stranici 14 · Čitanje i pisanje odgovora na stranici 34. · Cijevni prijenos čitanja s promjenjivom latencijom na stranici 28. · Cijevni prijenosi čitanja s fiksnom kašnjenjem na stranici 29
U korisničkom vodiču za Platform Designer: Intel Quartus® Prime Pro Edition

3.4. Tajming
Avalon-MM interfejs je sinhroni. Svaki Avalon-MM interfejs je sinhronizovan sa povezanim interfejsom sata. Signali mogu biti kombinovani ako se pokreću sa izlaza registara koji su sinhroni sa signalom takta. Ova specifikacija ne diktira kako i kada signali prelaze između rubova takta. Vremenski dijagrami su lišeni fino zrnatih informacija o vremenu.

3.5. Transferi
Ovaj odjeljak definira dva osnovna koncepta prije uvođenja tipova prijenosa:
· Prijenos – Prijenos je operacija čitanja ili pisanja riječi ili jednog ili više simbola podataka. Transferi se dešavaju između Avalon-MM interfejsa i interkonekcije. Za izvršenje prijenosa je potrebno jedan ili više taktova.
I domaćini i agenti su dio transfera. Avalon-MM host pokreće prijenos i Avalon-MM agent odgovara.
· Host-Agent par – Ovaj termin se odnosi na sučelje domaćina i interfejs agenta koji su uključeni u prijenos. Tokom prijenosa, upravljački i podatkovni signali glavnog interfejsa prolaze kroz tkivo interkonekcije i stupaju u interakciju sa interfejsom agenta.

Specifikacije Avalon® interfejsa 20

Pošalji povratne informacije

3. Avalon memorijsko mapirani interfejsi 683091 | 2022.01.24

3.5.1. Tipični prijenosi čitanja i pisanja

Ovaj odjeljak opisuje tipično Avalon-MM sučelje koje podržava prijenose čitanja i pisanja sa zahtjevom čekanja koji kontrolira agent. Agent može zaustaviti interkonekciju na onoliko ciklusa koliko je potrebno potvrđivanjem signala zahtjeva za čekanjem. Ako agent koristi zahtjev čekanja za prijenose čitanja ili pisanja, agent mora koristiti zahtjev čekanja za oba.

Agent obično prima adresu, bajteenable, čitanje ili pisanje i upisivanje podataka nakon rastuće ivice sata. Agent postavlja zahtjev za čekanjem prije rastuće ivice sata da odloži transfere. Kada agent potvrdi zahtjev za čekanjem, prijenos se odlaže. Dok je zahtjev za čekanjem potvrđen, adresa i drugi kontrolni signali ostaju konstantni. Transferi su završeni na uzlaznoj ivici prvog clk nakon što interfejs agenta poništi zahtjev za čekanjem.
Ne postoji ograničenje koliko dugo interfejs agenta može stati. Stoga morate osigurati da sučelje agenta ne postavlja zahtjev za čekanjem na neodređeno vrijeme. Sljedeća slika prikazuje prijenose čitanja i pisanja koristeći zahtjev čekanja.

Napomena:

Zahtjev čekanja se može odvojiti od signala zahtjeva za čitanje i pisanje. Zahtjev za čekanjem se može potvrditi tokom ciklusa mirovanja. Avalon-MM host može pokrenuti transakciju kada je zahtjev čekanja potvrđen i čekati da se taj signal poništi. Odvajanje zahtjeva čekanja od zahtjeva za čitanje i pisanje može poboljšati sistemsko vrijeme. Odvajanje eliminira kombinacijsku petlju uključujući signale za čitanje, pisanje i zahtjev za čekanjem. Ako je potrebno još više razdvajanja, koristite svojstvo waitrequestAllowance. waitrequestAllowance je dostupan počevši od izdanja Quartus® Prime Pro v17.1 Stratix® 10 ES Editions.

Slika 7.

Čitanje i pisanje transfera sa Waitrequest

clk

adresa

byteenable

čitati pisati čekati zahtjev za čitanje podataka

readdata

odgovor

writedata

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 21

3. Avalon memorijsko mapirani interfejsi 683091 | 2022.01.24
Brojevi u ovom vremenskom dijagramu označavaju sljedeće prelaze: 1. adresa, byteenable i read se potvrđuju nakon rastuće ivice clk. The
agent postavlja zahtjev za čekanjem, odugovlačeći prijenos. 2. zahtjev za čekanjem je sampLED. Pošto je zahtjev za čekanjem potvrđen, ciklus postaje
stanje čekanja. adresa, čitanje, pisanje i byteenable ostaju konstantni. 3. Agent poništava zahtjev za čekanjem nakon rastuće ivice clk. Agent tvrdi
čitanje podataka i odgovora. 4. Domaćin samples readdata, odgovor i deasserted waitrequest
završetak transfera. 5. signali adrese, podataka za upisivanje, byteenable i upisivanja se potvrđuju nakon
uzlazni rub clk. Agent potvrđuje zahtjev za čekanjem odugovlačeći prijenos. 6. Agent poništava zahtjev za čekanjem nakon rastuće ivice clk. 7. Agent hvata podatke za upis koji završava prijenos.

Specifikacije Avalon® interfejsa 22

Pošalji povratne informacije

3. Avalon memorijsko mapirani interfejsi 683091 | 2022.01.24

3.5.2. Transferi korištenjem svojstva waitrequestAllowance

Svojstvo waitrequestAllowance specificira broj transfera koji AvalonMM host može izdati ili Avalon-MM agent mora prihvatiti nakon što se potvrdi signal zahtjeva za čekanje. waitrequestAllowance je dostupan počevši od izdanja softvera Intel Quartus Prime 17.1.
Zadana vrijednost waitrequestAllowance je 0, što odgovara ponašanju opisanom u Tipičnom prijenosu čitanja i pisanja, gdje potvrda zahtjeva čekanja zaustavlja izdavanje ili prihvaćanje trenutnog prijenosa.
Avalon-MM agent s waitrequestAllowance većim od 0 obično bi potvrdio zahtjev čekanja kada njegov interni bafer može prihvatiti samo waitrequestAllowance više unosa prije nego što postane pun. Avalon-MM hostovi sa waitrequestAllowance većim od 0 imaju waitrequestAllowance dodatne cikluse za zaustavljanje slanja transfera, što omogućava više cevovoda u logici hosta. Domaćin mora deaktivirati signal čitanja ili pisanja kada je potrošen iznos zahtjeva za čekanje.
Vrijednosti waitrequestAllowance veće od 0 podržavaju dizajn velike brzine gdje neposredni oblici povratnog pritiska mogu dovesti do pada maksimalne radne frekvencije (FMAX) često zbog kombinatorne logike u kontrolnoj putanji. Avalon-MM agent mora podržati sva moguća vremena prijenosa koja su legalna za njegovu vrijednost waitrequestAllowance. Za nprampda, agent sa waitrequestAllowance = 2 mora biti sposoban prihvatiti bilo koji od valnih oblika prijenosa hosta prikazanih u sljedećem primjeruamples.

Povezane informacije Tipični prijenosi čitanja i pisanja na stranici 21

3.5.2.1. waitrequestAllowance je jednak dva
Sljedeći vremenski dijagram ilustruje tajming za Avalon-MM host koji ima dva ciklusa takta za pokretanje i zaustavljanje slanja transfera nakon što Avalon-MM agent poništi ili potvrdi zahtjev za čekanje, respektivno.

Slika 8. Host pisanje: waitrequestAllowance je jednako dva ciklusa sata

1 2

3 4

sat

pisati

waitrequest

podaci [7:0]

A0 A1 A2

A3 A4

B0 B1

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 23

3. Avalon memorijsko mapirani interfejsi 683091 | 2022.01.24

Oznake na ovoj slici označavaju sljedeće događaje:
1. Avalon-MM> host diskovi upisuju i podatke.
2. Avalon-MM> agent potvrđuje zahtjev za čekanjem. Budući da je waitrequestAllowance 2, host može dovršiti 2 dodatna prijenosa podataka.
3. Host poništava pisanje prema potrebi jer agent postavlja zahtjev za čekanjem za treći ciklus.
4. Avalon-MM> host diskovi upisuju i podatke. Agent ne postavlja zahtjev za čekanjem. Zapisi su završeni.
5. Avalon host pokreće pisanje i podatke iako agent postavlja zahtjev za čekanjem. Budući da je waitrequestAllowance 2 ciklusa, upisivanje se završava.
6. Avalon host pokreće pisanje i podatke. Agent ne postavlja zahtjev za čekanjem. Pisanje je završeno.

3.5.2.2. waitrequestAllowance je jednak jedan
Sljedeći vremenski dijagram ilustruje tajming za Avalon-MM host koji ima jedan ciklus takta za početak i zaustavljanje slanja transfera nakon što Avalon-MM agent poništi ili potvrdi zahtjev za čekanje, respektivno:
Slika 9. Host Write: waitrequestAllowance je jednak jednom ciklusu sata

1 clk

23 4

6 7

pisati

waitrequest

podaci [7:0]

A0 A1 A2

A3 A4

B1 B2

Brojevi na ovoj slici označavaju sljedeće događaje:
1. Avalon-MM host pogoni upisivanje i podatke.
2. Avalon-MM agent potvrđuje zahtjev za čekanjem. Budući da je waitrequestAllowance 1, domaćin može dovršiti pisanje.
3. Host poništava pisanje jer agent postavlja zahtjev za čekanjem za drugi ciklus.
4. Avalon-MM host pokreće upis i podatke. Agent ne postavlja zahtjev za čekanjem. Zapisi su završeni.
5. Agent potvrđuje zahtjev za čekanjem. Budući da je waitrequestAllowance 1 ciklus, upisivanje se završava.

Specifikacije Avalon® interfejsa 24

Pošalji povratne informacije

3. Avalon memorijsko mapirani interfejsi 683091 | 2022.01.24

6. Avalon-MM host diskovi upisuju i podatke. Agent ne postavlja zahtjev za čekanjem. Pisanje je završeno.
7. Avalon-MM agent potvrđuje zahtjev za čekanjem. Budući da je waitrequestAllowance 1, host može dovršiti jedan dodatni prijenos podataka.
8. Avalon host pokreće pisanje i podatke. Agent ne postavlja zahtjev za čekanjem. Pisanje je završeno.

3.5.2.3. waitrequestAllowance je jednak dva – Ne preporučuje se

Sljedeći dijagram ilustruje tajming za Avalon-MM> host koji može poslati dva transfera nakon što se potvrdi zahtjev za čekanjem.

Ovo vrijeme je legalno, ali se ne preporučuje. U ovom exampda host broji broj transakcija umjesto broja ciklusa takta. Ovaj pristup zahtijeva brojač koji čini implementaciju složenijom i može utjecati na zatvaranje vremena.
Kada host odredi kada će pokrenuti transakcije sa signalom zahtjeva čekanja i konstantnim brojem ciklusa, host pokreće ili zaustavlja transakcije na osnovu registriranih signala.

Slika 10. waitrequestAllowance je jednako dva transfera

1 23 cl

pisati

waitrequest

podaci

Brojevi na ovoj slici označavaju sljedeće događaje: 1. Avalon-MM> host potvrđuje upis i pogon podataka.
2. Avalon-MM> agent potvrđuje zahtjev za čekanjem.
3. Avalon-MM> host diskovi upisuju i podatke. Budući da je waitrequestAllowance 2, host prenosi podatke u 2 uzastopna ciklusa.
4. Avalon-MM> host poništava upis jer je host potrošio 2-transfer waitrequestAllowance.
5. Avalon-MM> host izdaje upis čim se zahtjev čekanja poništi.
6. Avalon-MM> host diskovi upisuju i podatke. Agent potvrđuje zahtjev za čekanjem za 1 ciklus.
7. Kao odgovor na zahtjev čekanja, Avalon-MM> host drži podatke 2 ciklusa.

3.5.2.4. waitrequestAllowance kompatibilnost za Avalon-MM sučelja domaćina i agenta
Avalon-MM hostovi i agenti koji podržavaju signal zahtjeva čekanja podržavaju povratni pritisak. Hostovi sa protupritiskom uvijek se mogu povezati sa agentima bez povratnog pritiska. Hostovi bez protupritiska ne mogu se povezati s agentima s protupritiskom.

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 25

3. Avalon memorijsko mapirani interfejsi 683091 | 2022.01.24

Tablica 11. waitrequestAllowance kompatibilnost za Avalon-MM hostove i agente

Host i Agent waitrequestAllowance

Kompatibilnost

host = 0 agent = 0
host = 0 agent > 0

Prati ista pravila kompatibilnosti kao i standardni Avalon-MM interfejsi.
Direktne veze nisu moguće. Jednostavna adaptacija je potrebna za slučaj hosta sa signalom zahtjeva čekanja. Veza je nemoguća ako host ne podržava signal zahtjeva za čekanjem.

host > 0 agent = 0
host > 0 agent> 0

Direktne veze nisu moguće. Adaptacija (baferi) su potrebna kada se povezujete na agenta sa signalom zahtjeva čekanja ili fiksnim stanjima čekanja.
Nije potrebno prilagođavanje ako je dopuštenje domaćina <= dopuštenje agenta. Ako je dopuštenje domaćina < dopuštenje agenta, mogu se umetnuti registri cjevovoda. Za veze od točke do točke, možete dodati registre cjevovoda na komandne signale ili signale zahtjeva čekanja. Do registar stages se može umetnuti gdje je razlika između dodataka. Povezivanje hosta s većim waitrequestAllowance od agenta zahtijeva međuspremnik.

3.5.2.5. Uvjeti greške waitrequestAllowance
Ponašanje je nepredvidivo ako Avalon-MM sučelje prekrši specifikaciju dopuštenja zahtjeva čekanja.
· Ako host prekrši waitrequestAllowance = specifikacije slanjem više od prijenosi, prijenosi mogu biti odbačeni ili može doći do oštećenja podataka.
· Ako agent oglašava veći waitrequestAllowance nego što je moguće, neki prijenosi mogu biti odbačeni ili može doći do oštećenja podataka.
3.5.3. Čitanje i pisanje transfera sa fiksnim stanjima čekanja
Agent može specificirati fiksna stanja čekanja koristeći svojstva readWaitTime i writeWaitTime. Korištenje fiksnih stanja čekanja je alternativa korištenju zahtjeva čekanja za odugovlačenje prijenosa. Adresni i kontrolni signali (bajteenable, čitanje i upisivanje) ostaju konstantni za vrijeme trajanja prijenosa. Postavljanje readWaitTime ili writeWaitTime na je ekvivalentno potvrđivanju zahtjeva čekanja za ciklusa po transferu.
Na sljedećoj slici agent ima writeWaitTime = 2 i readWaitTime = 1.

Specifikacije Avalon® interfejsa 26

Pošalji povratne informacije

3. Avalon memorijsko mapirani interfejsi 683091 | 2022.01.24

Slika 11.

Prijenos čitanja i pisanja s fiksnim stanjima čekanja na interfejsu agenta

clk

adresa

byteenable

čitaj

napisati readdata odgovor writedata

readdata odgovor

writedata

Brojevi u ovom vremenskom dijagramu označavaju sljedeće prijelaze:
1. Domaćin potvrđuje adresu i čita na rastućoj ivici clk.
2. Sljedeća rastuća ivica clk označava kraj prvog i jedinog ciklusa čekanja. ReadWaitTime je 1.
3. Agent potvrđuje očitane podatke i odgovor na rastućoj ivici clk. Prijenos čitanja se završava.
4. Agentu su dostupni podaci za upisivanje, adresa, bajteenable i signali pisanja.
5. Prijenos pisanja završava nakon 2 ciklusa čekanja.
Transferi sa jednim stanjem čekanja se obično koriste za periferne uređaje van čipa s više ciklusa. Periferni uređaj hvata adresne i kontrolne signale na rastućoj ivici clk. Periferni uređaj ima jedan puni ciklus za vraćanje podataka.
Komponente sa nula stanja čekanja su dozvoljene. Međutim, komponente sa nultim stanjem čekanja mogu smanjiti dostižnu frekvenciju. Nulta stanja čekanja zahtijevaju da komponenta generiše odgovor u istom ciklusu u kojem je zahtjev predstavljen.

3.5.4. Pipelined Transfers
Avalon-MM cevovodni prenosi čitanja povećavaju propusnost za uređaje sa sinkronim agentom koji zahtevaju nekoliko ciklusa da vrate podatke za prvi pristup. Takvi uređaji obično mogu vratiti jednu vrijednost podataka po ciklusu još neko vrijeme nakon toga. Novi cjevovodni prijenosi čitanja mogu započeti prije nego se vrate očitani podaci za prethodne prijenose.
Cijevni prijenos čitanja ima fazu adrese i fazu podataka. Domaćin pokreće prijenos predstavljanjem adrese tokom faze adrese. Agent ispunjava transfer isporukom podataka tokom faze podataka. Faza adrese za novi prijenos (ili više prijenosa) može početi prije nego što se završi faza podataka prethodnog prijenosa. Kašnjenje se naziva kašnjenje cevovoda. Latencija cevovoda je trajanje od kraja faze adrese do početka faze podataka.

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 27

3. Avalon memorijsko mapirani interfejsi 683091 | 2022.01.24

Vrijeme prijenosa za stanja čekanja i latenciju cjevovoda imaju sljedeće ključne razlike:
· Stanja čekanja – Stanja čekanja određuju dužinu faze adrese. Stanja čekanja ograničavaju maksimalnu propusnost porta. Ako agent zahtijeva jedno stanje čekanja da odgovori na zahtjev za prijenos, port zahtijeva dva ciklusa takta po prijenosu.
· Kašnjenje cjevovoda – Kašnjenje cjevovoda određuje vrijeme do vraćanja podataka nezavisno od faze adrese. Cjevovodni agent bez stanja čekanja može izdržati jedan prijenos po ciklusu. Međutim, agentu može biti potrebno nekoliko ciklusa kašnjenja da vrati prvu jedinicu podataka.
Stanja čekanja i cjevovodna čitanja mogu biti podržani istovremeno. Latencija cjevovoda može biti fiksna ili promjenjiva.

3.5.4.1. Cijevni prijenos čitanja s promjenjivom latencijom
Nakon hvatanja adresnih i kontrolnih signala, Avalon-MM cevovodni agent uzima jedan ili više ciklusa da proizvede podatke. Cjevovodni agent može imati više prijenosa čitanja na čekanju u bilo kojem trenutku.
Cijevni prijenosi čitanja s promjenljivom kašnjenjem:
· Zahtijevajte jedan dodatni signal, readdatavalid, koji pokazuje kada su pročitani podaci valjani.
· Uključuje isti skup signala kao i prijenosi čitanja bez cjevovoda.
U cjevovodnim prijenosima čitanja s promjenljivom latencijom, periferni uređaji agenta koji koriste readdatavalid smatraju se cevovodima s promjenjivom latencijom. Readdata i readdatavalid signali koji odgovaraju naredbi za čitanje mogu se potvrditi ciklus nakon što se ta naredba za čitanje potvrdi, najranije.
Agent mora vratiti readdata istim redoslijedom kojim su prihvaćene naredbe za čitanje. Portovi agenta s promjenjivom latencijom moraju koristiti zahtjev čekanja. Agent može postaviti zahtjev za čekanjem da odloži transfere kako bi održao prihvatljiv broj transfera na čekanju. Agent može potvrditi readdatavalid za prijenos podataka na host neovisno o tome da li agent odlaže novu naredbu sa zahtjevom čekanja.

Napomena:

Maksimalni broj transfera na čekanju je svojstvo interfejsa agenta. Mreža međusobnog povezivanja gradi logiku za usmjeravanje čitanih podataka do hostova koji zahtijevaju korištenje ovog broja. Interfejs agenta, a ne mreža međusobnog povezivanja, mora pratiti broj čitanja na čekanju. Agent mora potvrditi zahtjev za čekanjem kako bi spriječio da broj čitanja na čekanju premaši maksimalan broj. Ako agent ima waitrequestAllowance > 0, agent mora potvrditi zahtjev čekanja dovoljno rano tako da ukupni transferi na čekanju, uključujući one prihvaćene dok je zahtjev čekanja potvrđen, ne premašuje maksimalni broj specificiranih prijenosa na čekanju.

Specifikacije Avalon® interfejsa 28

Pošalji povratne informacije

3. Avalon memorijsko mapirani interfejsi 683091 | 2022.01.24

Slika 12.

Cijevni prijenosi čitanja s promjenjivom latencijom

Sljedeća slika prikazuje nekoliko prijenosa čitanja agenta. Agent se isporučuje s promjenjivom latencijom. Na ovoj slici agent može prihvatiti najviše dva transfera na čekanju. Agent koristi zahtjev za čekanjem da izbjegne prekoračenje ovog maksimuma.

clk

adresa

addr1

addr2

addr3

addr4

addr5

čitaj

waitrequest

readdata readdatavalid

podaci 1

podaci2

podaci 3

podaci4

podaci5

Brojevi u ovom vremenskom dijagramu označavaju sljedeće prijelaze:
1. Domaćin potvrđuje adresu i čitanje, pokrećući prijenos čitanja.
2. Agent hvata addr1.
3. Agent hvata addr2.
4. Agent potvrđuje zahtjev za čekanjem jer je agent već prihvatio najviše dva čitanja na čekanju, što uzrokuje zastoj trećeg prijenosa.
5. Agent potvrđuje data1, odgovor na addr1. Agent odbacuje zahtjev za čekanjem.
6. Agent hvata addr3. Interkonekcija hvata podatke1.
7. Agent hvata addr4. Interkonekcija hvata podatke2.
8. Agent pokreće readdatavalid i readdata kao odgovor na treći prijenos čitanja.
9. Agent hvata addr5. Interkonekcija hvata podatke3. Signal za čitanje je poništen. Vrijednost zahtjeva čekanja više nije relevantna.
10. Interkonekcija hvata podatke4.
11. Agent pokreće data5 i potvrđuje readdatavalid dovršavajući fazu podataka za konačni prijenos čitanja na čekanju.
Ako agent ne može upravljati prijenosom pisanja tijekom obrade prijenosa čitanja na čekanju, agent mora potvrditi zahtjev za čekanjem i zaustaviti operaciju pisanja dok se ne dovrše prijenosi čitanja na čekanju. Avalon-MM specifikacija ne definira vrijednost readdata u slučaju da agent prihvati prijenos pisanja na istu adresu kao trenutno čekajući prijenos čitanja.
3.5.4.2. Cijevni prijenosi čitanja s fiksnim kašnjenjem
Faza adrese za prijenose čitanja s fiksnim kašnjenjem identična je slučaju promjenljive latencije. Nakon faze adrese, cjevovodu s fiksnom latencijom čitanja potreban je fiksni broj ciklusa takta da vrati važeće podatke za čitanje. Svojstvo readLatency specificira broj ciklusa takta za vraćanje valjanih očitanih podataka. Interkonekcija hvata očitane podatke na odgovarajućoj rastućoj ivici takta, završavajući fazu podataka.

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 29

3. Avalon memorijsko mapirani interfejsi 683091 | 2022.01.24

Tokom faze adrese, može potvrditi zahtjev za čekanjem da zadrži prijenos. Ili, specificira ReadLatency za fiksni broj stanja čekanja. Adresna faza završava na sljedećem rastućem rubu clk nakon stanja čekanja, ako ih ima.

Tokom faze podataka, diskovi čitaju podatke nakon fiksne latencije. Za kašnjenje čitanja od , mora prikazati važeće podatke za čitanje na rastuća ivica clk nakon završetka faze adrese.

Slika 13.

Cijevni prijenos čitanja s fiksnom kašnjenjem od dva ciklusa

Sljedeća slika prikazuje višestruke prijenose podataka između hosta i cjevovodnog . Pogoni čekaju zahtjev za odugovlačenje prijenosa i imaju fiksnu latenciju čitanja od 2 ciklusa.

clk

adresa

addr1

addr2 addr3

čitaj

waitrequest

readdata

podaci1

podaci2 podaci3

Brojevi u ovom vremenskom dijagramu označavaju sljedeće prelaze: 1. Host inicira prijenos čitanja potvrđujući read i addr1. 2. Potvrđuje zahtjev čekanja za zadržavanje prijenosa za jedan ciklus. 3. Hvata addr1 na rastućoj ivici clk. Faza adrese se ovdje završava. 4. Predstavlja važeće očitane podatke nakon 2 ciklusa, završavajući prijenos. 5. addr2 i read se potvrđuju za novi prijenos čitanja. 6. Host pokreće treći prijenos čitanja tijekom sljedećeg ciklusa, prije podataka iz
prethodni transfer se vraća.

3.5.5. Burst Transfers
Rafal izvršava višestruke prijenose kao jedinica, umjesto da tretira svaku riječ nezavisno. Burstovi mogu povećati propusnost za portove agenta koji postižu veću efikasnost pri rukovanju više riječi istovremeno, kao što je SDRAM. Neto efekat praskanja je zaključavanje arbitraže za vrijeme trajanja rafala. Rafalno Avalon-MM sučelje koje podržava i čitanje i pisanje mora podržavati rafove čitanja i pisanja.
Bursting Avalon-MM interfejsi uključuju izlazni signal burstcount-a. Ako agent ima ulaz za burstcount, agent je sposoban za burst.
Signal rafalnog brojanja ponaša se na sljedeći način:
· Na početku burst-a, burstcount predstavlja broj uzastopnih prijenosa u nizu.
· Za širinu broja rafala, maksimalna dužina rafala je 2( -1). Minimalna dozvoljena dužina rafala je jedan.

Specifikacije Avalon® interfejsa 30

Pošalji povratne informacije

3. Avalon memorijsko mapirani interfejsi 683091 | 2022.01.24
Da bi podržao rafale čitanja agenta, agent također mora podržavati:
· Stanja čekanja sa signalom zahtjeva za čekanje.
· Cjevovodni prijenosi s promjenjivom latencijom sa signalom readdatavalid.
Na početku burst-a agent vidi adresu i vrijednost dužine burstcounta. Za burst sa adresom i vrijednošću burstcounta od , agent mora izvršiti uzastopne prijenose počevši od adrese . Rafal se dovršava nakon što agent primi (piše) ili vrati (čita) podatke riječ podataka. Agent za razbijanje mora uhvatiti adresu i broj burstova samo jednom za svaki burst. Logika agenta mora zaključiti adresu za sve osim za prve prijenose u nizu. Agent također može koristiti ulazni signal beginbursttransfer, koji interkonekt potvrđuje u prvom ciklusu svakog burst-a.
3.5.5.1. Write Bursts
Ova pravila se primjenjuju kada rafal pisanja počinje s burstcount većim od jedan:
· Kada se rafal broj je predstavljen na početku rafala, agent mora prihvatiti uzastopne jedinice podataka za upis za dovršavanje rafala. Arbitraža između para domaćin-agent ostaje zaključana dok se rafal ne završi. Ovo zaključavanje jamči da nijedan drugi host ne može izvršiti transakcije na agentu dok se rafal pisanja ne završi.
· Agent mora uhvatiti samo podatke za upis kada se piše tvrdi. Tokom burst-a, host može poništiti potvrdu pisanja ukazujući da su podaci za upis nevažeći. Poništavanje potvrde upisivanja ne prekida rafal. Deassertion pisanja odlaže rafal i nijedan drugi host ne može pristupiti agentu, smanjujući efikasnost prijenosa.
· Agent odgađa prijenos potvrđujući zahtjev za čekanjem koji primorava da se podaci za upis, pisanje, burstcount i byteenable drže konstantnim.
· Funkcionalnost bajteenable signala je ista za bursting i nonbursting agente. Za 32-bitni host burst-writing do 64-bitnog agenta, počevši od bajt adrese 4, prvi prijenos pisanja koji vidi agent je na njegovoj adresi 0, sa byteenable = 8'b11110000. Byteenables se mogu promijeniti za različite riječi rafala.
· Svi signali koji se mogu odvojiti ne moraju biti potvrđeni. Rafal host koji piše djelomične riječi može koristiti bajteenable signal za identifikaciju podataka koji se upisuju.
· Upisi sa signalima koji se mogu odvojiti od bajtova koji su sve 0 jednostavno se prosleđuju AvalonMM agentu kao validne transakcije.
· Svojstvo constantBurstBehavior specificira ponašanje burst signala.
— Kada je constantBurstBehavior istinit za host, host drži adresu i broj burstova stabilnim tokom burst-a. Kada je istinito za agenta, constantBurstBehavior izjavljuje da agent očekuje da adresa i burstcount budu stabilni tijekom burst-a.
— Kada je constantBurstBehavior lažno, host drži adresu i burstcount stabilnim samo za prvu transakciju bursta. Kada je konstanta BurstBehavior lažna, agent samples adresa i burstcount samo na prvoj transakciji burst-a.

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 31

3. Avalon memorijsko mapirani interfejsi 683091 | 2022.01.24

Slika 14.

Write Burst sa konstantnim BurstBehavior postavljenim na False za Host i Agent

Sljedeća slika prikazuje rafal pisanja agenta dužine 4. U ovom primjeruampNakon toga, agent dvaput potvrđuje zahtjev za čekanjem odgađajući rafal.

clk

adresa

addr1

beginbursttransfer

burstcount

pisati

writedata

podaci1

podaci2

podaci3

podaci4

waitrequest

Brojevi u ovom vremenskom dijagramu označavaju sljedeće prijelaze:
1. Domaćin potvrđuje adresu, broj burstova, upisuje i pokreće prvu jedinicu podataka za upis.
2. Agent odmah postavlja zahtjev za čekanjem, pokazujući da agent nije spreman da nastavi s prijenosom.
3. zahtjev za čekanjem je nizak. Agent hvata addr1, burstcount i prvu jedinicu podataka za upis. U narednim ciklusima prijenosa, adresa i burstcount se zanemaruju.
4. Agent hvata drugu jedinicu podataka na rastućoj ivici clk.
5. Rafalno snimanje je pauzirano dok se upisivanje poništava.
6. Agent hvata treću jedinicu podataka na rastućoj ivici clk.
7. Agent potvrđuje zahtjev za čekanjem. Kao odgovor, svi izlazi se održavaju konstantnim kroz drugi ciklus takta.
8. Agent hvata posljednju jedinicu podataka na ovoj rastućoj ivici clk. Rafal pisanja agenta završava.
Na gornjoj slici, signal prijenosa početka bursta se potvrđuje za prvi ciklus takta bursta i poništava se u sljedećem ciklusu takta. Čak i ako agent potvrdi zahtjev za čekanjem, signal prijenosa početka burst-a se potvrđuje samo za prvi ciklus takta.
Povezane informacije
Svojstva interfejsa na stranici 17

3.5.5.2. Read Bursts
Rafovi čitanja su slični cevovodnim prijenosima čitanja s promjenjivom latencijom. Raf čitanja ima različite adrese i faze podataka. readdatavalid označava kada agent predstavlja važeće readdata. Za razliku od cjevovodnog prijenosa čitanja, jedna adresa burst čitanja rezultira višestrukim prijenosima podataka.

Specifikacije Avalon® interfejsa 32

Pošalji povratne informacije

3. Avalon memorijsko mapirani interfejsi 683091 | 2022.01.24

Ova pravila se primjenjuju na rafal čitanja:
· Kada se host povezuje direktno na agenta, rafalni broj od znači da se agent mora vratiti riječi readdata da dovršite rafal. Za slučajeve u kojima interkonekcija povezuje par domaćina i agenta, interkonekcija može potisnuti naredbe za čitanje poslane od hosta do agenta. Za nprampAko host pošalje naredbu za čitanje sa bajtnim vrijednostima od 0, interkonekcija može potisnuti čitanje. Kao rezultat toga, agent ne odgovara na naredbu za čitanje.
· Agent predstavlja svaku riječ pružanjem readdata i potvrđivanjem readdatavalid za ciklus. Deassertion of readdatavalid odgađa, ali ne prekida fazu burst podataka.
· Za čitanja sa burstcount > 1, Intel preporučuje potvrđivanje svih byteenable-a.

Napomena:

Intel preporučuje da agenti koji su sposobni za burst nemaju nuspojave čitanja. (Ova specifikacija ne garantuje koliko bajtova host čita od agenta da bi zadovoljio zahtjev.)

Slika 15.

Read Burst

Sljedeća slika ilustruje sistem sa dva brza hosta koji pristupaju agentu. Imajte na umu da Host B može voziti

zahtjev za čitanje prije nego što se podaci vrate za Host A.

clk

adresa A0 (Host A) A1 Host (B)

čitaj

beginbursttransfer

waitrequest

burstcount

readdatavalid

readdata

D(A0)D(A0+1) D(A0+2D)(A0+3)D(A1)D(A1+1)

Brojevi u ovom vremenskom dijagramu označavaju sljedeće prijelaze:
1. Host A potvrđuje adresu (A0), burstcount i čita nakon rastuće ivice clk. Agent potvrđuje zahtjev čekanja, uzrokujući da se svi inputi osim prijenosa početka burst-a drže konstantnim kroz drugi ciklus takta.
2. Agent hvata A0 i burstcount na ovoj rastućoj ivici clk. Novi transfer bi mogao početi u sljedećem ciklusu.
3. Host B pokreće adresu (A1), broj rafala i čita. Agent potvrđuje zahtjev čekanja, uzrokujući da se svi inputi osim prijenosa početka burst-a drže konstantnim. Agent je mogao vratiti pročitane podatke iz prvog zahtjeva za čitanje u ovom trenutku, najranije.

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 33

3. Avalon memorijsko mapirani interfejsi 683091 | 2022.01.24
4. Agent predstavlja važeće readdata i potvrđuje readdatavalid, prenoseći prvu riječ podataka za host A.
5. Druga riječ za host A se prenosi. Agent poništava readdatavalid pauzirajući niz čitanja. Port agenta može zadržati readdatavalid deasserted za proizvoljan broj ciklusa takta.
6. Vraća se prva riječ za host B.
3.5.5.3. LineWrapped Bursts
Procesori sa kešom instrukcija postižu efikasnost korišćenjem rafova umotanih u linije. Kada procesor zatraži podatke koji nisu u keš memoriji, keš kontroler mora ponovno napuniti cijelu liniju keša. Za procesor s veličinom keš linije od 64 bajta, promašaj keš memorije uzrokuje čitanje 64 bajta iz memorije. Ako procesor čita sa adrese 0xC kada je došlo do promašaja keš memorije, tada bi neefikasan keš kontroler mogao izdati burst na adresi 0, što bi rezultiralo podacima sa čitanih adresa 0x0, 0x4, 0x8, 0xC, 0x10, 0x14, 0x18, . . . 0x3C. Traženi podaci nisu dostupni do četvrtog čitanja. Sa prelamanjem linija, redoslijed adresa je 0xC, 0x10, 0x14, 0x18, . . . 0x3C, 0x0, 0x4 i 0x8. Prvo se vraćaju traženi podaci. Cijela keš linija se na kraju ponovo puni iz memorije.
3.5.6. Pročitajte i napišite odgovore
Za bilo kog Avalon-MM agenta, komande se moraju obraditi na način bez opasnosti. Čitanje i pisanje odgovora izdaju redoslijedom kojim su naredbe prihvaćene.
3.5.6.1. Transakcioni nalog za Avalon-MM čitanje i pisanje odgovora (hostovi i agenti)
Za bilo koji Avalon-MM host: · Specifikacije Avalon interfejsa garantuju da komande istom agentu
doći do agenta u redoslijedu izdavanja komande, a agent odgovara redoslijedom izdavanja komande. · Različiti agenti mogu primati i odgovarati na komande različitim redoslijedom od onog kojim ih host izdaje. Kada je uspješan, agent odgovara redoslijedom izdavanja naredbe. · Odgovori (ako postoje) se vraćaju u redoslijedu izdavanja naredbe, bez obzira da li su naredbe za čitanje ili pisanje za iste ili različite agente. · Specifikacije Avalon interfejsa ne garantuju redosled transakcija između različitih hostova.
3.5.6.2. Avalon-MM Vremenski dijagram čitanja i pisanja odgovora
Sljedeći dijagram prikazuje prihvaćanje naredbi i redoslijed izdavanja naredbe za Avalon-MM odgovore čitanja i pisanja. Budući da interfejsi za čitanje i upisivanje dijele signal odgovora, sučelje ne može izdati ili prihvatiti odgovor pisanja i odgovor čitanja u istom ciklusu takta.
Pročitajte odgovore, pošaljite jedan odgovor za svaki očitani podatak. Dužina rafala čitanja od rezultati u odgovore.

Specifikacije Avalon® interfejsa 34

Pošalji povratne informacije

3. Avalon memorijsko mapirani interfejsi 683091 | 2022.01.24

Napišite odgovore, pošaljite jedan odgovor za svaku naredbu pisanja. Rafal pisanja rezultira samo jednim odgovorom. Interfejs agenta šalje odgovor nakon prihvaćanja konačnog prijenosa pisanja u nizu. Kada sučelje uključuje Writeresponsevalid signal, sve naredbe pisanja moraju biti kompletirane s odgovorima na pisanje.

Slika 16. Vremenski dijagram Avalon-MM čitanja i pisanja odgovora

clk

adresa

čitaj

pisati

readdatavalid

writeresponsevalid

odgovor

3.5.6.2.1. minimumResponseLatency Vremenski dijagram sa readdatavalid ili writeresponsevalid

Za interfejse sa readdatavalid ili writeresponsevalid, podrazumevana minimalna kašnjenja odgovora u jednom ciklusu može dovesti do poteškoća sa zatvaranjem vremena na Avalon-MM hostovima.

Sljedeći vremenski dijagrami pokazuju ponašanje za minimalnu ResponseLatency od 1 ili 2 ciklusa. Imajte na umu da stvarna latencija odgovora također može biti veća od minimalne dozvoljene vrijednosti kao što ovi vremenski dijagrami ilustruju.

Slika 17. minimumResponseLatency je jednak jednom ciklusu

clk read
readdatavalid data

Minimalna latencija odgovora od 1 ciklusa

Slika 18. minimumResponseLatency je jednak dva ciklusa clk
očitajte 2 ciklusa minimumResponseLatency
readdatavalid data

Kompatibilnost
Interfejsi sa istom minimalnom kašnjenjem odgovora su interoperabilni bez ikakvih prilagođavanja. Ako host ima veću minimumResponseLatency od agenta, koristite registre cjevovoda da nadoknadite razlike. Registar cjevovoda bi trebao

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 35

3. Avalon memorijsko mapirani interfejsi 683091 | 2022.01.24

odgoditi čitanje podataka od agenta. Ako agent ima veću minimumResponseLatency od hosta, sučelja su interoperabilna bez prilagođavanja.

3.6. Address Alignment
Interkonekcija podržava samo usklađene pristupe. Host može izdati samo adrese koje su višestruke širine njegovih podataka u simbolima. Domaćin može pisati djelomične riječi deassertacijom nekih bajtova. Za nprampLe, bajtovi za upis od 2 bajta na adresi 2 su 4'b1100.

3.7. Avalon-MM Agent Addressing

Dinamičko određivanje veličine magistrale upravlja podacima tokom prijenosa između parova host-agent različitih širina podataka. Podaci agenta su poravnati u susednim bajtovima u adresnom prostoru hosta.

Ako je širina podataka hosta šira od širine podataka agenta, riječi u adresnom prostoru hosta mapiraju na više lokacija u adresnom prostoru agenta. Za npramp32-bitni host čita sa 16-bitnog agenta rezultira dva prijenosa čitanja na strani agenta. Čitanja se odnose na uzastopne adrese.

Ako je host uži od agenta, tada interkonekcija upravlja linijama bajtova agenta. Tokom prijenosa čitanja hosta, interkonekcija predstavlja samo odgovarajuće bajtove podataka agenta užem hostu. Tokom prijenosa pisanja hosta, interkonekcija
automatski potvrđuje bajtove signale za pisanje podataka samo u specificirane bajtove agenta.

Agenti moraju imati širinu podataka od 8, 16, 32, 64, 128, 256, 512 ili 1024 bita. Sljedeća tabela prikazuje poravnanje za podatke agenta različitih širina unutar 32-bitnog hosta koji obavlja pristup punoj riječi. U ovoj tabeli, OFFSET[N] se odnosi na pomak veličine riječi agenta u adresnom prostoru agenta.

Tablica 12. Dinamičko određivanje veličine sabirnice Mapiranje adrese host-agenta

Adresa bajtova hosta (1)

Pristup

0x00

0x04

0x08

32-bitni podaci o hostu

Kada pristupate 8-bitnom interfejsu agenta

Kada pristupate 16-bitnom interfejsu agenta

OFFSET[0]7..0

OFFSET[0]15..0 (2)

OFFSET[1]7..0 OFFSET[2]7..0 OFFSET[3]7..0

OFFSET[1]15..0 — —

OFFSET[4]7..0

OFFSET[2]15..0

OFFSET[5]7..0 OFFSET[6]7..0 OFFSET[7]7..0

OFFSET[3]15..0 — —

OFFSET[8]7..0

OFFSET[4]15..0

OFFSET[9]7..0

OFFSET[5]15..0

Kada pristupate 64-bitnom interfejsu agenta OFFSET[0]31..0 — — —
OFFSET[0]63..32 — — —
OFFSET[1]31..0 —
nastavak…

Specifikacije Avalon® interfejsa 36

Pošalji povratne informacije

3. Avalon memorijsko mapirani interfejsi 683091 | 2022.01.24

Adresa bajtova hosta (1)

Pristup

Kada pristupate 8-bitnom interfejsu agenta

32-bitni podaci o hostu
Kada pristupate 16-bitnom interfejsu agenta

OFFSET[10]7..0

—

OFFSET[11]7..0

—

0x0C

OFFSET[12]7..0

OFFSET[6]15..0

OFFSET[13]7..0

OFFSET[7]15..0

OFFSET[14]7..0

—

4 I tako dalje

OFFSET[15]7..0 I tako dalje

- I tako dalje

Napomene: 1. Iako host izdaje bajt adrese, host pristupa punim 32-bitnim riječima. 2. Za sve unose agenta, [ ] je pomak riječi, a vrijednosti indeksa su bitovi u riječi.

Kada pristupate 64-bitnom interfejsu agenta — —
OFFSET[1]63..32 — — — I tako dalje

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 37

683091 | 2022.01.24. Pošalji povratnu informaciju

4. Avalon Interrupt Interface
Avalon Interrupt interfejsi omogućavaju komponentama agenta da signaliziraju događaje host komponentama. Za nprampDakle, DMA kontroler može prekinuti procesor nakon završetka DMA prijenosa.

4.1. Prekinite pošiljaoca
Pošiljalac prekida šalje jedan signal prekida do prijemnika prekida. Tajming irq signala mora biti sinhrono sa rastućom ivicom pridruženog sata. irq nema veze sa bilo kojim prijenosom na bilo kojem drugom sučelju. irq mora biti potvrđen dok se ne potvrdi na povezanom interfejsu Avalon-MM agenta.
Prekidi su specifični za komponentu. Prijemnik obično određuje odgovarajući odgovor čitanjem registra statusa prekida iz interfejsa Avalon-MM agenta.

4.1.1. Avalon Interrupt Sender Signal Roles

Tablica 13. Uloge signala pošiljatelja prekida

Signal Role

Širina

Smjer

Obavezno

irq irq_n

1-32

Izlaz

Opis
Zahtjev za prekidom. Pošiljalac prekida šalje signal prekida do prijemnika prekida.

4.1.2. Svojstva pošiljaoca prekida

Tablica 14. Svojstva pošiljatelja prekida

Naziv nekretnine

Zadana vrijednost

Legal Values

Opis

povezanaAdresabl

N/A

ePoint

povezanClock

N/A

Naziv Avalon-MM agenta na ovoj komponenti.
Naziv interfejsa sata na ovome
komponenta.

Naziv interfejsa agenta Avalon-MM koji omogućava pristup registrima za servisiranje prekida.
Ime interfejsa sata kojem je ovaj pošiljalac prekida sinhroni. Pošiljalac i primalac mogu imati različite vrijednosti za ovo svojstvo.

povezanoReset

N/A

Naziv resetovanja

Ime sučelja za poništavanje na koji je ovaj prekid

interfejs za ovo

pošiljalac je sinhroni.

komponenta.

ISO 9001:2015 Registrovan

4. Avalon Interrupt Interface 683091 | 2022.01.24

4.2. Prijemnik prekida
Interfejs primaoca prekida prima prekide od interfejsa pošiljaoca prekida. Komponente sa Avalon-MM sučeljima hosta mogu uključivati prijemnik prekida za otkrivanje prekida koje su potvrdile komponente agenta sa interfejsima pošiljaoca prekida. Prijemnik prekida prihvata zahtjeve za prekide od svakog pošiljatelja prekida kao poseban bit.

4.2.1. Uloge signala prijemnika prekida Avalon

Tablica 15. Uloge signala prijemnika prekida

Signal Role

Širina

Smjer

Obavezno

irq

Input

Opis
irq je an -bitni vektor, gdje svaki bit odgovara direktno jednom IRQ pošiljaocu bez inherentne pretpostavke prioriteta.

4.2.2. Svojstva prijemnika prekida

Tablica 16. Svojstva prijemnika prekida

Naziv nekretnine

Zadana vrijednost

Legal Values

Opis

pridružena adresabilna točka

N/A

Name of Naziv Avalon-MM host interfejsa koji se koristio

Avalon-MM usluga prekida primanja na ovom interfejsu.

domaćin

interfejs

povezanClock

N/A

Name of an Naziv interfejsa Avalon Clock na koji je ovo

Avalon

prijemnik prekida je sinhroni. Pošiljalac i

Sat

prijemnik može imati različite vrijednosti za ovo svojstvo.

interfejs

povezanoReset

N/A

Name of an Ime interfejsa za resetovanje na koji je ovaj prekid

Avalon

prijemnik je sinhroni.

Reset

interfejs

4.2.3. Interrupt Timing

Avalon-MM host servisira prekid prioriteta 0 prije prekida prioriteta 1.

Slika 19.

Interrupt Timing

Na sljedećoj slici, prekid 0 ima veći prioritet. Prijemnik prekida je u procesu obrade int1

kada se potvrdi int0. Rukovalac int0 se poziva i završava. Zatim, int1 rukovalac nastavlja. The

dijagram prikazuje int0 deasserts u trenutku 1. int1 deasserts u trenutku 2.

clk

Individualni int0 zahtjevi
int1

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 39

683091 | 2022.01.24. Pošalji povratnu informaciju

5. Avalon Streaming Interfejsi

Možete koristiti Avalon Streaming (Avalon-ST) sučelje za komponente koje pokreću jednosmjerne podatke visokog propusnog opsega, niske latencije. Tipične aplikacije uključuju multipleksirane tokove, pakete i DSP podatke. Signali Avalon-ST interfejsa mogu opisati tradicionalne streaming interfejse koji podržavaju jedan tok podataka bez znanja o kanalima ili granicama paketa. Interfejs također može podržati složenije protokole sposobne za burst i prijenos paketa s paketima koji se isprepliću na više kanala.

Napomena:

Ako vam je potreban interfejs za strimovanje podataka visokih performansi, pogledajte Poglavlje 6 Avalon Streaming kreditni interfejsi.

Slika 20. Avalon-ST interfejs – tipična primena Avalon-ST interfejsa

Intel FPGA Avalon-ST sučelja s tiskanim krugom (Ravan podataka)

Planer

Avalon-ST ulaz

Rx IF Core ch

Izvor 0-2 Sink 1

Avalon-MM sučelje (kontrolna ravnina)

Izvor

Tx IF Core Sink

Avalon-ST izlaz

Avalon-MM Host Interface
Procesor

Avalon-MM Host Interface
IO kontrola

Avalon-MM Agent Interface
SDRAM Cntl
SDRAM memorija

Svi Avalon-ST interfejsi izvora i ponora nisu nužno interoperabilni. Međutim, ako dva sučelja pružaju kompatibilne funkcije za isti prostor aplikacije, dostupni su adapteri koji im omogućavaju međuoperaciju.

ISO 9001:2015 Registrovan

5. Avalon Streaming Interfaces 683091 | 2022.01.24
Avalon-ST sučelja podržavaju putanje podataka za koje su potrebne sljedeće karakteristike:
· Prenos podataka od tačke do tačke niske latencije i velike propusnosti
· Podrška za više kanala uz fleksibilno preplitanje paketa
· Sideband signalizacija kanala, greške i početak i kraj razgraničenja paketa
· Podrška za razbijanje podataka
· Automatsko prilagođavanje interfejsa
5.1. Uslovi i koncepti
Protokol sučelja Avalon-ST definira sljedeće pojmove i koncepte:
· Avalon Streaming System – Avalon Streaming sistem sadrži jednu ili više Avalon-ST konekcija koje prenose podatke sa izvornog interfejsa na interfejs primaoca. Gore prikazani sistem sastoji se od Avalon-ST interfejsa za prenos podataka sa sistemskog ulaza na izlaz. Avalon-MM upravljački i statusni registri interfejsi obezbeđuju softversku kontrolu.
· Avalon Streaming komponente – Tipičan sistem koji koristi Avalon-ST interfejse kombinuje više funkcionalnih modula, zvanih komponente. Dizajner sistema konfiguriše komponente i povezuje ih zajedno za implementaciju sistema.
· Izvorni i sinkronistički interfejsi i veze – Kada se dve komponente povežu, podaci teku od interfejsa izvora do interfejsa primaoca. Avalon specifikacije interfejsa kombinaciju izvornog interfejsa koji se povezuje sa sučeljem ponora naziva vezom.
· Protupritisak – Protupritisak omogućava prijemniku da signalizira izvoru da prestane sa slanjem podataka. Podrška za protivpritisak je opciona. Umivaonik koristi povratni pritisak da zaustavi protok podataka iz sljedećih razloga:
— Kada su FIFO-ovi sudopera puni
— Kada postoji zagušenje na njegovom izlaznom interfejsu
· Transferi i ciklusi spremnosti – prijenos rezultira širenjem podataka i kontrole od izvornog interfejsa do interfejsa primaoca. Za interfejse podataka, ciklus spremnosti je ciklus tokom kojeg sinkron može prihvatiti transfer.
· Simbol – Simbol je najmanja jedinica podataka. Za većinu paketnih interfejsa, simbol je bajt. Jedan ili više simbola čine jednu jedinicu podataka koji se prenose u ciklusu.
· Kanal – Kanal je fizička ili logička staza ili veza kroz koju informacije prolaze između dva porta.
· Otkucaj – Otkucaj je prenos jednog ciklusa između interfejsa izvora i ponora koji se sastoji od jednog ili više simbola.
· Paket – Paket je skup podataka i kontrolnih signala koje izvor simultano prenosi. Paket može sadržavati zaglavlje koje pomaže ruterima i drugim mrežnim uređajima da usmjere paket na ispravno odredište. Aplikacija definira format paketa, a ne ovu specifikaciju. Avalon-ST paketi mogu biti varijabilne dužine i mogu se preplitati preko veze. Sa Avalon-ST interfejsima, upotreba paketa je opciona.

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 41

5. Avalon Streaming Interfaces 683091 | 2022.01.24

5.2. Uloge signala Avalon Streaming Interface

Svaki signal u Avalon streaming izvoru ili sučelju ponora odgovara jednoj ulozi Avalon streaming signala. Avalon streaming interfejs može sadržavati samo jednu instancu svake signalne uloge. Sve uloge Avalon streaming signala primjenjuju se i na izvore i na ponore i imaju isto značenje za oba.

Tabela 17.

Avalon Streaming Interface Signals
U sljedećoj tabeli, sve signalne uloge su aktivne visoke.

Signal Role

Širina

Smjer

Obavezno

Opis

greška podataka kanala spremna
validan

1 128 1 8,192 1 256
1
1

Fundamental Signals

Izvor Sink

Broj kanala za podatke koji se prenose

na trenutnom ciklusu.

Ako sučelje podržava signal kanala,

sučelje također mora definirati parametar maxChannel.

Izvor Sink

Signal podataka od izvora do ponora,

obično nosi najveći deo informacija

prebačen.

Parametri dalje definiraju sadržaj i

format signala podataka.

Izvor Sink

Bitna maska za označavanje grešaka koje utiču na podatke

se prenosi u trenutnom ciklusu. Samo jedan bit

signala greške maskira svaku od grešaka

komponenta prepoznaje. ErrorDescriptor

definira svojstva signala greške.

Sink Source

Potvrđuje visoku vrijednost koja ukazuje na to da sudoper može prihvatiti

podaci. spremnost potvrđuje sudoper u ciklusu

označiti ciklus kao spreman

ciklus. Izvor može samo tvrditi valjano i

prenos podataka tokom ciklusa spremnosti.

Izvori bez spremnog ulaza ne podržavaju povratni pritisak. Umivaonici bez spremnog izlaza nikada ne moraju pod pritiskom.

Izvor Sink

Izvor potvrđuje ovaj signal da kvalifikuje sve ostale

izvor signala. Sudoper samples data i

ostali signali od izvora do ponora u ciklusima spremnosti

gdje se potvrđuje validnost. Svi ostali ciklusi su

ignorisano.

Izvori bez valjanog izlaza implicitno daju valjane podatke o svakom ciklusu da ponor ne postavlja protupritisak. Ponori bez valjanog unosa očekuju valjane podatke za svaki ciklus koji ne vrše povratni pritisak.

prazan
endofpacket startofpacket

1 10
1 1

Signali prenosa paketa

Izvor Sink

Označava broj simbola koji su prazni,

odnosno ne predstavljaju valjane podatke. Prazan

signal nije neophodan na interfejsima gde postoje

je jedan simbol po taktu.

Izvor Sink

Izvor tvrdi da označava kraj a

paket.

Izvor Sink

Izvor tvrdi da označava početak

paket.

Specifikacije Avalon® interfejsa 42

Pošalji povratne informacije

5. Avalon Streaming Interfaces 683091 | 2022.01.24

5.3. Sekvenciranje signala i tajming

5.3.1. Sinhroni interfejs
Svi prijenosi Avalon-ST veze odvijaju se sinhrono sa rastućom ivicom pridruženog signala takta. Svi izlazi od interfejsa izvora do interfejsa ponora, uključujući podatke, kanal i signale greške, moraju biti registrovani na rastućoj ivici takta. Ulazi u sučelje ponora ne moraju biti registrovani. Registrovanje signala na izvoru olakšava rad na visokim frekvencijama.
5.3.2. Clock Enables
Avalon-ST komponente obično ne uključuju ulaz za omogućavanje takta. Sama Avalon-ST signalizacija je dovoljna da odredi cikluse koje komponenta treba i ne treba omogućiti. Komponente usklađene sa Avalon-ST mogu imati ulaz za omogućavanje takta za svoju internu logiku. Međutim, komponente koje koriste omogućavanje takta moraju osigurati da se tajming interfejsa pridržava protokola.

5.4. Svojstva Avalon-ST interfejsa

Tabela 18. Svojstva Avalon-ST interfejsa

Ime svojstva povezanoClock

Zadana vrijednost
1

Legal Values
Interfejs sata

Opis
Naziv interfejsa Avalon Clock sa kojim je ovaj Avalon-ST interfejs sinhroni.

povezanoReset beatsPerCycle

Reset

Naziv Avalon Reset interfejsa na koji je ovo

interfejs Avalon-ST interfejs je sinhroni.

1,2,4,8 Određuje broj otkucaja koji se prenose u singlu

ciklus. Ova nekretnina vam omogućava prijenos 2 odvojena,

ali korelirani tokovi koji koriste iste

početak_paketa, kraj_paketa, spreman i

validni signali.

beatsPerCycle je retko korišćena karakteristika AvalonST protokola.

dataBitsPerSymbol

1 512 Definira broj bitova po simbolu. Za nprample,

bajt-orijentisani interfejsi imaju 8-bitne simbole. Ova vrijednost

nije ograničeno na potenciju od 2.

praznoWithinPacket

false

true, false Kada je istinito, prazno je važeće za cijeli paket.

errorDescriptor

List of

Lista riječi koje opisuju grešku povezanu s

žice

svaki bit signala greške. Dužina liste mora

biti isti kao i broj bitova u signalu greške.

Prva riječ na listi odnosi se na najviši red

bit. Za nprample, “crc, overflow” znači da bit[1]

greške označava CRC grešku. Bit [0] označava an

greška prelivanja.

firstSymbolInHigh OrderBits

istina

tačno, lažno

Kada je istinito, simbol prvog reda se vodi do najvažnijih bitova podatkovnog interfejsa. Simbol najvišeg reda je označen kao D0 u ovoj specifikaciji. Kada je ovo svojstvo postavljeno na false, prvi simbol se pojavljuje na nižim bitovima. D0 se pojavljuje na podacima [7:0]. Za 32-bitnu sabirnicu, ako je istina, D0 se pojavljuje na bitovima[31:24].
nastavak…

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 43

5. Avalon Streaming Interfaces 683091 | 2022.01.24

Naziv svojstva maxChannel readyLatency
spreman dodatak(1)

Zadana vrijednost
0 0
0

Pravne vrijednosti 0 255
0 8
0 8

Opis
Maksimalan broj kanala koji interfejs podataka može podržati.
Definira odnos između potvrđivanja signala spremnosti i tvrdnje važećeg signala. Ako je spremanLatencija = gdje je n > 0, validno se može tvrditi samo ciklusa nakon potvrđivanja spremnosti. Za nprample, ako je readyLatency = 1, kada prijemnik tvrdi da je spreman, izvor treba da odgovori validnom tvrdnjom najmanje 1 ciklus nakon što vidi tvrdnju spremnost iz prijemnika.
Definira broj prijenosa koje sudoper može uhvatiti nakon što je spremnost poništena. Kada je readyAllowance = 0, sink ne može prihvatiti nikakve transfere nakon što je spremnost poništena. Ako je spremanDodatak = gdje veći od 0, sudoper može prihvatiti do transferi nakon što je spremnost poništena.

Napomena:

Ako generišete Avalon streaming interkonekciju sa Avalon streaming izvor/sink BFM-ovima ili prilagođenim komponentama i ovi BFM-ovi ili prilagođene komponente imaju različite zahtjeve readyLatency, Platform Designer će umetnuti adaptere u generiranu interkonekciju kako bi prilagodio razliku ReadyLatency između sučelja izvora i prijemnika. Očekuje se da se vaša logika izvora i prijemnika pridržava svojstava generiranog interkonekcije.

5.5. Tipični prijenosi podataka
Ovaj odjeljak definira prijenos podataka sa izvornog sučelja na sučelje primaoca. U svim slučajevima, izvor podataka i prijemnik podataka moraju biti u skladu sa specifikacijom. Prijenos podataka nije odgovoran za otkrivanje grešaka izvornog protokola.

5.6. Detalji o signalu
Slika prikazuje signale koje Avalon-ST interfejs obično uključuje. Tipični Avalon-ST izvorni interfejs prenosi validne, podatke, greške i signale kanala u sinkron. Sudoper može primijeniti protupritisak sa signalom spremnosti.

(1) · Ako je readyLatency = 0, readyAllowance može biti 0 ili veći od 0.
· Ako je readyLatency > 0, readyAllowance mora biti jednak ili veći od readyLatency.
· Ako izvor ili prijemnik ne specificiraju vrijednost za readyAllowance onda readyAllowance = readyLatency. Dizajni ne zahtijevaju dodavanje readyAllowance osim ako ne želite da izvor ili ponor imaju prednosttage ove karakteristike.

Specifikacije Avalon® interfejsa 44

Pošalji povratne informacije

5. Avalon Streaming Interfaces 683091 | 2022.01.24

Slika 21. Tipični izvor podataka signala Avalon-ST interfejsa
validan kanal greške podataka

Data Sink spreman

Više detalja o ovim signalima:
· Read-On interfejsi koji podržavaju protivpritisak, sudoper potvrđuje da je spreman da označi cikluse u kojima se transferi mogu odvijati. Ako je spremnost se potvrđuje na ciklusu , ciklus smatra se spremnim ciklusom.
· validan – Valjani signal kvalifikuje važeće podatke u bilo kom ciklusu sa prenosom podataka od izvora do ponora. U svakom važećem ciklusu sudoper sampje signal podataka i drugi izvor signala.
· podaci – signal podataka nosi najveći dio informacija koje se prenose od izvora do ponora. Signal podataka se sastoji od jednog ili više simbola koji se prenose u svakom ciklusu takta. Parametar dataBitsPerSymbol definira kako se signal podataka dijeli na simbole.
· error–U signalu greške, svaki bit odgovara mogućem stanju greške. Vrijednost 0 u bilo kojem ciklusu ukazuje na podatke bez grešaka u tom ciklusu. Ova specifikacija ne definira akciju koju komponenta poduzima kada se otkrije greška.
· kanal – Izvor pokreće signal opcionog kanala da bi pokazao kojem kanalu pripadaju podaci. Značenje kanala za dati interfejs zavisi od aplikacije. U nekim aplikacijama kanal označava broj interfejsa. U drugim aplikacijama, kanal označava broj stranice ili vremenski okvir. Kada se koristi signal kanala, svi podaci koji se prenose u svakom aktivnom ciklusu pripadaju istom kanalu. Izvor se može promijeniti na drugi kanal u uzastopnim aktivnim ciklusima.
Interfejsi koji koriste signal kanala moraju definirati parametar maxChannel kako bi ukazali na maksimalni broj kanala. Ako se broj kanala koje sučelje podržava dinamički mijenja, maxChannel označava maksimalan broj koji sučelje može podržati.

5.7. Izgled podataka

Slika 22.

Simboli podataka

Sljedeća slika prikazuje 64-bitni signal podataka sa dataBitsPerSymbol=16. Simbol 0 je najviše

značajan simbol.

48 47 32 31 16 15

simbol 0 simbol 1 simbol 2 simbol 3

Avalon Streaming interfejs podržava i big-endian i little-endian mod. Slika ispod je bivšiample big-endian moda, gdje je simbol 0 u bitovima visokog reda.

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 45

5. Avalon Streaming Interfaces 683091 | 2022.01.24

Slika 23.

Izgled podataka
Vremenski dijagram na sljedećoj slici prikazuje 32-bitni example gdje je dataBitsPerSymbol=8, a beatsPerCycle=1.
clk
spreman
validan

greška kanala
data[31:24] data[23:16] data[15:8] data[7:0]

D10

D11

DA DE

D12

DB DF

D13

5.8. Prijenos podataka bez povratnog pritiska

Prijenos podataka bez protupritiska je najosnovniji Avalon-ST prijenos podataka. U bilo kom datom ciklusu takta, izvorni interfejs pokreće podatke i opcioni kanal i signale greške, i potvrđuje validnost. Sučelje sudopera sampako je potvrđeno da su ovi signali na rastućoj ivici referentnog sata ako je validan.

Slika 24.

Prijenos podataka bez povratnog pritiska

clk valid

podaci o grešci kanala

D0 D1

D2 D3

5.9. Prijenos podataka s protupritiskom
Sink se potvrđuje da je spreman za jedan ciklus takta kako bi pokazao da je spreman za aktivni ciklus. Ako je ponor spreman za podatke, ciklus je ciklus spreman. Tokom ciklusa spremnosti, izvor može potvrditi valjanost i dati podatke u ponor. Ako izvor nema podataka za slanje, izvor poništava validnost i može dovesti podatke do bilo koje vrijednosti.
Interfejsi koji podržavaju povratni pritisak definiraju parametar readyLatency kako bi ukazali na broj ciklusa od trenutka kada je spremnost potvrđena do pokretanja valjanih podataka. Ako je readyLatency različita od nule, ciklus je ciklus spreman ako je spremnost potvrđeno na ciklusu .
Kada je readyLatency = 0, prijenos podataka se događa samo kada su spremni i važeći potvrđeni u istom ciklusu. U ovom modu, izvor ne prima signal spremnosti od ponora prije slanja valjanih podataka. Izvor pruža podatke i tvrdi da su validni kad god izvor ima valjane podatke. Izvor čeka da ponor uhvati podatke i spreman je za potvrdu. Izvor može promijeniti podatke u bilo kojem trenutku. Sink hvata ulazne podatke iz izvora samo kada su spremni i validni.

Specifikacije Avalon® interfejsa 46

Pošalji povratne informacije

5. Avalon Streaming Interfaces 683091 | 2022.01.24
Kada je readyLatency >= 1, ponor potvrđuje spremnost prije samog ciklusa spremnosti. Izvor može odgovoriti tokom odgovarajućeg sljedećeg ciklusa tvrdnjom valid. Izvor možda neće biti validan tokom ciklusa koji nisu spremni ciklusi.
readyAllowance definira broj prijenosa koje sink može uhvatiti kada je spremnost poništena. Kada je readyAllowance = 0, sink ne može prihvatiti nikakve transfere nakon što je spremnost poništena. Ako je spremanDodatak = gdje je n > 0, ponor može prihvatiti do transferi nakon što je spremnost poništena.
5.9.1. Prijenos podataka korištenjem readyLatency i readyAllowance

Sljedeća pravila se primjenjuju prilikom prijenosa podataka s readyLatency i readyAllowance.
· Ako je readyLatency 0, readyAllowance može biti veći ili jednak 0.
· Ako je readyLatency veća od 0, readyAllowance može biti veća ili jednaka readyLatency.

Kada je readyLatency = 0 i readyAllowance = 0, prijenos podataka se događa samo kada su potvrđeni i spremni i validni. U ovom slučaju, izvor ne prima signal spremnosti od ponora prije slanja valjanih podataka. Izvor pruža podatke i tvrdnje valjane kad god je to moguće. Izvor čeka da ponor uhvati podatke i spreman je za potvrdu. Izvor može promijeniti podatke u bilo kojem trenutku. Sink hvata ulazne podatke iz izvora samo kada su spremni i validni.

Slika 25. ReadyLatency = 0, readyAllowance = 0

Kada je readyLatency = 0 i readyAllowance = 0, izvor može potvrditi da je validan u bilo kojem trenutku. Sink hvata podatke iz izvora samo kada je spreman = 1.

Sljedeća slika prikazuje ove događaje: 1. U ciklusu 1 izvor daje podatke i tvrdnje valjane. 2. U ciklusu 2, sudoper potvrđuje spremnost i D0 se prenosi. 3. U ciklusu 3, D1 se prenosi. 4. U ciklusu 4, ponor potvrđuje spremnost, ali izvor ne pokreće valjane podatke. 5. Izvor daje podatke i tvrdnje koje su važeće u ciklusu 6. 6. U ciklusu 8, ponor potvrđuje spremnost, tako da se D2 prenosi. 7. D3 transferi u ciklusu 9 i D4 transferi u ciklusu 10.

0 1 2 3 4 5 6 7 8 9 10 11 12 13 clk0

spreman

validan

podaci

D0 D1

D3 D4

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 47

5. Avalon Streaming Interfaces 683091 | 2022.01.24

Slika 26. ReadyLatency = 0, readyAllowance = 1

Kada je readyLatency = 0 i readyAllowance = 1, sinkron može uhvatiti još jedan prijenos podataka nakon spremnosti = 0.

Sljedeća slika prikazuje ove događaje: 1. U ciklusu 1 izvor daje podatke i tvrdnje koje su valjane, dok se sinkronizacija potvrđuje spremnom. D0 transferi. 2. D1 se prenosi u ciklusu 2. 3. U ciklusu 3, spreman deasserts, ali pošto je readyAllowance = 1 dozvoljen je još jedan prijenos, tako da je D2
transferi. 4. U ciklusu 5 i validna i spremna assert, tako da D3 prenosi. 5. U ciklusu 6, izvor poništava validnost, tako da nema prijenosa podataka. 6. U ciklusu 7, valjana tvrdnja i spremna deasserts, međutim, budući da je readyAllowance = 1 još jedan prijenos
je dozvoljeno, tako da D4 prenosi.

0 1 2 3 4 5 6 7 8 9 10 11 12 13 clk0

spreman

validan

podaci

D0 D1 D2

D5 D6

Slika 27. ReadyLatency = 1, readyAllowance = 2

Kada je readyLatency = 1 i readyAllowance = 2, sinkron može prenijeti podatke jedan ciklus nakon spremnih potvrđivanja, a dopuštena su još dva ciklusa prijenosa nakon spremnih deassert-a.

Sljedeća slika prikazuje ove događaje: 1. U ciklusu 0, ponor potvrđuje spremnost. 2. U ciklusu 1, izvor daje podatke i tvrdnje valjane. Prenos se dešava odmah. 3. U ciklusu 3, ponor se poništava spreman, ali izvor još uvijek potvrđuje važeće i pokreće važeće podatke
jer sink može uhvatiti podatke dva ciklusa nakon spremanja deassert-a. 4. U ciklusu 6, sudoper je spreman. 5. U ciklusu 7, izvor daje podatke i tvrdnje valjane. Ovi podaci su prihvaćeni. 6. U ciklusu 10, sink je deassertirao spreman, ali izvor potvrđuje validne i pokreće važeće podatke jer
sink može uhvatiti podatke dva ciklusa nakon spremanja deassert-a.

0 1 2 3 4 5 6 7 8 9 10 11 12 13 clk0

spreman

validan

podaci

D0 D1 D2 D3

D4 D5

D6 D7

Zahtjevi prilagodbe Sljedeća tabela opisuje da li sučelja izvora i ponora zahtijevaju prilagođavanje.

Specifikacije Avalon® interfejsa 48

Pošalji povratne informacije

5. Avalon Streaming Interfaces 683091 | 2022.01.24

Tabela 19. Zahtjevi za adaptaciju izvora/ponora

readyLatency

readyAllowance

Adaptacija

Izvor readyLatency = Sink Source readyAllowance =

readyLatency

Umivaonik spremanAllowance

Nije potrebna adaptacija: sudoper može uhvatiti sve prijenose.

Izvor readyAllowance > Sink readyAllowance

Potrebna adaptacija: Nakon što je spremnost poništena, izvor može poslati više prijenosa nego što ponor može uhvatiti.

Izvor readyAllowance < Sink readyAllowance

Nije potrebna prilagodba: nakon što je spremnost deaktivirana, ponor može uhvatiti više prijenosa nego što izvor može poslati.

Izvor spremanLatencija > Sink Izvor spremanAllowance =

readyLatency

Umivaonik spremanAllowance

Nije potrebna adaptacija: nakon što se potvrdi spremnost, izvor počinje slati kasnije nego što sink može uhvatiti. Nakon što je spremnost deaktivirana, izvor može poslati onoliko prijenosa koliko sink može uhvatiti.

Izvor readyAllowance> Sink readyAllowance

Potrebna adaptacija: Nakon što je spremnost poništena, izvor može poslati više prijenosa nego što ponor može uhvatiti.

Izvor readyAllowance< Sink readyAllowance

Nije potrebna prilagodba: nakon što je spremnost poništena, izvor šalje manje prijenosa nego što sink može uhvatiti.

Izvor readyLatency < SinkreadyLatency

Izvor readyAllowance = Sink readyAllowance

Potrebna adaptacija: Izvor može početi slati prijenose prije nego što sink može uhvatiti.

Izvor readyAllowance> Sink readyAllowance

Potrebna adaptacija: Izvor može početi slati prijenose prije nego što ponor može uhvatiti. Također, nakon što je spremnost poništena, izvor može poslati više prijenosa nego što sink može uhvatiti.

Izvor readyAllowance < Sink readyAllowance

Potrebna adaptacija: Izvor može početi slati prijenose prije nego što ponor može uhvatiti.

5.9.2. Prijenos podataka korištenjem readyLatency
Ako izvor ili prijemnik ne specificiraju vrijednost za readyAllowance onda readyAllowance= readyLatency. Dizajni koji koriste izvor i ponor ne zahtijevaju dodavanje readyAllowance osim ako ne želite da izvor ili ponor imaju prednosttage ove karakteristike.

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 49

5. Avalon Streaming Interfaces 683091 | 2022.01.24

Slika 28.

Prijenos s povratnim pritiskom, readyLatency=0
Sljedeća slika ilustruje ove događaje:

1. Izvor pruža podatke i tvrdnje koje su važeće u ciklusu 1, iako ponor nije spreman.

2. Izvor čeka do ciklusa 2, kada sinkronizacija bude spremna, prije nego što pređe na sljedeći ciklus podataka.

3. U ciklusu 3, izvor pokreće podatke u istom ciklusu i sinkron je spreman za primanje podataka. Prenos se dešava odmah.
4. U ciklusu 4, ponor potvrđuje spremnost, ali izvor ne pokreće valjane podatke.

012345678 clk

spreman

validan

kanal

greška

podaci

D0 D1

D2 D3

Slika 29.

Prijenos s povratnim pritiskom, readyLatency=1

Sljedeće slike prikazuju prijenose podataka sa readyLatency=1 i readyLatency=2, respektivno. U oba ova slučaja, spremnost se potvrđuje prije ciklusa spremnosti, a izvor odgovara 1 ili 2 ciklusa kasnije pružanjem podataka i tvrdnjom da je validan. Kada readyLatency nije 0, izvor mora poništiti potvrdu valjano u ciklusima koji nisu spremni.
clk

spreman

validan

kanal

greška

podaci

D0 D1

D2 D3 D4

Slika 30.

Prijenos s povratnim pritiskom, readyLatency=2

clk

spreman

validan

kanal

greška

podaci

D0 D1

D2 D3

5.10. Prijenos paketnih podataka
Svojstvo prijenosa paketa dodaje podršku za prijenos paketa sa sučelja izvora na sučelje primaoca. Definirana su tri dodatna signala za implementaciju prijenosa paketa. I izvorni i prijemni interfejs moraju uključivati ove dodatne signale za podršku paketima. Možete povezati samo sučelje izvora i ponora

Specifikacije Avalon® interfejsa 50

Pošalji povratne informacije

5. Avalon Streaming Interfaces 683091 | 2022.01.24

odgovarajućih svojstava paketa. Platform Designer ne dodaje automatski startofpacket, endofpacket i prazne signale u sučelja izvora ili ponora koji ne uključuju ove signale.

Slika 31. Izvor podataka signala za paketno sučelje Avalon-ST

Data Sink

spreman
validan
kanal greške podataka startofpacket
endofpacket prazan

5.11. Detalji o signalu
· startofpacket–Svi interfejsi koji podržavaju prijenos paketa zahtijevaju signal startofpacket. startofpacket označava aktivni ciklus koji sadrži početak paketa. Ovaj signal se tumači samo kada se potvrdi validnost.
· endofpacket–Sva sučelja koja podržavaju prijenos paketa zahtijevaju signal kraja paketa. endofpacket označava aktivni ciklus koji sadrži kraj paketa. Ovaj signal se tumači samo kada se potvrdi validnost. startofpacket i endofpacket se mogu potvrditi u istom ciklusu. Nisu potrebni ciklusi mirovanja između paketa. Signal početka paketa može uslijediti odmah nakon prethodnog signala kraja paketa.
· prazno – Opcijski signal praznog signala označava broj simbola koji su prazni tokom ciklusa završetka paketa. Sink samo provjerava vrijednost praznog tokom aktivnih ciklusa koji su potvrdili kraj paketa. Prazni simboli su uvijek posljednji simboli u podacima, oni koje nose bitovi nižeg reda kada je firstSymbolInHighOrderBits = true. Prazan signal je potreban na svim paketnim interfejsima čiji signal podataka nosi više od jednog simbola podataka i imaju format paketa promenljive dužine. Veličina praznog signala u bitovima je ceil[log2( )].

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 51

5. Avalon Streaming Interfaces 683091 | 2022.01.24

5.12. Protocol Details

Prijenos paketnih podataka slijedi isti protokol kao i tipični prijenos podataka sa dodatkom startofpacket, endofpacket i empty.

Slika 32.

Prijenos paketa
Sljedeća slika ilustruje prijenos 17-bajtnog paketa sa izvornog interfejsa na interfejs primaoca, gde je readyLatency=0. Ovaj vremenski dijagram ilustruje sljedeće događaje:

1. Prijenos podataka se događa u ciklusima 1, 2, 4, 5 i 6, kada su potvrđeni i spremni i validni.

2. Tokom ciklusa 1, startofpacket je potvrđen. Prva 4 bajta paketa se prenose.

3. Tokom ciklusa 6, endofpacket je potvrđen. prazno ima vrijednost 3. Ova vrijednost označava da je ovo kraj paketa i da su 3 od 4 simbola prazna. U ciklusu 6, bajt visokog reda, data[31:24] pokreće važeće podatke.

1234567 clk

spreman

validan

startofpacket

endofpacket

prazan

kanal

000

greška

000

podaci [31:24]

D0 D4

D8 D12 D16

podaci [23:16]

D1 D5

D9 D13

podaci [15:8]

D2 D6

D10 D14

podaci [7:0]

D3 D7

D11 D15

Specifikacije Avalon® interfejsa 52

Pošalji povratne informacije

683091 | 2022.01.24. Pošalji povratnu informaciju

6. Avalon Streaming Kreditni interfejsi
Avalon Streaming Credit interfejsi su za upotrebu sa komponentama koje pokreću visokopropusne, jednosmerne podatke sa malim kašnjenjem. Tipične aplikacije uključuju multipleksirane tokove, pakete i DSP podatke. Signali interfejsa Avalon Streaming Credit mogu opisati tradicionalne streaming interfejse koji podržavaju jedan tok podataka, bez znanja o kanalima ili granicama paketa. Interfejs također može podržati složenije protokole sposobne za burst i prijenos paketa s paketima koji se isprepliću na više kanala.
Svi Avalon Streaming Credit interfejsi izvora i ponora nisu nužno interoperabilni. Međutim, ako dva sučelja pružaju kompatibilne funkcije za isti prostor aplikacije, dostupni su adapteri koji im omogućavaju međuoperaciju.
Također možete povezati izvor Avalon Streaming Credit na Avalon Streaming sink preko adaptera. Slično, možete povezati Avalon Streaming izvor na Avalon Streaming Credit sink preko adaptera.
Avalon Streaming Credit interfejsi podržavaju putanje podataka za koje su potrebne sljedeće karakteristike:
· Prenos podataka od tačke do tačke niske latencije i velike propusnosti
· Podrška za više kanala uz fleksibilno preplitanje paketa
· Sideband signalizacija kanala, greške i početak i kraj razgraničenja paketa
· Podrška za razbijanje podataka
· Korisnički signali kao bočni signali za funkcionalnost koju definišu korisnici

6.1. Uslovi i koncepti
Protokol sučelja Avalon Streaming Credit definira sljedeće pojmove i koncepte:
· Avalon Streaming Kreditni sistem – Avalon Streaming Kreditni sistem sadrži jednu ili više Avalon Streaming Kreditnih veza koje prenose podatke sa izvornog interfejsa na interfejs primaoca.
· Avalon Streaming kreditne komponente – Tipičan sistem koji koristi Avalon Streaming interfejse kombinuje više funkcionalnih modula, koji se nazivaju komponente. Dizajner sistema konfiguriše komponente i povezuje ih zajedno za implementaciju sistema.
· Interfejsi i veze za izvor i sink – kada su dvije komponente povezane, krediti teku od ponora ka izvoru; a podaci teku od izvornog interfejsa do interfejsa primaoca. Kombinacija sučelja izvora povezanog sa sučeljem ponora naziva se vezom.
· Transferi – Prijenos rezultira širenjem podataka i kontrole od izvornog interfejsa do interfejsa primaoca. Za sučelja podataka, izvor može započeti prijenos podataka samo ako ima raspoložive kredite. Slično, sink može prihvatiti podatke samo ako ima neizmirene kredite.

ISO 9001:2015 Registrovan

6. Avalon Streaming Credit Interfaces 683091 | 2022.01.24

· Simbol – Simbol je najmanja jedinica podataka. Jedan ili više simbola čine jednu jedinicu podataka koji se prenose u ciklusu.
· Otkucaj – Otkucaj je prenos jednog ciklusa između interfejsa izvora i ponora koji se sastoji od jednog ili više simbola.
· Paket – Paket je skup podataka i kontrolnih signala koji se prenose zajedno. Paket može sadržavati zaglavlje koje pomaže ruterima i drugim mrežnim uređajima da usmjere paket na ispravno odredište. Format paketa definira aplikacija, a ne ova specifikacija. Avalon Streaming paketi mogu biti varijabilne dužine i mogu se preplitati preko veze. Sa interfejsom Avalon Streaming Credit, upotreba paketa je opciona.

6.2. Avalon Streaming Credit Interface Signal Roles

Svaki signal u Avalon Streaming Credit interfejsu izvora ili ponora odgovara jednoj ulozi signala Avalon Streaming Credit. Interfejs Avalon Streaming Credit može sadržavati samo jednu instancu svake signalne uloge. Sve uloge signala Avalon Streaming Credit primjenjuju se i na izvore i na ponore i imaju isto značenje za oba.

Tabela 20. Avalon Streaming Kreditni Interface Signali

Naziv signala

Smjer

ažurirati

Sink to

izvor

Širina

kredit

Sink to

1-9

izvor

Opciono / obavezno

Opis

Obavezno

Sink šalje ažuriranje, a izvor ažurira raspoloživi brojač kredita. Sink šalje ažuriranje izvoru kada se transakcija iskoči iz svog bafera.
Brojač kredita u izvoru se povećava za vrijednost na sabirnici kredita od ponora do izvora.

Obavezno

Označava dodatni kredit koji je dostupan na prijemniku kada se potvrdi ažuriranje.
Ova magistrala nosi vrijednost koju je specificirao sink. Širina kreditne magistrale je ceilog2(MAX_CREDIT + 1). Sink šalje raspoloživu kreditnu vrijednost na ovoj magistrali koja označava broj transakcija koje može prihvatiti. Izvor bilježi vrijednost kredita
samo ako je potvrđen signal ažuriranja.

return_credit Izvor za 1 ponor

podaci validni
greška

Izvor da potone
Izvor da potone

1-8192 1

Izvor da potone

1-256

Obavezno Obavezno Obavezno Opciono

Izvor tvrdi da vraća 1 kredit natrag u ponor.
Napomena: Za više detalja, pogledajte odeljak 6.2.3 Vraćanje kredita.
Podaci su podijeljeni u simbole prema postojećoj Avalon Streaming definiciji.
Potvrđeno od strane izvora kako bi se svi drugi izvori kvalificirali za potapanje signala. Izvor može tvrditi da je validan samo kada je kredit koji mu je dostupan veći od 0.
Bitna maska koja se koristi za označavanje grešaka koje utiču na podatke koji se prenose u trenutnom ciklusu. Jedan bit u grešci se koristi za svaku grešku koju prepoznaje komponenta, kao što je definirano svojstvom errorDescriptor.
nastavak…

Specifikacije Avalon® interfejsa 54

Pošalji povratne informacije

6. Avalon Streaming Credit Interfaces 683091 | 2022.01.24

Naziv kanala
startofpacket endofpacket prazan

Smjer Izvor prema umivaoniku
Od izvora do ponora Izvor do ponora Izvor do ponora
Izvor da potone
Izvor da potone

Širina

Opciono / obavezno

Opis

1-128

Opciono

Broj kanala za podatke koji se prenose u trenutnom ciklusu.
Ako sučelje podržava signal kanala, mora također definirati parametar maxChannel.

Signali prenosa paketa

Opciono

Izvor tvrdi da označava početak

od paketa.

Opciono

Izvor tvrdi da označava kraj

paket.

ceil(log2(NUM_SYMBOLS)) Opciono

Označava broj simbola koji su prazni, odnosno ne predstavljaju važeće podatke. Prazan signal se ne koristi na interfejsima gde postoji jedan simbol po taktu.

Korisnički signali

1-8192

Opciono

Bilo koji broj korisničkih signala po paketu može biti prisutan na sučeljima izvora i prijemnika. Izvor postavlja vrijednost ovog signala kada
startofpacket je potvrđen. Izvor ne bi trebao mijenjati vrijednost ovog signala do početka novog paketa. Više detalja nalazi se u odjeljku Signal korisnika.

1-8192

Opciono

Bilo koji broj korisničkih signala po simbolu može biti prisutan na izvoru i prijemniku. Više detalja nalazi se u odjeljku Signal korisnika.

6.2.1. Sinhroni interfejs

Svi prijenosi Avalon Streaming veze odvijaju se sinhrono sa rastućom ivicom pridruženog signala takta. Svi izlazi sa sučelja izvora na sučelje ponora,
uključujući podatke, kanal i signale greške, moraju biti registrovani na rastućoj ivici takta. Ulazi u sučelje ponora ne moraju biti registrovani. Registrovanje signala na izvoru olakšava rad na visokim frekvencijama.

Tablica 21. Svojstva kreditnog sučelja Avalon Streaming

Naziv nekretnine

Zadana vrijednost

Pravna vrijednost

Opis

povezanClock

Sat

Naziv interfejsa Avalon Clock na koji je ovo

interfejs

Avalon Streaming interfejs je sinhroni.

povezanoReset

Reset

Naziv Avalon Reset interfejsa na koji je ovo

interfejs

Avalon Streaming interfejs je sinhroni.

dataBitsPerSymbol simboliPerBeat

1 8192

Definira broj bitova po simbolu. Za nprample,

bajt-orijentisani interfejsi imaju 8-bitne simbole. Ova vrijednost je

nije ograničeno na snagu 2.

1 8192

Broj simbola koji se prenose na svaki

važeći ciklus.

maxCredit

256

1-256

Maksimalni broj kredita koji interfejs podataka može podržati.
nastavak…

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 55

6. Avalon Streaming Credit Interfaces 683091 | 2022.01.24

Ime svojstva errorDescriptor

Zadana vrijednost
0

firstSymbolInHighOrderBits true

maxChannel

Pravna vrijednost

Opis

Lista stringova

Lista riječi koje opisuju grešku povezanu sa svakim bitom signala greške. Dužina liste mora biti ista kao i broj bitova u signalu greške. Prva riječ na listi odnosi se na bit najvišeg reda. Za nprample, “crc, overflow” znači da bit [1] greške ukazuje na CRC grešku. Bit[0] ukazuje na grešku prekoračenja.

tačno, lažno

Maksimalan broj kanala za podatkovni interfejs

može podržati.

6.2.2. Tipični prijenosi podataka
Ovaj odjeljak definira prijenos podataka sa izvornog sučelja na sučelje primaoca. U svim slučajevima, izvor podataka i prijemnik podataka moraju biti u skladu sa specifikacijom. Nije odgovornost prijemnika podataka da otkrije greške izvornog protokola.
Slika ispod prikazuje signale koji se obično koriste u interfejsu Avalon Streaming Credit.
Slika 33. Tipični Avalon Streaming kreditni signali

Kao što ova slika pokazuje, tipičan interfejs izvora Avalon Streaming Credit prenosi validne, podatke, greške i signale kanala u sinkronizaciju. Umivaonik pokreće ažuriranje i kreditne signale.

Specifikacije Avalon® interfejsa 56

Pošalji povratne informacije

6. Avalon Streaming Credit Interfaces 683091 | 2022.01.24
Slika 34. Tipični kredit i prijenos podataka

Gornja slika prikazuje tipičan prijenos kredita i podataka između izvora i ponora. Može postojati proizvoljno kašnjenje između primaoca koji potvrđuje ažuriranje i izvora koji prima ažuriranje. Slično, može postojati proizvoljno kašnjenje između izvorne tvrdnje koja je važeća za podatke i prijemnika koji prima te podatke. Kašnjenje na kreditnoj putanji od ponora do izvora i putanje podataka od izvora do ponora ne moraju biti jednake. Ova kašnjenja mogu biti i 0 ciklusa, tj. kada sink potvrdi ažuriranje, to vidi izvor u istom ciklusu. Suprotno tome, kada izvor tvrdi da je validan, to se vidi od strane ponora u istom ciklusu. Ako izvor ima nula kredita, ne može tvrditi da je validan. Preneseni krediti su kumulativni. Ako je sink prenio kredite jednake svom maxCredit svojstvu, a nije primio nikakve podatke, ne može potvrditi ažuriranje dok ne primi najmanje 1 podatak ili ne primi puls return_credit od izvora.
Sink ne može povratiti podatke iz izvora ako je sink obezbijedio kredite izvoru, tj. sink mora prihvatiti podatke iz izvora ako postoje nepodmireni krediti. Izvor ne može tvrditi da je validan ako nije dobio nikakav kredit ili je iscrpio primljene kredite, odnosno već je poslao podatke umjesto primljenih kredita.
Ako izvor ima nula bodova, izvor ne može započeti prijenos podataka u istom ciklusu u kojem prima kredite. Slično, ako je sink prenio kredite jednake svom maxCredit svojstvu i primi podatke, sink ne može poslati ažuriranje u istom ciklusu u kojem je primio podatke. Ova ograničenja su postavljena kako bi se izbjegle kombinacijske petlje u implementaciji.
6.2.3. Vraćanje kredita
Protokol Avalon Streaming Credit podržava signal return_credit. Ovo koristi izvor za vraćanje kredita nazad u sink. Svakim ciklusom ovaj signal se potvrđuje, to ukazuje da izvor vraća 1 kredit. Ako izvor želi vratiti više kredita, ovaj signal se mora potvrditi u više ciklusa. Za nprampda, ako izvor želi da vrati 10 neizmirenih kredita, on potvrđuje return_credit signal za 10 ciklusa. Sink treba da vodi računa o vraćenim kreditima u svojim internim šalterima za održavanje kredita. Krediti se mogu vratiti od strane izvora u bilo kojem trenutku sve dok ima kredita veće od 0.
Slika u nastavku daje primjer kredita koji vraćaju izvor. Kao što je prikazano na slici, outstanding_credit je interni brojač za izvor. Kada izvor vrati kredite, ovaj brojač se smanjuje.

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 57

Slika 35. Izvorni povratni krediti

6. Avalon Streaming Credit Interfaces 683091 | 2022.01.24

Napomena:

Iako gornji dijagram prikazuje vraćanje kredita kada je validnost poništena, return_credit se također može potvrditi dok je validan potvrđen. U ovom slučaju, izvor efektivno troši 2 kredita: jedan za validan i jedan za return_credit.

6.3. Avalon Streaming Kreditni korisnički signali
Korisnički signali su opcioni signali bočnog pojasa koji teku zajedno sa podacima. Smatraju se validnim samo kada su podaci validni. S obzirom na to da korisnički signali nemaju nikakvo definirano značenje ili svrhu, mora biti oprezan pri korištenju ovih signala. Odgovornost je dizajnera sistema da se pobrine da se dva IP-a međusobno povezana slažu o ulogama korisničkih signala.
Predlažu se dvije vrste korisničkih signala: korisnički signali po simbolu i korisnički signali po paketu.
6.3.1. Korisnički signal po simbolu
Kao što ime sugerira, podaci definiraju korisnički signal po simbolu (symbol_user) po simbolu. Svaki simbol u podacima može imati korisnički signal. Za nprampako je broj simbola u podacima 8, a širina symbol_user 2 bita, ukupna širina signala symbol_user je 16 bita.
Symbol_user je važeći samo kada su podaci važeći. Izvor može promijeniti ovaj signal svaki ciklus kada su podaci validni. Sink može zanemariti vrijednost bitova symbol_user za prazne simbole.
Ako je izvor koji ima ovaj signal spojen na ponor koji nema ovaj signal na svom interfejsu, signal iz izvora ostaje da visi u generisanoj interkonekciji.
Ako je izvor koji nema ovaj signal spojen na ponor koji ima ovaj signal na svom sučelju, ulazni korisnički signal odvoda se vezuje za 0.
Ako i izvor i sink imaju jednak broj simbola u podacima, tada korisnički signali za oba moraju imati jednaku širinu. U suprotnom se ne mogu povezati.

Specifikacije Avalon® interfejsa 58

Pošalji povratne informacije

6. Avalon Streaming Kreditni interfejsi
683091 | 2022.01.24
Ako je široki izvor povezan na uski ponor, a oba imaju korisničke signale po simbolu, tada oba moraju imati jednake bitove korisničkog signala povezane sa svakim simbolom. Za nprampAko izvor sa 16 simbola ima 2 bita korisničkog signala povezanog sa svakim simbolom (za ukupno 32 bita korisničkog signala), onda prijemnik sa 4 simbola mora imati 8-bitni širok korisnički signal (2 bita povezana sa svaki simbol). Adapter formata podataka može konvertovati izvorne podatke od 16 simbola u podatke ponora od 4 simbola i 32-bitni korisnički signal u 8-bitni korisnički signal. Adapter formata podataka održava povezanost simbola s odgovarajućim bitovima korisničkog signala.
Slično, ako je uski izvor povezan na široki ponor, a oba imaju korisničke signale po simbolu, onda oba moraju imati jednake bitove korisničkog signala povezane sa svakim simbolom. Za nprampda, ako izvor sa 4 simbola ima 2 bita korisničkog signala pridruženog svakom simbolu (za ukupno 8 bita korisničkog signala), onda prijemnik sa 16 simbola mora imati 32-bitni širok korisnički signal (2 bita povezana sa svaki simbol). Adapter formata podataka može konvertovati izvorne podatke od 4 simbola u podatke o prijemu sa 16 simbola i 8-bitni korisnički signal u 32-bitni korisnički signal. Adapter formata podataka održava povezanost simbola s odgovarajućim bitovima korisničkog signala. Ako je paket manji od omjera širina podataka, adapter formata podataka postavlja vrijednost praznog u skladu s tim. Sink bi trebao zanemariti vrijednost korisničkih bitova povezanih s praznim simbolima.
6.3.2. Korisnički signal po paketu
Pored simbola_korisnika, na interfejsu se mogu deklarisati i korisnički signali po paketu (packet_user). Packet_user može biti proizvoljne širine. Za razliku od symbol_user, packet_user mora ostati konstantan kroz cijeli paket, tj. njegova vrijednost treba biti postavljena na početku paketa i mora ostati ista do kraja paketa. Ovo ograničenje čini implementaciju adaptera formata podataka jednostavnijom jer eliminira opciju repliciranja ili sjeckanja (široki izvor, uski ponor) ili konkatenacije (uski izvor, široki ponor) packet_user.
Ako izvor ima packet_user, a sink nema, packet_user iz izvora ostaje viseći. U takvom slučaju, projektant sistema mora biti pažljiv i ne prenositi nikakve kritične kontrolne informacije o ovom signalu jer se potpuno ili djelimično ignoriše.
Ako izvor nema packet_user, a sink ima, packet_user za prijemnik je vezan za 0.

Pošalji povratne informacije

Specifikacije Avalon® interfejsa 59

683091 | 2022.01.24. Pošalji povratnu informaciju

7. Avalon Conduit Interfejsi

Napomena:

Avalon Conduit interfejsi grupišu proizvoljnu kolekciju signala. Možete specificirati bilo koju ulogu za provodne signale. Međutim, kada povezujete vodove, uloge i širine se moraju podudarati, a smjerovi moraju biti suprotni. Avalon Conduit interfejs može uključivati ulazne, izlazne i dvosmjerne signale. Modul može imati više Avalon Conduit interfejsa da obezbedi logičko grupisanje signala. Interfejsi provodnika mogu deklarisati pridruženi sat. Kada su povezana sučelja vodova u različitim domenima sata, Platform Designer generiše poruku o grešci.
Ako je moguće, trebali biste koristiti standardna Avalon-MM ili Avalon-ST sučelja umjesto da kreirate Avalon Conduit interfejs. Platform Designer obezbeđuje validaciju i prilagođavanje ovih interfejsa. Platform Designer ne može pružiti validaciju ili prilagođavanje za Avalon Conduit interfejse.
Interfejsi provodnika koji se obično koriste za upravljanje signalima uređaja van čipa, kao što su SDRAM adresa, podaci i kontrolni signali.

ISO 9001:2015 Registrovan

7. Avalon Conduit Interfaces 683091 | 2022.01.24

Slika 36. Fokusirajte se na sučelje cijevi

Ethernet PHY

Avalon-MM sistem
Procesor Avalon-MM
Domaćin

Ethernet MAC
Avalon-MM Host

Custom Logic
Avalon-MM Host

Tkanina za povezivanje sistema

Avalon-MM agent
SDRAM kontroler

Avalon Agent
Custom Logic

Conduit Interface
SDRAM memorija

Dokumenti / Resursi

intel MNL-AVABUSREF Avalon interfejs [pdf] Korisnički priručnik
MNL-AVABUSREF, Avalon sučelje, MNL-AVABUSREF Avalon sučelje

Reference

Uputstvo za upotrebu

MNL-AVABUSREF Avalon Interface

Dokumenti / Resursi

Reference

Ostavite komentar

Otkaži odgovor