UG0644 Арбітр DDR AXI
Інфармацыя аб прадукце
DDR AXI Arbiter - гэта апаратны кампанент, які забяспечвае a
64-бітны галоўны інтэрфейс AXI для кантролераў DDR-SDRAM на чыпе.
Ён звычайна выкарыстоўваецца ў відэапраграмах для буферызацыі і
апрацоўка піксельных дадзеных відэа. Інструкцыя па эксплуатацыі прадукту прадугледжвае
падрабязная інфармацыя і інструкцыі па ўкараненні абсталявання,
мадэляванне і выкарыстанне рэсурсаў.
Апаратная рэалізацыя
DDR AXI Arbiter прызначаны для ўзаемадзеяння з DDR-SDRAM
кантралёры на чыпе. Ён забяспечвае 64-бітны галоўны інтэрфейс AXI
што дазваляе хуткую апрацоўку піксельных дадзеных відэа. Карыстальнік прадукту
кіраўніцтва змяшчае падрабязнае апісанне канструкцыі DDR AXI
Арбітр і яго апаратная рэалізацыя.
Мадэляванне
Кіраўніцтва карыстальніка прадукту змяшчае інструкцыі па мадэляванні
Арбітр DDR AXI з выкарыстаннем інструментаў MSS SmartDesign і Testbench. Гэтыя
інструменты дазваляюць карыстальніку праверыць правільнасць дызайну і
забяспечыць належнае функцыянаванне апаратнага кампанента.
Выкарыстанне рэсурсаў
DDR AXI Arbiter выкарыстоўвае такія сістэмныя рэсурсы, як логіка
ячэйкі, блокі памяці і рэсурсы маршрутызацыі. Карыстальнік прадукту
кіраўніцтва дае падрабязную справаздачу аб выкарыстанні рэсурсаў, якая
апісвае патрабаванні да рэсурсаў арбітра DDR AXI. гэта
інфармацыя можа быць выкарыстана, каб пераканацца, што апаратны кампанент можа
быць рэалізаваны ў межах даступных рэсурсаў сістэмы.
Інструкцыя па ўжыванні прадукту
Наступныя інструкцыі даюць рэкамендацыі па выкарыстанні
Арбітр DDR AXI:
Крок 1: Апаратная рэалізацыя
Укараніць апаратны кампанент DDR AXI Arbiter для інтэрфейсу
з кантролерамі DDR-SDRAM на чыпе. Сачыце за дызайнам
апісанне прыводзіцца ў кіраўніцтве карыстальніка прадукту, каб пераканацца ў правільнасці
рэалізацыя апаратнага кампанента.
Крок 2: Мадэляванне
Змадэлюйце дызайн DDR AXI Arbiter з дапамогай MSS SmartDesign і
Інструменты Testbench. Выконвайце інструкцыі ў прадукце
кіраўніцтва карыстальніка для праверкі правільнасці канструкцыі і забеспячэння
правільнае функцыянаванне апаратнага кампанента.
Крок 3: Выкарыстанне рэсурсаў
Review справаздача аб выкарыстанні рэсурсаў, прадстаўленая ў прадукце
кіраўніцтва карыстальніка для вызначэння патрабаванняў да рэсурсаў DDR AXI
Арбітр. Пераканайцеся, што апаратны кампанент можа быць рэалізаваны
у межах даступных сістэмных рэсурсаў.
Выконваючы гэтыя інструкцыі, вы зможаце эфектыўна выкарыстоўваць DDR
Апаратны кампанент AXI Arbiter для буферызацыі піксельных даных відэа і
апрацоўка відэа ў праграмах.
Кіраўніцтва карыстальніка UG0644
Арбітр DDR AXI
Люты 2018 года
Арбітр DDR AXI
Змест
1 Гісторыя версій …………………………………………………………………………………………………………….. 1
1.1 Версія 5.0 ……………………………………………………………………………………………………………………. 1 1.2 Рэвізія 4.0 ……………………………………………………………………………………………………………………. 1 1.3 Версія 3.0 ……………………………………………………………………………………………………………………. 1 1.4 Версія 2.0 ……………………………………………………………………………………………………………………. 1 1.5 Рэдакцыя 1.0 ……………………………………………………………………………………………………………………. 1
2 Уводзіны ………………………………………………………………………………………………………………….. 2 3 Абсталяванне Рэалізацыя ………………………………………………………………………………………………… 3
3.1 Апісанне канструкцыі ……………………………………………………………………………………………………………… 3 3.2 Уваходы і выхады …………………………………………………………………………………………………………….. 5 3.3 Параметры канфігурацыі ……… ……………………………………………………………………………………………. 13 3.4 Часавыя дыяграмы …………………………………………………………………………………………………………………. 14 3.5 Тэставы стэнд …………………………………………………………………………………………………………………….. 16
3.5.1 Мадэляванне MSS SmartDesign ……………………………………………………………………………………………………. 25 3.5.2 Стэнд мадэлявання ………………………………………………………………………………………………………………. 30 3.6 Выкарыстанне рэсурсаў ………………………………………………………………………………………………………….. 31
Кіраўніцтва карыстальніка UG0644, версія 5.0
Арбітр DDR AXI
1
Гісторыя версій
Гісторыя версій апісвае змены, якія былі ўнесены ў дакумент. Змены пералічаны па версіях, пачынаючы з самай актуальнай публікацыі.
1.1
Версія 5.0
У версіі 5.0 гэтага дакумента раздзел "Выкарыстанне рэсурсаў" і "Справаздача аб выкарыстанні рэсурсаў".
былі абноўлены. Для атрымання дадатковай інфармацыі гл. Выкарыстанне рэсурсаў (гл. старонку 31).
1.2
Версія 4.0
Ніжэй прыведзены кароткі выклад змяненняў у версіі 4.0 гэтага дакумента.
У табліцу дададзены параметры канфігурацыі тэставага стенда. Для атрымання дадатковай інфармацыі гл. Параметры канфігурацыі (гл. старонку 16). Дададзена інфармацыя для мадэлявання ядра з выкарыстаннем тэставага стэнда. Для атрымання дадатковай інфармацыі гл. Testbench (гл. старонку 16). Абноўлены значэнні выкарыстання рэсурсаў для DDR AXI Arbiter у табліцы. Для атрымання дадатковай інфармацыі гл. Выкарыстанне рэсурсаў (гл. старонку 31).
1.3
Версія 3.0
Ніжэй прыведзены кароткі выклад змяненняў у версіі 3.0 гэтага дакумента.
Дададзена 8-бітная інфармацыя для каналаў запісу 1 і 2. Для атрымання дадатковай інфармацыі гл. Апісанне дызайну (гл. старонку 3). Абноўлены раздзел Testbench. Для атрымання дадатковай інфармацыі гл. Testbench (гл. старонку 16).
1.4
Версія 2.0
У версіі 2.0 гэтага дакумента малюнкі і табліцы былі абноўлены ў раздзеле Testbench.
Для атрымання дадатковай інфармацыі гл. Testbench (гл. старонку 16).
1.5
Версія 1.0
Версія 1.0 была першай публікацыяй гэтага дакумента
Кіраўніцтва карыстальніка UG0644, версія 5.0
1
Арбітр DDR AXI
2
Уводзіны
Успаміны з'яўляюцца неад'емнай часткай любога звычайнага відэа і графічнага прыкладання. Яны выкарыстоўваюцца для буферызацыі піксельных дадзеных відэа. Адна звычайная буферызацыя напрample - гэта буферы кадраў адлюстравання, у якіх поўныя піксельныя даныя відэа для кадра захоўваюцца ў памяці.
Сінхронная DRAM з падвойнай хуткасцю перадачы дадзеных (DDR) (SDRAM) - адна з часта выкарыстоўваных памяці ў відэапраграмах для буферызацыі. SDRAM выкарыстоўваецца з-за яго хуткасці, якая патрабуецца для хуткай апрацоўкі ў відэасістэмах.
На наступным малюнку паказаны былыample дыяграмы сістэмнага ўзроўню ўзаемадзеяння памяці DDR-SDRAM з відэапраграмай.
Малюнак 1 · Інтэрфейс памяці DDR-SDRAM
У Microsemi SmartFusion®2 System-on-Chip (SoC) ёсць два кантролеры DDR на чыпе з 64-бітным удасканаленым пашыраемым інтэрфейсам (AXI) і 32-бітным падпарадкаваным інтэрфейсам удасканаленай высокапрадукцыйнай шыны (AHB) у напрамку праграмуемых на месцах тканіна варотнай масівы (FPGA). Галоўны інтэрфейс AXI або AHB неабходны для чытання і запісу памяці DDR-SDRAM, звязанай з убудаванымі ў чып кантролерамі DDR.
Кіраўніцтва карыстальніка UG0644, версія 5.0
2
Арбітр DDR AXI
3
Апаратная рэалізацыя
3.1
Апісанне дызайну
DDR AXI Arbiter забяспечвае 64-бітны галоўны інтэрфейс AXI для кантролераў DDR-SDRAM на чыпе
прылады SmartFusion2. DDR AXI Arbiter мае чатыры канала чытання і два канала запісу ў напрамку
логіка карыстальніка. Блок ажыццяўляе арбітр паміж чатырма каналамі чытання, каб забяспечыць доступ да чытання AXI
канал па кругавой сістэме. Пакуль запыт на чытанне галоўнага канала 1 высокі, AXI
яму прызначаны канал чытання. Канал чытання 1 мае фіксаваную шырыню выходных дадзеных у 24 біта. Чытаць каналы 2, 3,
і 4 можна наладзіць як 8-бітную, 24-бітную або 32-бітную шырыню вываду дадзеных. Гэта выбрана global
параметр канфігурацыі.
Блок таксама ажыццяўляе арбітр паміж двума каналамі запісу, каб забяспечыць доступ да канала запісу AXI кругавым спосабам. Абодва канала запісу маюць аднолькавы прыярытэт. Канал запісу 1 і 2 можа быць сканфігураваны як 8-бітная, 24-бітная або 32-бітная шырыня ўваходных дадзеных.
Кіраўніцтва карыстальніка UG0644, версія 5.0
3
Арбітр DDR AXI
На наступным малюнку паказана схема распіноўкі верхняга ўзроўню DDR AXI Arbiter. Малюнак 2 · Блок-схема верхняга ўзроўню арбітрнага блока DDR AXI
Кіраўніцтва карыстальніка UG0644, версія 5.0
4
Арбітр DDR AXI
На наступным малюнку паказана блок-схема верхняга ўзроўню сістэмы з блокам DDR AXI Arbiter, партаваным на прыладу SmartFusion2. Малюнак 3 · Блок-схема сістэмнага ўзроўню арбітра DDR AXI на прыладзе SmartFusion2
3.2
Уваходы і выхады
У наступнай табліцы пералічаны ўваходныя і выходныя парты DDR AXI Arbiter.
Табліца 1 · Уваходныя і выходныя парты DDR AXI Arbiter
Назва сігналу RESET_N_I
Увод напрамку
Шырыня
SYS_CLOCK_I BUFF_READ_CLOCK_I
Увод Увод
rd_req_1_i rd_ack_o
Уваходны выхад
rd_done_1_o start_read_addr_1_i
Выхад Уваход
байты_для_чытання_1_i
Увод
video_rdata_1_o
Выхад
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL1_AXI_BUFF_ AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH1):0]Апісанне
Актыўны нізкі асінхронны сігнал скіду для праектавання
Сістэмны гадзіннік
Тактавы сігнал чытання ўнутранага буфера канала запісу павінен быць удвая большы за частату SYS_CLOCK_I
Прачытаць запыт ад Настаўніка 1
Пацвярджэнне арбітра на прачытанне запыту ад Master 1
Прачытайце завяршэнне Майстра 1
Адрас DDR, з якога трэба пачынаць чытанне для канала чытання 1
Байты для чытання з канала чытання 1
Вывад відэададзеных з канала чытання 1
Кіраўніцтва карыстальніка UG0644, версія 5.0
5
Арбітр DDR AXI
Імя сігналу rdata_valid_1_o rd_req_2_i rd_ack_2_o
rd_done_2_o start_read_addr_2_i
байты_для_чытання_2_i
video_rdata_2_o
rdata_valid_2_o rd_req_3_i rd_ack_3_o
rd_done_3_o start_read_addr_3_i
байты_для_чытання_3_i
video_rdata_3_o
rdata_valid_3_o rd_req_4_i rd_ack_4_o
rd_done_4_o start_read_addr_4_i
байты_для_чытання_4_i
video_rdata_4_o
rdata_valid_4_o wr_req_1_i wr_ack_1_o
wr_done_1_o start_write_addr_1_i
байты_для_запісу_1_i
video_wdata_1_i
wdata_valid_1_i wr_req_2_i
Напрамак Вывад Уваход Вывад
Выхад Уваход
Увод
Выхад
Вывад Уваход Вывад
Выхад Уваход
Увод
Выхад
Вывад Уваход Вывад
Выхад Уваход
Увод
Выхад
Вывад Уваход Вывад
Выхад Уваход
Увод
Увод
Увод Увод
Шырыня
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL2_VIDEO_DATA_WIDTH1):0] [(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL3_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL3_VIDEO_DATA_WIDTH1 ):0] [(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL4_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL4_VIDEO_DATA_WIDTH1):0] [(g_AXI_AWIDTH-1):0] [(g_WR_CHANNEL1_AXI_BUFF_AWIDTH + 3) – 1 : 0 ] [(g_WR_CHANNEL1_VIDEO_DATA_WIDTH1):0]
Апісанне Чытанне сапраўдных даных з канала чытання 1. Запыт на чытанне ад Master 2. Пацверджанне арбітра на чытанне запыту ад Master 2. Завяршэнне чытання на адрас DDR Master 2, з якога павінна быць запушчана чытанне для канала чытання 2. Байты, якія будуць счытвацца з канала чытання 2. Відэададзеныя выхад з канала чытання 2 Чытанне сапраўдных даных з канала чытання 2 Запыт на чытанне ад Master 3 Пацверджанне арбітра на запыт чытання ад Master 3 Завяршэнне чытання на адрас Master 3 DDR, з якога трэба пачынаць чытанне для канала чытання 3 Байты, якія будуць счытвацца з чытання канал 3 Вывад відэададзеных з канала чытання 3 Справядлівыя даныя чытання з канала чытання 3 Запыт на чытанне ад Master 4 Пацверджанне арбітра на запыт на чытанне ад Master 4 Завяршэнне чытання на адрас Master 4 DDR, з якога павінна быць пачата чытанне для канала чытання 4 Байты счытванне з канала счытвання 4 Вывад відэададзеных з канала счытвання 4 Счытванне сапраўдных даных з канала счытвання 4 Запыт запісу ад Master 1 Пацверджанне арбітра на запыт запісу з Master 1 Завяршэнне запісу на адрас DDR Master 1, на які павінна адбыцца запіс з канала запісу 1 Байты, якія будуць запісаны з канала запісу 1 Уваход відэададзеных для запісу канала 1
Запіс даных, прыдатных для запісу канала 1. Запыт запісу ад Master 1
Кіраўніцтва карыстальніка UG0644, версія 5.0
6
Арбітр DDR AXI
Назва сігналу wr_ack_2_o
Вывад напрамку
wr_done_2_o start_write_addr_2_i
Выхад Уваход
байты_для_запісу_2_i
Увод
video_wdata_2_i
Увод
wdata_valid_2_i сігналы AXI I/F Чытанне адраснага канала m_arid_o
Уваходны выхад
м_араддр_о
Выхад
m_arlen_o
Выхад
m_arsize_o m_arburst_o
Вывад Вывад
m_arlock_o
Выхад
m_arcache_o
Выхад
м_арпрот_о
Выхад
Шырыня
[(g_AXI_AWIDTH-1):0] [(g_WR_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_WR_CHANNEL2_VIDEO_DATA_WIDTH1):0]
Апісанне Пацверджанне арбітра на запыт запісу ад Master 2 Завяршэнне запісу на адрас DDR Master 2, на які павінна адбыцца запіс з канала запісу 2 Байты, якія будуць запісаны з канала запісу 2 Увод відэададзеных для запісу канала 2
Запіс дадзеных, прыдатны для запісу канала 2
Прачытайце ID адраса. Ідэнтыфікацыя tag для чытання адраснай групы сігналаў.
Прачытайце адрас. Дае пачатковы адрас пакетнай транзакцыі чытання. Падаецца толькі пачатковы адрас пакета.
Даўжыня разрыву. Забяспечвае дакладную колькасць перадач у серыі. Гэтая інфармацыя вызначае колькасць перадач даных, звязаных з адрасам
Памер выбуху. Памер кожнай перадачы ў парыве
Разрыўны тып. У спалучэнні з інфармацыяй аб памеры паказвае, як разлічваецца адрас для кожнай перадачы ў пакете.
Выпраўлена да 2'b01 à Інкрэментны пакет адрасоў
Тып замка. Дае дадатковую інфармацыю аб атамных характарыстыках перадачы.
Выпраўлена да 2'b00 à звычайны доступ
Тып кэша. Дае дадатковую інфармацыю аб характарыстыках перадачы, якія можна кэшаваць.
Выпраўлена 4'b0000 à Не кэшуецца і не буферызуецца
Тып аховы. Забяспечвае інфармацыю аб блоку абароны для транзакцыі.
Выпраўлена да 3'b000 à Звычайны, бяспечны доступ да даных
Кіраўніцтва карыстальніка UG0644, версія 5.0
7
Арбітр DDR AXI
Імя сігналу m_arvalid_o
Вывад напрамку
Шырыня
м_ужо_я
Увод
Чытаць канал дадзеных
м_рыд_і
Увод
[3:0]м_рдата_і м_ррэсп_і
м_рласты_і м_рвалід_і
Увод Увод
[(g_AXI_DWIDTH-1):0] [1:0]Увод Увод
m_rready_o
Выхад
Напісаць адрасны канал
m_awid_o
Выхад
m_awaddr_o
Выхад
[3:0] [(g_AXI_AWIDTH-1):0]Кіраўніцтва карыстальніка UG0644, версія 5.0
Апісанне Прачытаны адрас сапраўдны.
Калі ВЫСОКІ, адрас чытання і інфармацыя кіравання сапраўдныя і застаюцца высокімі, пакуль сігнал пацвярджэння адраса m_arready не стане высокім.
`1' = адрасная і кантрольная інфармацыя сапраўдныя
`0' = адрас і інфармацыя кіравання несапраўдныя. Прачытаць адрас гатовы. Падпарадкаваны гатовы прыняць адрас і звязаныя сігналы кіравання:
1 = раб гатовы
0 = падпарадкаваны не гатовы.
Прачытайце ID tag. ID tag прачытанай групы дадзеных сігналаў. Значэнне m_rid генеруецца падпарадкаваным і павінна адпавядаць значэнню m_arid транзакцыі чытання, на якую ён адказвае. Чытаць дадзеныя. Прачытайце адказ.
Статус прачытанай перадачы. Дапушчальныя адказы OKAY, EXOKAY, SLVERR і DECERR. Чытайце апошнім.
Апошняя перадача ў серыі чытання. Чытайце сапраўдным. Неабходныя дадзеныя для чытання даступныя, і перадача чытання можа быць завершана:
1 = прачытаныя дадзеныя даступныя
0 = прачытаныя дадзеныя недаступныя. Чытайце гатовы. Майстар можа прыняць прачытаныя дадзеныя і інфармацыю аб адказе:
1 = майстар гатовы
0 = майстар не гатовы.
Напішыце ID адраса. Ідэнтыфікацыя tag для групы адрасоў запісу сігналаў. Напішыце адрас. Дае адрас першай перадачы ў пакетнай транзакцыі запісу. Адпаведныя сігналы кіравання выкарыстоўваюцца для вызначэння адрасоў астатніх перадач у парыве.
8
Арбітр DDR AXI
Імя сігналу m_awlen_o
Вывад напрамку
Шырыня [3:0]
m_awsize_o
Выхад
[2:0]m_wburst_o
Выхад
[1:0]m_awlock_o
Выхад
[1:0]m_awcache_o
Выхад
[3:0]m_awprot_o
Выхад
[2:0]m_awvalid_o
Выхад
Апісанне
Даўжыня разрыву. Забяспечвае дакладную колькасць перадач у серыі. Гэтая інфармацыя вызначае колькасць перадач даных, звязаных з адрасам.
Памер выбуху. Памер кожнай перадачы ў парыве. Страбы байтавай паласы дакладна паказваюць, якія байтавыя паласы трэба абнавіць.
Выпраўлена 3'b011 à 8 байт на перадачу даных або 64-бітную перадачу
Разрыўны тып. У спалучэнні з інфармацыяй аб памеры паказвае, як разлічваецца адрас для кожнай перадачы ў пакете.
Выпраўлена да 2'b01 à Інкрэментны пакет адрасоў
Тып замка. Дае дадатковую інфармацыю аб атамных характарыстыках перадачы.
Выпраўлена да 2'b00 à звычайны доступ
Тып кэша. Паказвае атрыбуты транзакцыі, якія можна буферызаваць, кэшаваць, скразную запіс, зваротную запіс і размеркаванне.
Выпраўлена 4'b0000 à Не кэшуецца і не буферызуецца
Тып аховы. Паказвае звычайны, прывілеяваны або бяспечны ўзровень абароны транзакцыі і тое, ці з'яўляецца транзакцыя доступам да даных або доступам інструкцый.
Выпраўлена да 3'b000 à Звычайны, бяспечны доступ да даных
Напішыце сапраўдны адрас. Паказвае, што сапраўдны адрас запісу і кантроль
даступная інфармацыя:
1 = даступны адрас і кантрольная інфармацыя
0 = інфармацыя пра адрас і кантроль недаступная. Адрас і кіруючая інфармацыя застаюцца стабільнымі, пакуль сігнал пацверджання адраса m_awready не стане ВЫСОКІМ.
Кіраўніцтва карыстальніка UG0644, версія 5.0
9
Арбітр DDR AXI
Назва сігналу m_awready_i
Увод напрамку
Шырыня
Запіс дадзеных канала
m_wid_o
Выхад
[3:0]m_wdata_o m_wstrb_o
Вывад Вывад
[(g_AXI_DWIDTH-1):0]параметр AXI_DWDITH[7:0]
m_wlast_o m_wvalid_o
Вывад Вывад
m_wready_i
Увод
Запіс сігналаў канала адказу
m_bid_i
Увод
[3:0]м_брэсп_і м_бвалід_і
Увод
[1:0]Увод
м_хлебны_о
Выхад
Апісанне Напісаць адрас гатовы. Паказвае, што падпарадкаваны гатовы прыняць адрас і звязаныя сігналы кіравання:
1 = раб гатовы
0 = падпарадкаваны не гатовы.
Напісаць ID tag. ID tag запісу перадачы дадзеных. Значэнне m_wid павінна адпавядаць значэнню m_awid транзакцыі запісу. Запіс дадзеных
Напісаць строб. Гэты сігнал паказвае, якія паласы байтаў трэба абнавіць у памяці. Існуе адзін строб запісу на кожныя восем біт шыны запісу даных Write last. Апошняя перадача ў серыі запісу. Пішы праўдзіва. Даступныя сапраўдныя даныя запісу і страбаскопы:
1 = запіс даных і строб даступныя
0 = запіс даных і строб недаступны. Пішы гатовы. Падпарадкаваны можа прыняць дадзеныя для запісу: 1 = падпарадкаваны гатовы
0 = падпарадкаваны не гатовы.
Ідэнтыфікатар адказу. Ідэнтыфікацыя tag напісаць адказ. Значэнне m_bid павінна адпавядаць значэнню m_awid транзакцыі запісу, на якую адказвае падпарадкаваны. Напісаць адказ. Статус транзакцыі запісу. Дапушчальныя адказы OKAY, EXOKAY, SLVERR і DECERR. Напісаць правільны адказ. Даступны сапраўдны адказ на запіс:
1 = даступны адказ на запіс
0 = адказ на запіс недаступны. Адказ гатовы. Майстар можа прыняць інфармацыю аб адказе.
1 = майстар гатовы
0 = майстар не гатовы.
На наступным малюнку паказана ўнутраная блок-схема арбітра DDR AXI.
Кіраўніцтва карыстальніка UG0644, версія 5.0
10
Арбітр DDR AXI
На наступным малюнку паказана ўнутраная блок-схема арбітра DDR AXI. Малюнак 4 · Унутраная блок-схема DDR AXI Arbiter
Кожны канал чытання запускаецца, калі ён атрымлівае высокі ўваходны сігнал на ўваходзе read_req_(x)_i. Тады гэта
Кіраўніцтва карыстальніка UG0644, версія 5.0
11
Арбітр DDR AXI
Кожны канал чытання запускаецца, калі ён атрымлівае высокі ўваходны сігнал на ўваходзе read_req_(x)_i. Тады гэта сamples пачатковы адрас AXI і байты для чытання ўваходных дадзеных, якія паступаюць ад знешняга майстра. Канал пацвярджае знешні майстар шляхам пераключэння read_ack_(x)_o. Канал апрацоўвае ўваходныя дадзеныя і генеруе неабходныя транзакцыі AXI для чытання даных з DDR-SDRAM. Дадзеныя, счытваныя ў 64-бітным фармаце AXI, захоўваюцца ва ўнутраным буферы. Пасля счытвання неабходных даных і захавання іх ва ўнутраным буферы ўключаецца модуль распакоўвання. Модуль un-packer распакоўвае кожнае 64-бітнае слова ў біт выходных дадзеных, неабходны для гэтага канкрэтнага канала, напрыкладample, калі канал настроены на 32-бітную шырыню выходных дадзеных, кожнае 64-бітнае слова адпраўляецца ў выглядзе двух 32-бітных слоў выхадных дадзеных. Для канала 1, які з'яўляецца 24-бітным каналам, распакоўшчык распакоўвае кожнае 64-бітнае слова ў 24-бітныя выходныя даныя. Паколькі 64 не кратна 24, праграма распакавання для канала чытання 1 аб'ядноўвае групу з трох 64-бітных слоў для стварэння васьмі 24-бітных слоў даных. Гэта накладвае абмежаванне на канал чытання 1: байты дадзеных, запытаныя знешнім майстрам, павінны дзяліцца на 8. Каналы чытання 2, 3 і 4 могуць быць сканфігураваны як 8-бітная, 24-бітная і 32-бітная шырыня даных, што складае вызначаецца глабальным параметрам канфігурацыі g_RD_CHANNEL(X) _VIDEO_DATA_WIDTH. Калі яны настроены як 24-бітныя, вышэйзгаданае абмежаванне таксама будзе прымяняцца да кожнага з іх. Але калі яны настроены як 8-бітныя або 32-бітныя, няма такога абмежавання, бо 64 кратна 32 і 8. У гэтых выпадках кожнае 64-бітнае слова распакоўваецца альбо ў два 32-бітныя словы дадзеных, альбо ў восем 8 -разрадныя словы дадзеных.
Read Channel 1 распакоўвае 64-бітныя словы дадзеных, счытваныя з DDR-SDRAM, у 24-бітныя выходныя словы дадзеных у пакетах па 48 64-бітных слоў, гэта значыць кожны раз, калі 48 64-бітных слоў даступныя ва ўнутраным буферы канала чытання 1, распакоўшчык пачынае распакоўваць іх, каб даць 24-бітныя выходныя дадзеныя. Калі запытаныя байты дадзеных для чытання складаюць менш за 48 64-бітных слоў, распакаванне ўключаецца толькі пасля таго, як усе дадзеныя будуць счытаны з DDR-SDRAM. У астатніх трох каналах чытання распакоўшчык пачынае адпраўляць дадзеныя чытання толькі пасля таго, як поўная запытаная колькасць байтаў будзе счытана з DDR-SDRAM.
Калі канал чытання настроены на 24-бітную шырыню вываду, пачатковы адрас чытання павінен быць выраўнаваны з 24-байтавай мяжой. Гэта патрабуецца, каб задаволіць абмежаванне, што распакоўшчык распакоўвае групу з трох 64-бітных слоў для атрымання васьмі 24-бітных слоў на выхадзе.
Усе каналы чытання генеруюць вынік прачытання на знешні майстар пасля адпраўкі запытаных байтаў на знешні майстар.
У выпадку запісу каналаў знешні майстар павінен увесці неабходныя даныя ў пэўны канал. Канал запісу прымае ўваходныя даныя, пакуе іх у 64-бітныя словы і захоўвае ва ўнутранай памяці. Пасля захавання неабходных даных знешні майстар павінен прадаставіць запыт на запіс разам з пачатковым адрасам і байтамі для запісу. На сampз дапамогай гэтых уваходаў канал запісу прызнае знешні майстар. Пасля гэтага канал генеруе транзакцыі запісу AXI для запісу захаваных даных у DDR-SDRAM. Пасля запісу запытаных байтаў у DDR-SDRAM усе каналы запісу генеруюць выхад зробленай запісу на знешні галоўны. Пасля адпраўкі запыту на запіс у любы канал запісу новыя даныя не павінны запісвацца ў канал запісу, пакуль завяршэнне бягучай транзакцыі не будзе пазначана сцвярджэннем wr_done_(x)_o
Каналы запісу 1 і 2 могуць быць сканфігураваны як 8-бітная, 24-бітная і 32-бітная шырыня дадзеных, якая вызначаецца глабальным параметрам канфігурацыі g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH. Калі яны настроены як 24-бітныя, то байты для запісу павінны быць кратнымі васьмі, паколькі ўнутраны ўпакоўшчык пакуе восем 24-бітных слоў даных для стварэння трох 64-бітных слоў даных. Але калі яны настроены як 8-бітныя або 32-бітныя, такога абмежавання няма.
Для 32-бітнага канала неабходна прачытаць мінімум два 32-бітныя словы. Для 8-бітнага канала неабходна чытаць мінімум 8-бітныя словы, таму што модуль арбітра не забяспечвае запаўнення. Ва ўсіх каналах чытання і запісу глыбіня ўнутраных буфераў кратная гарызантальнай шырыні дысплея. Глыбіня ўнутранага буфера разлічваецца наступным чынам:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION* g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH * g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Дзе X = нумар канала
Шырыня ўнутранага буфера вызначаецца шырынёй шыны дадзеных AXI, гэта значыць параметрам канфігурацыі
Кіраўніцтва карыстальніка UG0644, версія 5.0
12
Арбітр DDR AXI
Шырыня ўнутранага буфера вызначаецца шырынёй шыны даных AXI, гэта значыць параметрам канфігурацыі g_AXI_DWIDTH.
Транзакцыі чытання і запісу AXI выконваюцца ў адпаведнасці са спецыфікацыямі AXI ARM AMBA. Памер транзакцыі для кожнай перадачы даных зафіксаваны на 64-бітным узроўні. Блок генеруе транзакцыі AXI з фіксаванай працягласцю пакета ў 16 удараў. Блок таксама правярае, ці перасякае асобны пакет мяжу адраса AXI у 4 Кбайт. Калі адзін пакет перасякае мяжу ў 4 Кбайт, пакет разбіваецца на 2 пакеты на мяжы ў 4 Кбайт.
3.3
Параметры канфігурацыі
У наступнай табліцы пералічаны параметры канфігурацыі, якія выкарыстоўваюцца ў апаратнай рэалізацыі DDR AXI Arbiter. Гэта агульныя параметры, і іх можна змяняць у залежнасці ад патрабаванняў прыкладання.
Табліца 2 · Параметры канфігурацыі
Назва g_AXI_AWIDTH g_AXI_DWIDTH g_RD_CHANNEL1_AXI_BUFF_AWIDTH
g_RD_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL3_AXI_BUFF_AWIDTH
g_RD_CHANNEL4_AXI_BUFF_AWIDTH
g_WR_CHANNEL1_AXI_BUFF_AWIDTH
g_WR_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL1_HORIZONTAL_RESOLUTION g_RD_CHANNEL2_HORIZONTAL_RESOLUTION g_RD_CHANNEL3_HORIZONTAL_RESOLUTION g_RD_CHANNEL4_HORIZONTAL_RESOLUTION g_WR_CHANNEL1_HORIZONTAL_RESOLUTION g_WR_CHANNEL2_HORIZONTAL_RESOLUTION g_RD_CHANNEL1_VIDEO_DATA_WIDTH g_RD_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL3_VIDEO_DATA_WIDTH g_RD_CHANNEL4_VIDEO_DATA_WIDTH g_WR_CHANNEL1_VIDEO_DATA_WIDTH g_WR_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL1_BUFFER _LINE_STORAGE
Апісанне
Шырыня адраснай шыны AXI
Шырыня шыны дадзеных AXI
Шырыня шыны адрасоў для ўнутранага буфера канала 1 для чытання, у якім захоўваюцца счытаныя дадзеныя AXI.
Шырыня шыны адрасоў для ўнутранага буфера канала 2 для чытання, у якім захоўваюцца счытаныя дадзеныя AXI.
Шырыня шыны адрасоў для ўнутранага буфера канала 3 для чытання, у якім захоўваюцца счытаныя дадзеныя AXI.
Шырыня шыны адрасоў для ўнутранага буфера канала 4 для чытання, у якім захоўваюцца счытаныя дадзеныя AXI.
Шырыня шыны адрасоў для ўнутранага буфера канала запісу 1, які захоўвае дадзеныя запісу AXI.
Шырыня шыны адрасоў для ўнутранага буфера канала запісу 2, які захоўвае дадзеныя запісу AXI.
Гарызантальнае раздзяленне дысплея відэа для чытання 1-га канала
Гарызантальнае раздзяленне дысплея відэа для чытання 2-га канала
Гарызантальнае раздзяленне дысплея відэа для чытання 3-га канала
Гарызантальнае раздзяленне дысплея відэа для чытання 4-га канала
Гарызантальнае раздзяленне дысплея відэа для запісу Channel 1
Гарызантальнае раздзяленне дысплея відэа для запісу Channel 2
Счытванне бітавай шырыні выхаднога відэаканала 1
Счытванне бітавай шырыні выхаднога відэаканала 2
Счытванне бітавай шырыні выхаднога відэаканала 3
Счытванне бітавай шырыні выхаднога відэаканала 4
Запіс відэа Канал 1 Шырыня ўваходных бітаў.
Запіс відэа Канал 2 Шырыня ўваходных бітаў.
Глыбіня ўнутранага буфера для чытання канала 1 з пункту гледжання колькасці гарызантальных радкоў дысплея. Глыбіня буфера: g_RD_CHANNEL1_HORIZONTAL_RESOLUTION * g_RD_CHANNEL1_VIDEO_DATA_WIDTH * g_RD_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Кіраўніцтва карыстальніка UG0644, версія 5.0
13
Арбітр DDR AXI
3.4
Назва g_RD_CHANNEL2_BUFFER_LINE_STORAGE g_RD_CHANNEL3_BUFFER_LINE_STORAGE g_RD_CHANNEL4_BUFFER_LINE_STORAGE g_WR_CHANNEL1_BUFFER_LINE_STORAGE g_WR_CHANNEL2_BUFFER_LINE_STORAGE
Апісанне
Глыбіня ўнутранага буфера для чытання канала 2 з пункту гледжання колькасці гарызантальных радкоў дысплея. Глыбіня буфера: g_RD_CHANNEL2_HORIZONTAL_RESOLUTION * g_RD_CHANNEL2_VIDEO_DATA_WIDTH * g_RD_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Глыбіня ўнутранага буфера для чытання канала 3 з пункту гледжання колькасці гарызантальных радкоў дысплея. Глыбіня буфера: g_RD_CHANNEL3_HORIZONTAL_RESOLUTION * g_RD_CHANNEL3_VIDEO_DATA_WIDTH * g_RD_CHANNEL3_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Глыбіня ўнутранага буфера для чытання канала 4 з пункту гледжання колькасці гарызантальных радкоў дысплея. Глыбіня буфера: g_RD_CHANNEL4_HORIZONTAL_RESOLUTION * g_RD_CHANNEL4_VIDEO_DATA_WIDTH * g_RD_CHANNEL4_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Глыбіня ўнутранага буфера для запісу Channel 1 з пункту гледжання колькасці адлюстравання гарызантальных радкоў. Глыбіня буфера: g_WR_CHANNEL1_HORIZONTAL_RESOLUTION * g_WR_CHANNEL1_VIDEO_DATA_WIDTH * g_WR_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Глыбіня ўнутранага буфера для запісу Channel 2 з пункту гледжання колькасці адлюстравання гарызантальных радкоў. Глыбіня буфера: g_WR_CHANNEL2_HORIZONTAL_RESOLUTION * g_WR_CHANNEL2_VIDEO_DATA_WIDTH * g_WR_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Часавыя дыяграмы
На наступным малюнку паказана злучэнне ўваходных дадзеных запыту на чытанне і запіс, пачатковы адрас памяці, байты для ўваходных дадзеных для чытання або запісу ад знешняга майстра, пацвярджэнне чытання або запісу і вынікі завяршэння чытання або запісу, атрыманыя арбітрам.
Малюнак 5 · Дыяграма часу для сігналаў, якія выкарыстоўваюцца пры запісе/чытанні праз інтэрфейс AXI
Кіраўніцтва карыстальніка UG0644, версія 5.0
14
Арбітр DDR AXI
На наступным малюнку паказана сувязь паміж уводам даных для запісу са знешняга майстра разам з уводам даных, сапраўдных для абодвух каналаў запісу. Малюнак 6 · Часовая дыяграма для запісу ва ўнутранае сховішча
На наступным малюнку паказана сувязь паміж вывадам счытваных даных у бок знешняга майстра разам з вывадам даных, сапраўдным для ўсіх счытваных каналаў 2, 3 і 4. Малюнак 7 · Часовая дыяграма для даных, атрыманых праз DDR AXI Arbiter для счытвання каналаў 2, 3 і 4
На наступным малюнку паказана сувязь паміж выхадам счытвання дадзеных для счытвання канала 1, калі g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION больш за 128 (у дадзеным выпадку = 256). Малюнак 8 · Часовая дыяграма для даных, атрыманых праз DDR AXI Arbiter Read Channel 1 (больш за 128 байт)
Кіраўніцтва карыстальніка UG0644, версія 5.0
15
Арбітр DDR AXI
На наступным малюнку паказана сувязь паміж вываднымі дадзенымі для счытвання канала 1, калі g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION менш або роўны 128 (у дадзеным выпадку = 64). Малюнак 9 · Дыяграма часу для даных, атрыманых праз DDR AXI Arbiter Read Channel 1 (менш або роўна 128 байтам)
3.5
Тэставы стэнд
Прадугледжаны тэставы стэнд для праверкі функцыянальнасці ядра DDR Arbiter. У наступнай табліцы пералічаны параметры, якія можна наладзіць у залежнасці ад прыкладання.
Табліца 3 · Параметры канфігурацыі Testbench
Імя IMAGE_1_FILE_NAME IMAGE_2_FILE_NAME g_DATA_WIDTH WIDTH HEIGHT
Увод апісання file імя выявы, якое будзе запісана каналам запісу 1 Увод file імя для відарыса, які будзе запісвацца каналам запісу 2 Шырыня відэададзеных канала чытання або запісу Гарызантальнае раздзяленне відарыса, якое будзе запісана і счытана каналамі запісу і чытання Вертыкальнае раздзяленне відарыса, якое будзе запісана і счытана каналам запісу і чытання каналы
Кіраўніцтва карыстальніка UG0644, версія 5.0
16
Арбітр DDR AXI
Наступныя крокі апісваюць, як тэставы стэнд выкарыстоўваецца для мадэлявання ядра праз Libero SoC. 1. У акне Design Flow пстрыкніце правай кнопкай мышы Create SmartDesign і націсніце Run, каб стварыць SmartDesign.
Малюнак 10 · Стварэнне SmartDesign
2. Увядзіце назву новага дызайну як video_dma у дыялогавым акне «Стварыць новы SmartDesign» і націсніце «ОК». Ствараецца SmartDesign, і справа ад панэлі Design Flow адлюстроўваецца палатно.
Малюнак 11 · Назвы SmartDesign
3. У акне каталога разгарніце Solutions-Video і перацягніце SF2 DDR Memory Arbiter на палатне SmartDesign.
Кіраўніцтва карыстальніка UG0644, версія 5.0
17
Арбітр DDR AXI
Малюнак 12 · Арбітр памяці DDR у каталогу SoC Libero
Адлюструецца ядро арбітра памяці DDR, як паказана на наступным малюнку. Двойчы пстрыкніце ядро, каб пры неабходнасці наладзіць арбітр.
Кіраўніцтва карыстальніка UG0644, версія 5.0
18
Арбітр DDR AXI
Малюнак 13 · Ядро арбітра памяці DDR у SmartDesign Canvas
4. Выберыце ўсе парты ядра і пстрыкніце правай кнопкай мышы, а затым выберыце «Павысіць да верхняга ўзроўню», як паказана на
Кіраўніцтва карыстальніка UG0644, версія 5.0
19
Арбітр DDR AXI
4. Выберыце ўсе парты ядра і пстрыкніце правай кнопкай мышы, а затым націсніце «Павысіць да верхняга ўзроўню», як паказана на наступным малюнку. Малюнак 14 · Параметр павышэння да верхняга ўзроўню
Пераканайцеся, што ўсе парты пераведзены на верхні ўзровень, перш чым націскаць значок стварэння кампанента на панэлі інструментаў.
5. Пстрыкніце значок «Стварыць кампанент» на панэлі інструментаў SmartDesign, як паказана на наступным малюнку.
Кіраўніцтва карыстальніка UG0644, версія 5.0
20
Арбітр DDR AXI
5. Пстрыкніце значок «Стварыць кампанент» на панэлі інструментаў SmartDesign, як паказана на наступным малюнку. Кампанент SmartDesign ствараецца. Малюнак 15 · Стварыць кампанент
6. Перайдзіце да View > Windows > Fileс. The FileАдлюструецца дыялогавае акно s. 7. Пстрыкніце правай кнопкай мышы тэчку мадэлявання і націсніце Імпартаваць Files, як паказана на наступным малюнку.
Малюнак 16 · Імпарт File
8. Каб імпартаваць малюнак стымулу file, перайдзіце і імпартуйце адно з наступнага files і націсніце Адкрыць.
Кіраўніцтва карыстальніка UG0644, версія 5.0
21
Арбітр DDR AXI
8. Каб імпартаваць малюнак стымулу file, перайдзіце і імпартуйце адно з наступнага files і націсніце Адкрыць. а. А сampфайл RGB_in.txt file пастаўляецца разам са стэндам па наступным шляху:
..Project_namecomponentMicrosemiSolutionCore ddr_memory_arbiter 2.0.0Stimulus
Каб імпартаваць сample тэставы стэнд ўваходны малюнак, перайдзіце да sample testbench ўваходны малюнак fileі націсніце Адкрыць, як паказана на наступным малюнку. Малюнак 17 · Уваходны малюнак File Выбар
б. Каб імпартаваць іншую выяву, перайдзіце да папкі, якая змяшчае патрэбную выяву file, і націсніце Адкрыць. Імпартны імідж-стымул file знаходзіцца ў каталогу сімуляцыі, як паказана на наступным малюнку. Малюнак 18 · Уваходны малюнак File у каталогу мадэлявання
9. Імпартуйце файл ddr BFM fileс. Два files, якія эквівалентныя
Кіраўніцтва карыстальніка UG0644, версія 5.0
і
22
Арбітр DDR AXI
9. Імпартуйце файл ddr BFM fileс. Два fileякія з'яўляюцца эквівалентамі DDR BFM — ddr3.v і ddr3_parameters.v прадастаўляюцца разам з тэставым стэндам па наступным шляху: ..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus. Пстрыкніце правай кнопкай мышы тэчку стымулу і абярыце Імпарт Files, а затым выберыце вышэйзгаданы BFM fileс. Імпартны DDR BFM files пералічаны пад стымулам, як паказана на наступным малюнку. Малюнак 19 · Імпартныя File
10. Перайдзіце да File > Імпарт > Іншыя. Імпарт FileАдлюструецца дыялогавае акно s. Малюнак 20 · Імпарт Testbench File
11. Імпартуйце тэставы стэнд і кампанент MSS files (top_tb.cxf, mss_top_sb_MSS.cxf, mss_top.cxf і mss
..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus
Кіраўніцтва карыстальніка UG0644, версія 5.0
23
11.
Арбітр DDR AXI
Малюнак 21 · Імпарт Testbench і кампанента MSS Files
Малюнак 22 · top_tb Створаны
Кіраўніцтва карыстальніка UG0644, версія 5.0
24
Арбітр DDR AXI
3.5.1
Імітацыя MSS SmartDesign
Наступныя інструкцыі апісваюць, як імітаваць MSS SmartDesign:
1. Пстрыкніце ўкладку «Іерархія дызайну» і абярыце «Кампанент» з выпадальнага спісу «Паказаць». Адлюструецца імпартаваны MSS SmartDesign.
2. Пстрыкніце правай кнопкай мышы mss_top у раздзеле Праца і націсніце Адкрыць кампанент, як паказана на наступным малюнку. Адлюстроўваецца кампанент mss_top_sb_0.
Малюнак 23 · Адкрыты кампанент
3. Пстрыкніце правай кнопкай мышы кампанент mss_top_sb_0 і націсніце «Наладзіць», як паказана на наступным малюнку.
Кіраўніцтва карыстальніка UG0644, версія 5.0
25
Арбітр DDR AXI
3. Пстрыкніце правай кнопкай мышы кампанент mss_top_sb_0 і націсніце «Наладзіць», як паказана на наступным малюнку. Малюнак 24 · Наладзіць кампанент
Адлюструецца акно канфігурацыі MSS, як паказана на наступным малюнку. Малюнак 25 · Акно канфігурацыі MSS
4. Націсніце «Далей» ва ўсіх укладках канфігурацыі, як паказана на наступным малюнку.
Кіраўніцтва карыстальніка UG0644, версія 5.0
26
Арбітр DDR AXI
4. Націсніце «Далей» ва ўсіх укладках канфігурацыі, як паказана на наступным малюнку. Малюнак 26 · Укладкі канфігурацыі
MSS наладжваецца пасля наладжвання ўкладкі Interrupts. На наступным малюнку паказаны прагрэс канфігурацыі MSS. Малюнак 27 · Акно канфігурацыі MSS пасля канфігурацыі
5. Пасля завяршэння канфігурацыі націсніце «Далей». Адлюструецца акно карты памяці, як паказана на наступным малюнку.
Малюнак 28 · Карта памяці
6. Націсніце «Гатова».
7. Націсніце «Стварыць кампанент» на панэлі інструментаў SmartDesign, каб згенераваць MSS, як паказана на малюнку
Кіраўніцтва карыстальніка UG0644, версія 5.0
27
Арбітр DDR AXI
7. Націсніце «Стварыць кампанент» на панэлі інструментаў SmartDesign, каб стварыць MSS, як паказана на наступным малюнку. Малюнак 29 · Стварыць кампанент
8. У акне Design Hierarchy пстрыкніце правай кнопкай мышы mss_top у раздзеле Work і націсніце Set As Root, як паказана на наступным малюнку. Малюнак 30 · Усталюйце MSS як Root
9. У акне Design Flow разгарніце Verify Pre-synthesized Design у раздзеле Create Design, пстрыкніце правай кнопкай мышы
Кіраўніцтва карыстальніка UG0644, версія 5.0
28
Арбітр DDR AXI
9. У акне Design Flow разгарніце Verify Pre-synthesized Design у раздзеле Create Design, пстрыкніце правай кнопкай мышы Simulate і націсніце Open Interactively. Ён імітуе MSS. Малюнак 31 · Змадэлюйце папярэдне сінтэзаваны дызайн
10. Націсніце "Не", калі з'явіцца папярэджанне, каб звязаць стымул Testbench з MSS. 11. Зачыніце акно Modelsim пасля завяршэння мадэлявання.
Малюнак 32 · Акно мадэлявання
Кіраўніцтва карыстальніка UG0644, версія 5.0
29
Арбітр DDR AXI
3.5.2
Мадэлюючы Testbench
Наступныя інструкцыі апісваюць, як мадэляваць тэставы стэнд:
1. Выберыце top_tb SmartDesign Testbench і націсніце Generate Component на панэлі інструментаў SmartDesign, каб стварыць тэставы стенд, як паказана на наступным малюнку.
Малюнак 33 · Стварэнне кампанента
2. У акне іерархіі стымулаў пстрыкніце правай кнопкай мышы top_tb (top_tb.v) testbench file і націсніце Усталяваць як актыўны стымул. Стымул актываваны для тэставага стэнда top_tb file.
3. У акне іерархіі стымулаў пстрыкніце правай кнопкай мышы top_tb (
Кіраўніцтва карыстальніка UG0644, версія 5.0
) выпрабавальны стэнд file і націсніце Адкрыць
30
Арбітр DDR AXI
3. У акне іерархіі стымулаў пстрыкніце правай кнопкай мышы top_tb (top_tb.v) testbench file і націсніце "Адкрыць у інтэрактыўным рэжыме" з Simulate Pre-Synth Design. Гэта імітуе ядро для аднаго кадра. Малюнак 34 · Мадэляванне праектавання перад сінтэзам
4. Калі мадэляванне перапынена з-за абмежавання часу выканання ў DO file, выкарыстоўвайце каманду run -all, каб завяршыць мадэляванне. Пасля завяршэння мадэлявання перайдзіце да View > Files > мадэляванне да view выхадны малюнак выпрабавальнага стэнда file у тэчцы мадэлявання.
Выхад мадэлявання, тэкставы эквівалент аднаго кадра выявы, захоўваецца ў тэксце Read_out_rd_ch(x).txt file у залежнасці ад выкарыстоўванага канала чытання. Гэта можна пераўтварыць у выяву і параўнаць з арыгінальнай выявай.
3.6
Выкарыстанне рэсурсаў
Блок DDR Arbiter рэалізаваны на FPGA сістэмы M2S150T SmartFusion®2 System-on-Chip (SoC) у
Пакет FC1152) і PolarFire FPGA (пакет MPF300TS_ES – 1FCG1152E).
Табліца 4 · Выкарыстанне рэсурсаў для DDR AXI Arbiter
Рэсурс DFFs 4-input LUTs MACC RAM1Kx18
Выкарыстанне 2992 4493 0 20
(Для:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION = 1280
g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_WR_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_AXI_DWIDTH = 64
g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH = 24
Аператыўная памяць 64x18
g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH = 32) 0
Кіраўніцтва карыстальніка UG0644, версія 5.0
31
Арбітр DDR AXI
Microsemi Corporate Headquarters One Enterprise, Aliso Viejo, CA 92656 USA Унутры ЗША: +1 800-713-4113 За межамі ЗША: +1 949-380-6100 Факс: +1 949-215-4996 Электронная пошта: sales.support@microsemi.com www.microsemi.com
© 2018 Microsemi Corporation. Усе правы ахоўваюцца. Microsemi і лагатып Microsemi з'яўляюцца гандлёвымі маркамі Microsemi Corporation. Усе іншыя гандлёвыя маркі і знакі абслугоўвання з'яўляюцца ўласнасцю іх адпаведных уладальнікаў.
Microsemi не дае ніякіх гарантый, заяў або гарантый адносна інфармацыі, якая змяшчаецца ў гэтым дакуменце, або прыдатнасці сваіх прадуктаў і паслуг для якіх-небудзь канкрэтных мэт, а таксама не нясе ніякай адказнасці, якая вынікае з прымянення або выкарыстання любога прадукту або схемы. Прадукты, якія прадаюцца па дадзенай дамове, і любыя іншыя прадукты, якія прадаюцца Microsemi, прайшлі абмежаваныя выпрабаванні і не павінны выкарыстоўвацца ў спалучэнні з крытычна важным абсталяваннем або праграмамі. Любыя спецыфікацыі прадукцыйнасці лічацца надзейнымі, але не правяраюцца, і Пакупнік павінен правесці і завяршыць усе прадукцыйнасць і іншыя выпрабаванні прадуктаў, асобна і разам з любымі канчатковымі прадуктамі або ўсталяванымі ў іх. Пакупнік не павінен спадзявацца на якія-небудзь дадзеныя і спецыфікацыі прадукцыйнасці або параметры, прадастаўленыя Microsemi. Пакупнік нясе адказнасць за самастойнае вызначэнне прыдатнасці любой прадукцыі, а таксама за яе тэставанне і праверку. Інфармацыя, прадстаўленая Microsemi па гэтым дагаворы, прадастаўляецца "як ёсць, дзе ёсць" і з усімі недахопамі, і ўвесь рызыка, звязаны з такой інфармацыяй, цалкам ляжыць на Пакупніку. Microsemi не прадастаўляе, відавочна або ўскосна, ні аднаму боку ніякіх патэнтных правоў, ліцэнзій або любых іншых правоў інтэлектуальнай уласнасці, у дачыненні да самой такой інфармацыі або чаго-небудзь, апісанага ў такой інфармацыі. Інфармацыя, прадстаўленая ў гэтым дакуменце, з'яўляецца ўласнасцю Microsemi, і Microsemi пакідае за сабой права ўносіць любыя змены ў інфармацыю ў гэтым дакуменце або ў любыя прадукты і паслугі ў любы час без папярэдняга паведамлення.
Карпарацыя Microsemi (Nasdaq: MSCC) прапануе шырокі спектр паўправадніковых і сістэмных рашэнняў для аэракасмічнай і абароннай прамысловасці, камунікацый, цэнтраў апрацоўкі дадзеных і прамысловых рынкаў. Прадукцыя ўключае высокапрадукцыйныя і радыяцыйна ўстойлівыя аналагавыя інтэгральныя схемы са змешаным сігналам, FPGA, SoC і ASIC; прадукты кіравання харчаваннем; прылады часу і сінхранізацыі і рашэнні для дакладнага часу, усталяванне сусветнага стандарту часу; прылады апрацоўкі голасу; радыёчастотныя рашэнні; дыскрэтныя кампаненты; карпаратыўныя рашэнні для захоўвання дадзеных і сувязі; тэхналогіі бяспекі і маштабуюцца анты-тampэр прадукты; Рашэнні Ethernet; Мікрасхемы Power-over-Ethernet і сярэдзіны; а таксама індывідуальныя магчымасці дызайну і паслугі. Штаб-кватэра Microsemi знаходзіцца ў Аліса-В'еха, штат Каліфорнія, і мае каля 4,800 супрацоўнікаў па ўсім свеце. Даведайцеся больш на www.microsemi.com.
50200644
Кіраўніцтва карыстальніка UG0644, версія 5.0
32
Дакументы / Рэсурсы
 |
Арбітр Microchip UG0644 DDR AXI [pdfКіраўніцтва карыстальніка UG0644 DDR AXI Arbiter, UG0644, DDR AXI Arbiter, AXI Arbiter |
