Кіраўніцтва карыстальніка F Tile Serial Lite IV Intel FPGA IP

Змест схаваць

F Tile Serial Lite IV Intel FPGA IP

Кіраўніцтва карыстальніка F-Tile Serial Lite IV Intel® FPGA IP
Абноўлена для Intel® Quartus® Prime Design Suite: 22.1 Версія IP: 5.0.0

Інтэрнэт-версія Адправіць водгук

УГ-20324

ID: 683074 Версія: 2022.04.28

Змест
Змест
1. Пра Кіраўніцтва карыстальніка F-Tile Serial Lite IV Intel® FPGA IP………………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview…………………………………………………………. 6 2.1. Інфармацыя аб выпуску…………………………………………………………………………………..7 2.2. Функцыі, якія падтрымліваюцца……………………………………………………………………………….. 7 2.3. Узровень падтрымкі IP-версіі……………………………………………………………………………..8 2.4. Падтрымка ўзроўню хуткасці прылады………………………………………………………………………..8 2.5. Выкарыстанне рэсурсаў і затрымка………………………………………………………………………9 2.6. Эфектыўнасць прапускной здольнасці…………………………………………………………………………………. 9
3. Пачатак працы…………………………………………………………………………………………………. 11 3.1. Устаноўка і ліцэнзаванне Intel FPGA IP Cores……………………………………………………… 11 3.1.1. Рэжым ацэнкі Intel FPGA IP…………………………………………………………. 11 3.2. Вызначэнне IP-параметраў і опцый……………………………………………………… 14 3.3. Згенераваны File Структура…………………………………………………………………………… 14 3.4. Мадэляванне IP -ядраў Intel FPGA …………………………………………………………………… 16 3.4.1. Мадэляванне і праверка канструкцыі………………………………………………….. 17 3.5. Сінтэз IP-ядраў у іншых інструментах EDA…………………………………………………………. 17 3.6. Складанне поўнага дызайну…………………………………………………………………………..18
4. Функцыянальнае апісанне………………………………………………………………………………….. 19 4.1. Шлях даных TX…………………………………………………………………………………………..20 4.1.1. Адаптар TX MAC………………………………………………………………………….. 21 4.1.2. Устаўка кантрольнага слова (CW)…………………………………………………………… 23 4.1.3. TX CRC……………………………………………………………………………………28 4.1.4. Кадавальнік TX MII…………………………………………………………………………….29 4.1.5. TX PCS і PMA………………………………………………………………………….. 30 4.2. RX Datapath……………………………………………………………………………………………. 30 4.2.1. RX PCS і PMA………………………………………………………………………….. 31 4.2.2. Дэкодэр RX MII…………………………………………………………………………… 31 4.2.3. RX CRC………………………………………………………………………………….. 31 4.2.4. RX Deskew………………………………………………………………………………….32 4.2.5. Выдаленне RX CW……………………………………………………………………………35 4.3. F-Tile Serial Lite IV Intel FPGA IP Clock Architecture…………………………………………. 36 4.4. Скід і ініцыялізацыя спасылкі………………………………………………………………………..37 4.4.1. Скід перадачы і паслядоўнасць ініцыялізацыі…………………………………………………. 38 4.4.2. Паслядоўнасць скіду RX і ініцыялізацыі…………………………………………………. 39 4.5. Разлік хуткасці злучэння і эфектыўнасці паласы прапускання……………………………………………….. 40
5. Параметры……………………………………………………………………………………………………. 42
6. Сігналы IP-інтэрфейсу Intel FPGA F-Tile Serial Lite IV…………………………………………….. 44 6.1. Сігналы гадзінніка……………………………………………………………………………………….44 6.2. Скінуць сігналы……………………………………………………………………………………… 44 6.3. Сігналы MAC……………………………………………………………………………………….. 45 6.4. Сігналы пераканфігурацыі прыёмаперадатчыка……………………………………………………………… 48 6.5. Сігналы PMA………………………………………………………………………………………….. 49

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 2

Адправіць водгук

Змест
7. Праектаванне з дапамогай F-Tile Serial Lite IV Intel FPGA IP………………………………………………… 51 7.1. Рэкамендацыі па скіду…………………………………………………………………………………….. 51 7.2. Рэкамендацыі па апрацоўцы памылак…………………………………………………………………………..51
8. Архіў кіраўніцтва карыстальніка F-Tile Serial Lite IV Intel FPGA IP……………………………………………. 52 9. Гісторыя версій дакументаў для F-Tile Serial Lite IV Кіраўніцтва карыстальніка Intel FPGA IP………53

Адправіць водгук

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 3

683074 | 2022.04.28 Адправіць водгук

1. Пра Кіраўніцтва карыстальніка F-Tile Serial Lite IV Intel® FPGA IP

У гэтым дакуменце апісваюцца функцыі IP, апісанне архітэктуры, этапы стварэння і рэкамендацыі па распрацоўцы F-Tile Serial Lite IV Intel® FPGA IP з выкарыстаннем прыёмаперадатчыкаў F-tile у прыладах Intel AgilexTM.

Мэтавая аўдыторыя

Гэты дакумент прызначаны для наступных карыстальнікаў:
· Архітэктары праектавання для выбару IP на этапе планавання праектавання на сістэмным узроўні
· Дызайнеры апаратнага забеспячэння пры інтэграцыі IP у праект сістэмнага ўзроўню
· Інжынеры па праверцы на этапах мадэлявання на сістэмным узроўні і праверкі абсталявання

Звязаныя дакументы

У наступнай табліцы пералічаны іншыя даведачныя дакументы, звязаныя з F-Tile Serial Lite IV Intel FPGA IP.

Табліца 1.

Звязаныя дакументы

Даведка

F-Tile Serial Lite IV Intel FPGA IP Design Example Кіраўніцтва карыстальніка

Табліца дадзеных прылады Intel Agilex

Апісанне
У гэтым дакуменце прадстаўлены рэкамендацыі па стварэнні, выкарыстанні і функцыянальнае апісанне F-Tile Serial Lite IV Intel FPGA IP design exampфайлы ў прыладах Intel Agilex.
У гэтым дакуменце апісваюцца электрычныя характарыстыкі, характарыстыкі пераключэння, характарыстыкі канфігурацыі і час для прылад Intel Agilex.

Табліца 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Акронімы і Гласарый Спіс абрэвіятур
абрэвіятура

Пашырэнне Кіруючае слова Рыда-Саламона Прамое выпраўленне памылак Далучэнне фізічнага носьбіта Перадатчык Прыёмнік Імпульс-Ampмадуляцыя litude 4-ўзроўневая без вяртання да нуля

працяг...

Карпарацыя Intel. Усе правы ахоўваюцца. Intel, лагатып Intel і іншыя знакі Intel з'яўляюцца гандлёвымі маркамі карпарацыі Intel або яе даччыных кампаній. Intel гарантуе прадукцыйнасць сваёй FPGA і паўправадніковай прадукцыі ў адпаведнасці з бягучымі спецыфікацыямі ў адпаведнасці са стандартнай гарантыяй Intel, але пакідае за сабой права ўносіць змены ў любыя прадукты і паслугі ў любы час без папярэдняга паведамлення. Intel не нясе ніякай адказнасці або абавязацельстваў, якія вынікаюць з прымянення або выкарыстання любой інфармацыі, прадукту або паслугі, апісаных тут, за выключэннем выпадкаў, прама ўзгодненых Intel у пісьмовай форме. Кліентам Intel рэкамендуецца атрымаць апошнюю версію спецыфікацый прылады, перш чым спадзявацца на любую апублікаваную інфармацыю і перад размяшчэннем заказаў на прадукты ці паслугі. *Іншыя назвы і брэнды могуць быць заяўлены як уласнасць іншых.

ISO 9001:2015 зарэгістраваны

1. Аб F-Tile Serial Lite IV Кіраўніцтва карыстальніка Intel® FPGA IP 683074 | 2022.04.28

PCS MII XGMII

абрэвіятура

Падузровень пашырэння фізічнага кадавання Інтэрфейс, незалежны ад медыя, 10-гігабітны незалежны ад медыя інтэрфейс

Адправіць водгук

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 5

683074 | 2022.04.28 Адправіць водгук

2. F-Tile Serial Lite IV Intel FPGA IP Overview

Малюнак 1.

F-Tile Serial Lite IV Intel FPGA IP падыходзіць для перадачы дадзеных з высокай прапускной здольнасцю для прыкладанняў чып-чып, плата-плата і аб'яднальная плата.

F-Tile Serial Lite IV Intel FPGA IP уключае ў сябе кантроль доступу да медыя (MAC), падузровень фізічнага кадавання (PCS) і блокі далучэння да фізічнага носьбіта (PMA). IP падтрымлівае хуткасць перадачы даных да 56 Гбіт/с на паласу з максімум чатырма палосамі PAM4 або 28 Гбіт/с на паласу з максімум 16 палосамі NRZ. Гэты IP-адрас забяспечвае высокую прапускную здольнасць, мала накладных кадраў, нізкую колькасць уводу-вываду і падтрымлівае высокую маштабаванасць як колькасці палос, так і хуткасці. Гэты IP таксама лёгка пераналаджваецца з падтрымкай шырокага дыяпазону хуткасцей перадачы дадзеных з рэжымам Ethernet PCS трансівера F-пліткі.

Гэты IP падтрымлівае два рэжымы перадачы:
· Базавы рэжым – гэта чысты струменевы рэжым, у якім даныя адпраўляюцца без пачатку пакета, пустога цыклу і канца пакета для павелічэння прапускной здольнасці. IP прымае першыя сапраўдныя даныя як пачатак пакета.
· Поўны рэжым – гэта рэжым перадачы пакетаў. У гэтым рэжыме IP адпраўляе пакет і цыкл сінхранізацыі ў пачатку і ў канцы пакета ў якасці раздзяляльнікаў.

Блок-схема высокага ўзроўню F-Tile Serial Lite IV

Струменевы інтэрфейс Avalon TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n біт палос (рэжым NRZ)/ 2*n біт палос (рэжым PAM4)

TX MAC

Перахаднік INSERT

КАДАВАЦЬ MII

Індывідуальныя ПК

TX PCS

TX MII

EMIB КАДАВАЦЬ СКРАМБЛЕР FEC

TX PMA

n біт палос (рэжым PAM4)/ n біт палос (рэжым NRZ)
Паслядоўны інтэрфейс TX

Струменевы інтэрфейс Avalon RX
64*n біт палос (рэжым NRZ)/ 2*n біт палос (рэжым PAM4)

RX PCS

CW RMV

ПАСЦІ

MII

І ВЫРАЎНІЦЬ ДЭКАДАВАННЕ

RX MII

EMIB

DECODE BLOCK SYNC & FEC DESCRAMBLER

RX PMA

КСА

2n Lanes Bits (рэжым PAM4)/n Lanes Bits (рэжым NRZ) Паслядоўны інтэрфейс RX
Avalon Memory-Mapped Interface Register Config

Легенда

Мяккая логіка

Жорсткая логіка

ISO 9001:2015 зарэгістраваны

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Вы можаце стварыць F-Tile Serial Lite IV Intel FPGA IP design exampкаб даведацца больш пра функцыі IP. Звярніцеся да F-Tile Serial Lite IV Intel FPGA IP Design Example Кіраўніцтва карыстальніка.
Звязаная інфармацыя · Функцыянальнае апісанне на старонцы 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example Кіраўніцтва карыстальніка

2.1. Інфармацыя аб выпуску

IP-версіі Intel FPGA супадаюць з версіямі праграмнага забеспячэння Intel Quartus® Prime Design Suite да версіі 19.1. Пачынаючы з праграмнага забеспячэння Intel Quartus Prime Design Suite версіі 19.2, Intel FPGA IP мае новую схему кіравання версіямі.

Нумар версіі Intel FPGA IP (XYZ) можа змяняцца з кожнай версіяй праграмнага забеспячэння Intel Quartus Prime. Змена ў:

· X азначае сур'ёзны перагляд IP. Калі вы абнаўляеце праграмнае забеспячэнне Intel Quartus Prime, вы павінны аднавіць IP.
· Y паказвае, што IP уключае новыя функцыі. Аднавіце свой IP, каб уключыць гэтыя новыя функцыі.
· Z паказвае, што IP змяшчае нязначныя змены. Аднавіце свой IP, каб уключыць гэтыя змены.

Табліца 3.

Інфармацыя аб выпуску F-Tile Serial Lite IV Intel FPGA IP

Пункт IP-версія Intel Quartus Prime Версія Дата выпуску Код замовы

5.0.0 22.1 2022.04.28 IP-SLITE4F

Апісанне

2.2. Падтрымліваюцца функцыі
У наступнай табліцы пералічаны функцыі, даступныя ў F-Tile Serial Lite IV Intel FPGA IP:

Адправіць водгук

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Табліца 4.

Функцыі F-Tile Serial Lite IV Intel FPGA IP

Асаблівасць

Апісанне

Перадача дадзеных

· Для рэжыму PAM4:
— FHT падтрымлівае толькі 56.1, 58 і 116 Гбіт/с на паласу з максімум 4 палосамі.
— FGT падтрымлівае да 58 Гбіт/с на паласу з максімум 12 палосамі.
Звярніцеся да табліцы 18 на старонцы 42 для атрымання больш падрабязнай інфармацыі аб падтрымоўваных хуткасцях перадачы дадзеных для рэжыму PAM4.
· Для рэжыму NRZ:
— FHT падтрымлівае толькі 28.05 і 58 Гбіт/с на паласу з максімум 4 палосамі.
— FGT падтрымлівае да 28.05 Гбіт/с на паласу з максімум 16 палосамі.
Звярніцеся да табліцы 18 на старонцы 42 для больш падрабязнай інфармацыі аб падтрымоўваных хуткасцях перадачы дадзеных для рэжыму NRZ.
· Падтрымлівае бесперапынны струменевы (базавы) або пакетны (поўны) рэжымы.
· Падтрымка пакетаў кадраў з нізкім накладным расходам.
· Падтрымка перадачы дэталізацыі байтаў для кожнага памеру пакета.
· Падтрымка ініцыяванага карыстальнікам або аўтаматычнага выраўноўвання паласы.
· Падтрымлівае праграмуемы перыяд выраўноўвання.

шт

· Выкарыстоўвае жорсткую логіку IP, якая ўзаемадзейнічае з прыёмаперадатчыкамі Intel Agilex F-tile для скарачэння рэсурсаў мяккай логікі.
· Падтрымлівае рэжым мадуляцыі PAM4 для спецыфікацыі 100GBASE-KP4. RS-FEC заўсёды ўключаны ў гэтым рэжыме мадуляцыі.
· Падтрымка NRZ з дадатковым рэжымам мадуляцыі RS-FEC.
· Падтрымка 64b/66b кадавання дэкадавання.

Выяўленне і апрацоўка памылак

· Падтрымка праверкі памылак CRC на шляхах даных TX і RX. · Падтрымка праверкі памылак спасылкі RX. · Падтрымка выяўлення памылак RX PCS.

Інтэрфейсы

· Падтрымлівае толькі поўнадуплексную перадачу пакетаў з незалежнымі спасылкамі.
· Выкарыстоўвае злучэнне кропка-кропка для некалькіх прылад FPGA з нізкай затрымкай перадачы.
· Падтрымка каманд, якія вызначаюцца карыстальнікам.

2.3. Узровень падтрымкі IP-версіі

Праграмнае забеспячэнне Intel Quartus Prime і падтрымка прылад Intel FPGA для F-Tile Serial Lite IV Intel FPGA IP наступныя:

Табліца 5.

Версія IP і ўзровень падтрымкі

Intel Quartus Prime 22.1

Прылада прыёмаперадатчыкаў Intel Agilex F-tile

Праектаванне апаратнага забеспячэння кампіляцыі мадэлявання IP-версіі

5.0.0

2.4. Падтрымка ўзроўню хуткасці прылады
F-Tile Serial Lite IV Intel FPGA IP падтрымлівае наступныя ступені хуткасці для прылад Intel Agilex F-tile: · Клас хуткасці трансівера: -1, -2 і -3 · Клас хуткасці ядра: -1, -2 і - 3

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 8

Адправіць водгук

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Звязаная інфармацыя
Тэхнічныя дадзеныя прылады Intel Agilex Дадатковая інфармацыя аб падтрымоўванай хуткасці перадачы дадзеных у прыёмаперадатчыках Intel Agilex F-tile.

2.5. Выкарыстанне рэсурсаў і затрымка

Рэсурсы і час затрымкі для F-Tile Serial Lite IV Intel FPGA IP былі атрыманы з праграмнага забеспячэння Intel Quartus Prime Pro Edition версіі 22.1.

Табліца 6.

Intel Agilex F-Tile Serial Lite IV Выкарыстанне рэсурсаў Intel FPGA IP
Вымярэнне затрымкі заснавана на затрымцы зваротнага шляху ад уваходу ядра TX да выхаду ядра RX.

Тып прыёмаперадатчыка

Варыянт

Колькасць палос дадзеных Рэжым RS-FEC ALM

Затрымка (тактавы цыкл ядра TX)

FGT

28.05 Гбіт/с NRZ 16

Базавы адключаны 21,691 65

Поўны адключаны 22,135 65

Базавы ўключаны 21,915 189

Поўны ўключаны 22,452 189

58 Гбіт/с PAM4 12

Базавы ўключаны 28,206 146

Поўны ўключаны 30,360 146

FHT

58 Гбіт/с NRZ

Базавы ўключаны 15,793 146

Поўны ўключаны 16,624 146

58 Гбіт/с PAM4 4

Базавы ўключаны 15,771 154

Поўны ўключаны 16,611 154

116 Гбіт/с PAM4 4

Базавы ўключаны 21,605 128

Поўны ўключаны 23,148 128

2.6. Эфектыўнасць прапускной здольнасці

Табліца 7.

Эфектыўнасць прапускной здольнасці

Зменныя Рэжым прыёмаперадатчыка

PAM4

Струменевы рэжым RS-FEC

Поўны ўключаны

Асноўны ўключаны

Бітавая хуткасць паслядоўнага інтэрфейсу ў Гбіт/с (RAW_RATE)
Памер пакета перадачы ў колькасці слоў (BURST_SIZE) (1)
Перыяд выраўноўвання ў такце (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Налады

НРЗ

Поўны

Інваліды

Уключаны

28.0

2,048

4,096

Базавы адключаны 28.0

Уключана 28.0

4,194,304

4,096

4,096 працяг...

(1) BURST_SIZE для базавага рэжыму набліжаецца да бясконцасці, таму выкарыстоўваецца вялікая колькасць.

Адправіць водгук

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Пераменныя

Налады

Кадзіроўка 64/66b

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Накладныя выдаткі памеру пакета ў колькасці слоў (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Перыяд маркера выраўноўвання 81,915 XNUMX у такце (ALIGN_MARKER_PERIOD)

81,915

81,916

Шырыня маркера выраўноўвання ў 5

такт

(ALIGN_MARKER_WIDTH)

Эфектыўнасць прапускной здольнасці (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Эфектыўная хуткасць (Гбіт/с) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Максімальная тактавая частата карыстальніка (МГц) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Звязаная інфармацыя Хуткасць сувязі і разлік эфектыўнасці паласы прапускання на старонцы 40

(2) У поўным рэжыме памер BURST_SIZE_OVHD уключае START/END парныя словы кіравання ў патоку даных.
(3) Для базавага рэжыму BURST_SIZE_OVHD роўны 0, таму што падчас трансляцыі няма START/END.
(4) Для разліку эфектыўнасці прапускной здольнасці звярніцеся да разлікаў хуткасці злучэння і эфектыўнасці паласы прапускання.
(5) Для разліку эфектыўнай хуткасці звярніцеся да разліку хуткасці злучэння і эфектыўнасці паласы прапускання.
(6) Звярніцеся да разліку хуткасці злучэння і эфектыўнасці паласы прапускання для разліку максімальнай тактавай частаты карыстальніка.

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 10

Адправіць водгук

683074 | 2022.04.28 Адправіць водгук

3. Пачатак працы

3.1. Устаноўка і ліцэнзаванне Intel FPGA IP Cores

Усталяванне праграмнага забеспячэння Intel Quartus Prime уключае IP-бібліятэку Intel FPGA. Гэтая бібліятэка змяшчае шмат карысных IP-ядраў для выкарыстання ў вытворчасці без неабходнасці дадатковай ліцэнзіі. Для выкарыстання ў вытворчасці некаторыя ядра Intel FPGA IP патрабуюць набыцця асобнай ліцэнзіі. Рэжым ацэнкі Intel FPGA IP дазваляе ацаніць гэтыя ліцэнзаваныя ядра Intel FPGA IP у мадэляванні і апаратным забеспячэнні, перш чым прыняць рашэнне аб набыцці поўнай вытворчай ліцэнзіі на ядро IP. Вам трэба толькі набыць поўную вытворчую ліцэнзію для ліцэнзаваных ядраў Intel IP пасля завяршэння тэсціравання апаратнага забеспячэння і гатоўнасці выкарыстоўваць IP у вытворчасці.

Праграмнае забеспячэнне Intel Quartus Prime па змаўчанні ўсталёўвае ядра IP у наступных месцах:

Малюнак 2.

Шлях усталявання IP Core
intelFPGA(_pro) quartus – Змяшчае праграмнае забеспячэнне Intel Quartus Prime ip – Змяшчае IP-бібліятэку Intel FPGA і IP-ядры іншых вытворцаў altera – Змяшчае зыходны код бібліятэкі Intel FPGA IP – Змяшчае IP-крыніцу Intel FPGA files

Табліца 8.

Месца ўстаноўкі ядра IP

Размяшчэнне

праграмнае забеспячэнне

:intelFPGA_proquartusipaltera

Intel Quartus Prime Pro Edition

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Платформа Windows* Linux*

Заўвага:

Праграмнае забеспячэнне Intel Quartus Prime не падтрымлівае прабелы ў шляху ўстаноўкі.

3.1.1. Рэжым ацэнкі Intel FPGA IP
Бясплатны рэжым ацэнкі Intel FPGA IP дазваляе ацаніць ліцэнзаваныя ядра Intel FPGA IP у мадэляванні і апаратным забеспячэнні перад пакупкай. Intel FPGA IP Evaluation Mode падтрымлівае наступныя ацэнкі без дадатковай ліцэнзіі:
· Імітуйце паводзіны ліцэнзійнага IP-ядра Intel FPGA у вашай сістэме. · Праверце функцыянальнасць, памер і хуткасць ядра IP хутка і лёгка. · Стварэнне абмежаванага па часе праграмавання прылады files для канструкцый, якія ўключаюць ядра IP. · Запраграмуйце прыладу з вашым ядром IP і праверце апаратную канструкцыю.

ISO 9001:2015 зарэгістраваны

3. Пачатак працы
683074 | 2022.04.28
Intel FPGA IP Evaluation Mode падтрымлівае наступныя рэжымы працы:
· Прывязаны–дазваляе бясконца працяглы запуск канструкцыі, якая змяшчае ліцэнзаваны IP-адрас Intel FPGA, з падключэннем паміж платай і галоўным камп'ютарам. Прывязны рэжым патрабуе паслядоўнай сумеснай тэставай групы дзеянняў (JTAG) кабель, падлучаны паміж JTAG порт на вашай плаце і галоўны кампутар, на якім працуе Intel Quartus Prime Programmer на працягу перыяду ацэнкі апаратнага забеспячэння. Праграмісту патрабуецца толькі мінімальная ўстаноўка праграмнага забеспячэння Intel Quartus Prime і не патрабуецца ліцэнзія Intel Quartus Prime. Галоўны камп'ютар кантралюе час ацэнкі, адпраўляючы перыядычны сігнал на прыладу праз JTAG порт. Калі ўсе ліцэнзаваныя ядра IP у распрацоўцы падтрымліваюць прывязаны рэжым, час ацэнкі доўжыцца да таго часу, пакуль не скончыцца ацэнка ядра IP. Калі ўсе ядра IP падтрымліваюць неабмежаваны час ацэнкі, тайм-аўт прылады не спыняецца.
· Untethered–Дазваляе запускаць дызайн, які змяшчае ліцэнзаваны IP на працягу абмежаванага часу. Ядро IP вяртаецца ў рэжым без прывязкі, калі прылада адключаецца ад галоўнага кампутара, на якім працуе праграмнае забеспячэнне Intel Quartus Prime. Ядро IP таксама вяртаецца ў рэжым без прывязкі, калі любое іншае ліцэнзійнае ядро IP у канструкцыі не падтрымлівае рэжым прывязкі.
Па заканчэнні часу ацэнкі любога ліцэнзаванага Intel FPGA IP у канструкцыі дызайн перастае працаваць. Усе IP-ядры, якія выкарыстоўваюць рэжым Intel FPGA IP Evaluation Mode, скончацца адначасова, калі любое IP-ядро ў распрацоўцы скончыцца. Калі час ацэнкі скончыцца, вы павінны перапраграмаваць прыладу FPGA, перш чым працягнуць праверку абсталявання. Каб пашырыць выкарыстанне ядра IP для вытворчасці, купіце поўную ліцэнзію на вытворчасць для ядра IP.
Вы павінны набыць ліцэнзію і згенераваць поўны вытворчы ліцэнзійны ключ, перш чым вы зможаце стварыць неабмежаванае праграмаванне прылады file. У рэжыме Intel FPGA IP Evaluation Mode кампілятар стварае толькі абмежаванае па часе праграмаванне прылады file ( _time_limited.sof), які заканчваецца ў ліміт часу.

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 12

Адправіць водгук

3. Пачатак працы 683074 | 2022.04.28

Малюнак 3.

Паток рэжыму ацэнкі FPGA IP Intel
Усталюйце праграмнае забеспячэнне Intel Quartus Prime з бібліятэкай Intel FPGA IP

Наладжванне параметраў і стварэнне асобнікаў ліцэнзійнага Intel FPGA IP Core

Праверце IP у падтрымліваемым сімулятары

Скампілюйце дызайн у праграмным забеспячэнні Intel Quartus Prime

Стварыце абмежаванае па часе праграмаванне прылады File

Запраграмуйце прыладу Intel FPGA і праверце працу на плаце
Няма IP, гатовых да вытворчага выкарыстання?
Так, купіце поўную вытворчасць
IP-ліцэнзія

Заўвага:

Уключыце ліцэнзаваны IP у камерцыйныя прадукты
Звярніцеся да кіраўніцтва карыстальніка кожнага ядра IP, каб даведацца пра этапы параметрызацыі і падрабязнасці рэалізацыі.
Intel ліцэнзуе IP-ядры на бестэрміновай аснове за кожнае месца. Кошт ліцэнзіі ўключае першы год абслугоўвання і падтрымкі. Вы павінны падоўжыць кантракт на тэхнічнае абслугоўванне, каб атрымліваць абнаўленні, выпраўленні памылак і тэхнічную падтрымку пасля першага года. Вы павінны набыць поўную ліцэнзію на вытворчасць ядраў Intel FPGA IP, якія патрабуюць ліцэнзіі на вытворчасць, перад стварэннем праграм files, якія вы можаце выкарыстоўваць на працягу неабмежаванага часу. У рэжыме Intel FPGA IP Evaluation Mode кампілятар стварае толькі абмежаванае па часе праграмаванне прылады file ( _time_limited.sof), які заканчваецца ў ліміт часу. Каб атрымаць ключы вытворчай ліцэнзіі, наведайце Цэнтр самаабслугоўвання Intel FPGA.
Ліцэнзійныя пагадненні на праграмнае забеспячэнне Intel FPGA рэгулююць усталяванне і выкарыстанне ліцэнзійных IP-ядраў, праграмнага забеспячэння Intel Quartus Prime і ўсіх неліцэнзійных IP-ядраў.

Адправіць водгук

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 13

3. Пачатак працы 683074 | 2022.04.28
Звязаная інфармацыя · Цэнтр падтрымкі ліцэнзавання Intel FPGA · Уводзіны ў ўстаноўку і ліцэнзаванне праграмнага забеспячэння Intel FPGA
3.2. Вызначэнне параметраў і опцый IP
Рэдактар IP-параметраў дазваляе хутка наладзіць ваш карыстальніцкі варыянт IP. Выкарыстайце наступныя дзеянні, каб задаць опцыі і параметры IP у праграмным забеспячэнні Intel Quartus Prime Pro Edition.
1. Калі ў вас яшчэ няма праекта Intel Quartus Prime Pro Edition, у які можна інтэграваць F-Tile Serial Lite IV Intel FPGA IP, вы павінны яго стварыць. а. У Intel Quartus Prime Pro Edition націсніце File Майстар новага праекта для стварэння новага праекта Quartus Prime, або File Адкрыць праект, каб адкрыць існуючы праект Quartus Prime. Майстар прапануе ўказаць прыладу. б. Укажыце сямейства прылад Intel Agilex і абярыце серыйную прыладу F-tile, якая адпавядае патрабаванням класа хуткасці для IP. в. Націсніце «Гатова».
2. У каталогу IP знайдзіце і абярыце F-Tile Serial Lite IV Intel FPGA IP. З'явіцца акно New IP Variation.
3. Укажыце імя верхняга ўзроўню для вашага новага карыстацкага варыянту IP. Рэдактар параметраў захоўвае налады змены IP у a file названы .ip.
4. Націсніце OK. З'явіцца рэдактар параметраў. 5. Укажыце параметры вашага варыянту IP. Звярніцеся да раздзела "Параметры".
інфармацыя пра IP-параметры F-Tile Serial Lite IV Intel FPGA. 6. Дадаткова, для генерацыі тэставага стэнда мадэлявання або кампіляцыі і распрацоўкі абсталявання
example, выконвайце інструкцыі ў Design Example Кіраўніцтва карыстальніка. 7. Націсніце Generate HDL. З'явіцца дыялогавае акно генерацыі. 8. Укажыце выхад file параметры генерацыі, а затым націсніце Стварыць. Варыянт IP
files генераваць у адпаведнасці з вашымі патрабаваннямі. 9. Націсніце «Гатова». Рэдактар параметраў дадае .ip верхняга ўзроўню file да плыні
праект аўтаматычна. Калі вам будзе прапанавана ўручную дадаць .ip file у праект, націсніце Дадаць/выдаліць праект Files у Праекце, каб дадаць file. 10. Пасля генерацыі і стварэння асобніка вашага варыянту IP, зрабіце адпаведныя прызначэнні кантактаў для злучэння партоў і ўсталюйце любыя прыдатныя параметры RTL для кожнага асобніка.
Параметры адпаведнай інфармацыі на старонцы 42
3.3. Згенераваны File Структура
Праграмнае забеспячэнне Intel Quartus Prime Pro Edition стварае наступны выхад IP file структура.
Для атрымання інфармацыі аб file структура канструкцыі выклample, звярніцеся да F-Tile Serial Lite IV Intel FPGA IP Design Example Кіраўніцтва карыстальніка.

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 14

Адправіць водгук

3. Пачатак працы 683074 | 2022.04.28

Малюнак 4. F-Tile Serial Lite IV, створаны Intel FPGA IP Files
.ip – інтэграцыя IP file

Варыяцыя IP files

_ Варыяцыя IP files

example_design

.cmp – дэкларацыя кампанента VHDL file _bb.v – Verilog HDL чорная скрыня EDA сінтэз file _inst.v і .vhd – Sampшаблоны стварэння асобнікаў .xml- XML-справаздача file

Example месцазнаходжанне для дызайну ядра IP, напрample fileс. Размяшчэнне па змаўчанні - example_design, але вам будзе прапанавана ўказаць іншы шлях.

.qgsimc – пералічвае параметры мадэлявання для падтрымкі паступовай рэгенерацыі .qgsynthc – пералічвае параметры сінтэзу для падтрымкі паступовай рэгенерацыі

.qip – Спіс сінтэзу IP files

_generation.rpt- Справаздача аб стварэнні IP

.sopcinfo- Інтэграцыя праграмнага забеспячэння ў ланцужок інструментаў file .html- Даныя карты злучэння і памяці

.csv – прызначэнне штыфта file

.spd – аб'ядноўвае асобныя скрыпты мадэлявання

сімулятар files

сінтэз IP сінтэз files

.v Мадэляванне верхняга ўзроўню file

.v IP-сінтэз верхняга ўзроўню file

Скрыпты сімулятара

Пад'ядравыя бібліятэкі

сінт
Сінтэз субядра files

сім
Subcore Simulation files

Табліца 9.

F-Tile Serial Lite IV Intel FPGA IP Generated Files

File Імя

Апісанне

.ip

Сістэма Platform Designer або варыянт IP верхняга ўзроўню file. гэта імя, якое вы даяце варыяцыі IP.

.cmp

Дэкларацыя кампанентаў VHDL (.cmp) file гэта тэкст file які змяшчае лакальныя агульныя вызначэнні і порты, якія вы можаце выкарыстоўваць у дызайне VHDL files.

.html

Справаздача, якая змяшчае інфармацыю аб злучэнні, карту памяці, якая паказвае адрас кожнага падпарадкаванага ў адносінах да кожнага галоўнага, да якога ён падлучаны, і прызначэнне параметраў.

_generation.rpt

Журнал генерацыі IP або Platform Designer file. Зводка паведамленняў падчас генерацыі IP.

.qgsimc

Пералічвае параметры мадэлявання для падтрымкі паступовай рэгенерацыі.

.qgsynthc

Пералічвае параметры сінтэзу для падтрымкі паступовай рэгенерацыі.

.qip

Змяшчае ўсю неабходную інфармацыю аб кампаненце IP для інтэграцыі і кампіляцыі кампанента IP у праграмнае забеспячэнне Intel Quartus Prime.
працяг...

Адправіць водгук

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 15

3. Пачатак працы 683074 | 2022.04.28

File Імя .sopcinfo
.csv .spd _bb.v _inst.v або _inst.vhd .regmap
.svd
.v або .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ субмодулі/ /

Апісанне
Апісвае злучэнні і параметры IP-кампанентаў у вашай сістэме Platform Designer. Вы можаце прааналізаваць яго змесціва, каб атрымаць патрабаванні пры распрацоўцы праграмных драйвераў для кампанентаў IP. Гэта выкарыстоўваюць такія інструменты, як Nios® II file. .sopcinfo file і сістэма.ч file згенераваны для ланцужка інструментаў Nios II, уключае інфармацыю карты адрасоў для кожнага падпарадкаванага адносна кожнага майстра, які звяртаецца да падпарадкаванага. Розныя гаспадары могуць мець розную карту адрасоў для доступу да пэўнага падпарадкаванага кампанента.
Змяшчае інфармацыю аб стане абнаўлення кампанента IP.
Абавязковы ўвод file для ip-make-simscript для стварэння сцэнарыяў мадэлявання для падтрымоўваных сімулятараў. .spd file змяшчае спіс fileгенеруецца для мадэлявання разам з інфармацыяй аб успамінах, якія вы можаце ініцыялізаваць.
Вы можаце выкарыстоўваць чорную скрыню Verilog (_bb.v) file як пустую дэкларацыю модуля для выкарыстання ў якасці чорнай скрыні.
ЛПВП прampшаблон стварэння асобніка. Вы можаце скапіяваць і ўставіць змесціва гэтага file у ваш HDL file для стварэння варыяцыі IP.
Калі IP змяшчае інфармацыю аб рэгістры, .regmap file спараджае. .regmap file апісвае інфармацыю карты рэгістраў галоўнага і падпарадкаванага інтэрфейсаў. гэта file дапаўняе .sopcinfo file шляхам прадастаўлення больш падрабязнай рэестравай інфармацыі аб сістэме. Гэта дазваляе адлюстроўваць рэестр viewі наладжвальная карыстальнікам статыстыка ў сістэмнай кансолі.
Дазваляе інструментам адладкі сістэмы жорсткага працэсара (HPS). view карты рэгістраў перыферыйных прылад, падлучаных да HPS у сістэме Platform Designer. Падчас сінтэзу .svd files для падпарадкаваных інтэрфейсаў, бачных галоўным сістэмнай кансолі, захоўваюцца ў .sof file у раздзеле адладкі. Сістэмная кансоль чытае гэты раздзел, які Platform Designer можа запытаць інфармацыю аб карце рэгістра. Для падпарадкаваных сістэм Platform Designer можа атрымаць доступ да рэестраў па імені.
ЛПВП files, якія ствараюць асобнік кожнага падмодуля або даччынага IP для сінтэзу або мадэлявання.
Змяшчае скрыпт ModelSim*/QuestaSim* msim_setup.tcl для наладкі і запуску мадэлявання.
Змяшчае сцэнар абалонкі vcs_setup.sh для наладжвання і запуску сімуляцыі VCS*. Змяшчае скрыпт абалонкі vcsmx_setup.sh і synopsys_sim.setup file каб наладзіць і запусціць мадэляванне VCS MX.
Змяшчае скрыпт абалонкі xcelium_setup.sh і іншую наладу files для наладжвання і запуску мадэлявання Xcelium*.
Змяшчае ЛПВП files для падмодуляў IP.
Для кожнага створанага даччынага IP-каталога Platform Designer стварае падкаталогі synth/ і sim/.

3.4. Імітацыя IP-ядраў Intel FPGA
Праграмнае забеспячэнне Intel Quartus Prime падтрымлівае сімуляцыю IP-ядра RTL у пэўных сімулятарах EDA. Генерацыя IP дадаткова стварае мадэляванне files, уключаючы функцыянальную імітацыйную мадэль, любы тэставы стэнд (або напрample design), а таксама сцэнары наладкі сімулятара для кожнага ядра IP. Вы можаце выкарыстоўваць функцыянальную імітацыйную мадэль і любы тэставы стэнд або example дызайн для мадэлявання. Выхад генерацыі IP можа таксама ўключаць сцэнарыі для кампіляцыі і запуску любога тэставага стенда. Скрыпты пералічваюць усе мадэлі або бібліятэкі, неабходныя для мадэлявання ядра IP.

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 16

Адправіць водгук

3. Пачатак працы 683074 | 2022.04.28

Праграмнае забеспячэнне Intel Quartus Prime забяспечвае інтэграцыю са шматлікімі сімулятарамі і падтрымлівае некалькі патокаў мадэлявання, у тым ліку вашыя ўласныя патокі мадэлявання па сцэнары і карыстальніцкія патокі мадэлявання. Які б паток вы ні абралі, мадэляванне IP-ядра ўключае ў сябе наступныя этапы:
1. Стварыце IP HDL, тэставы стэнд (або напрample design) і сцэнар наладкі сімулятара files.
2. Наладзьце асяроддзе сімулятара і любыя сцэнарыі мадэлявання.
3. Скампілюйце бібліятэкі імітацыйных мадэляў.
4. Запусціце сімулятар.

3.4.1. Мадэляванне і праверка канструкцыі

Па змаўчанні рэдактар параметраў стварае сцэнарыі для сімулятара, якія змяшчаюць каманды для кампіляцыі, распрацоўкі і мадэлявання IP-мадэляў Intel FPGA і бібліятэкі імітацыйных мадэляў fileс. Вы можаце скапіяваць каманды ў скрыпт тэставага стэнда сімуляцыі або адрэдагаваць іх files для дадання каманд для кампіляцыі, распрацоўкі і мадэлявання вашай канструкцыі і выпрабавальнага стенда.

Табліца 10. Скрыпты мадэлявання ядра Intel FPGA IP

Сімулятар

File Даведнік

ModelSim

_sim/настаўнік

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Скрыпт msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Сінтэз IP-ядраў у іншых інструментах EDA
Пры жаданні выкарыстоўвайце іншы падтрымліваемы інструмент EDA, каб сінтэзаваць дызайн, які ўключае IP-ядры Intel FPGA. Калі вы ствараеце сінтэз ядра IP files для выкарыстання са староннімі інструментамі сінтэзу EDA, вы можаце стварыць спіс сетак для ацэнкі вобласці і часу. Каб уключыць генерацыю, уключыце Стварэнне ацэнак часу і рэсурсаў для старонніх інструментаў сінтэзу EDA пры наладжванні варыяцыі IP.
Спіс злучэнняў для ацэнкі вобласці і часу апісвае злучэнне і архітэктуру ядра IP, але не змяшчае падрабязнай інфармацыі аб сапраўднай функцыянальнасці. Гэтая інфармацыя дазваляе некаторым староннім інструментам сінтэзу лепш ацэньваць вобласць і час. Акрамя таго, інструменты сінтэзу могуць выкарыстоўваць інфармацыю аб часе для дасягнення аптымізацыі па часе і паляпшэння якасці вынікаў.
Праграмнае забеспячэнне Intel Quartus Prime стварае Спіс сетак _syn.v file у фармаце Verilog HDL, незалежна ад вываду file фармат, які вы ўказваеце. Калі вы выкарыстоўваеце гэты спіс злучэнняў для сінтэзу, вы павінны ўключыць абгортку ядра IP file .v або .vhd у вашым праекце Intel Quartus Prime.

(7) Калі вы не наладзілі інструмент EDA, які дазваляе вам запускаць сімулятары EDA іншых вытворцаў з праграмнага забеспячэння Intel Quartus Prime, запусціце гэты скрыпт у кансолі Tcl сімулятара ModelSim або QuestaSim (не ў праграмным забеспячэнні Intel Quartus Prime). Tcl console), каб пазбегнуць памылак.

Адправіць водгук

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 17

3. Пачатак працы 683074 | 2022.04.28
3.6. Складанне поўнага дызайну
Вы можаце выкарыстоўваць каманду "Пачаць кампіляцыю" ў меню "Апрацоўка" праграмнага забеспячэння Intel Quartus Prime Pro Edition, каб скампіляваць свой дызайн.

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 18

Адправіць водгук

683074 | 2022.04.28 Адправіць водгук

4. Функцыянальнае апісанне

Малюнак 5.

F-Tile Serial Lite IV Intel FPGA IP складаецца з MAC і Ethernet PCS. MAC звязваецца з карыстацкім PCS праз інтэрфейсы MII.

IP падтрымлівае два рэжыму мадуляцыі:
· PAM4–Забяспечвае ад 1 да 12 палос для выбару. IP заўсёды стварае два PCS канала для кожнай паласы ў рэжыме мадуляцыі PAM4.
· NRZ–Забяспечвае ад 1 да 16 палос для выбару.

Кожны рэжым мадуляцыі падтрымлівае два рэжымы перадачы дадзеных:
· Базавы рэжым – гэта чысты струменевы рэжым, у якім даныя адпраўляюцца без пачатку пакета, пустога цыклу і канца пакета для павелічэння прапускной здольнасці. IP прымае першыя сапраўдныя даныя як пачатак пакета.

Перадача дадзеных у базавым рэжыме tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_сапраўдныя rx_avs_дадзеныя

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 зарэгістраваны

4. Функцыянальнае апісанне 683074 | 2022.04.28

Малюнак 6.

· Поўны рэжым – гэта пакетная перадача дадзеных. У гэтым рэжыме IP адпраўляе пакет і цыкл сінхранізацыі ў пачатку і ў канцы пакета ў якасці раздзяляльнікаў.

Поўны рэжым перадачы дадзеных tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_дадзеныя

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Звязаная інфармацыя · F-Tile Serial Lite IV Intel FPGA IP Overview на старонцы 6 · F-Tile Serial Lite IV Intel FPGA IP Design Example Кіраўніцтва карыстальніка

4.1. Шлях даных TX
Шлях даных TX складаецца з наступных кампанентаў: · Адаптар MAC · Блок устаўкі кіруючага слова · CRC · Кадавальнік MII · Блок PCS · Блок PMA

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 20

Адправіць водгук

4. Функцыянальнае апісанне 683074 | 2022.04.28
Малюнак 7. Шлях перадачы дадзеных

З логікі карыстальніка

TX MAC

Струменевы інтэрфейс Avalon

Адаптар MAC

Устаўка кантрольнага слова

CRC

Кадавальнік MII

Інтэрфейс MII Custom PCS
PCS і PMA

Паслядоўны інтэрфейс TX да іншай прылады FPGA

4.1.1. Адаптар TX MAC
Адаптар TX MAC кіруе перадачай даных у карыстальніцкую логіку з дапамогай струменевага інтэрфейсу Avalon®. Гэты блок падтрымлівае зададзеную карыстальнікам перадачу інфармацыі і кіраванне патокам.

Перадача вызначанай карыстальнікам інфармацыі

У поўным рэжыме IP забяспечвае сігнал tx_is_usr_cmd, які можна выкарыстоўваць для ініцыяцыі вызначанага карыстальнікам інфармацыйнага цыкла, напрыклад перадачы XOFF/XON у карыстальніцкую логіку. Вы можаце ініцыяваць вызначаны карыстальнікам цыкл перадачы інфармацыі, усталяваўшы гэты сігнал і перадаць інфармацыю з дапамогай tx_avs_data разам з усталяваннем сігналаў tx_avs_startofpacket і tx_avs_valid. Затым блок адмяняе tx_avs_ready на два цыклы.

Заўвага:

Інфармацыйная функцыя, вызначаная карыстальнікам, даступная толькі ў поўным рэжыме.

Адправіць водгук

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 21

4. Функцыянальнае апісанне 683074 | 2022.04.28

Малюнак 8.

Кантроль патоку

Бываюць сітуацыі, калі TX MAC не гатовы прымаць даныя ад карыстальніцкай логікі, напрыклад падчас працэсу пераналаджвання спасылкі або калі няма даных, даступных для перадачы з карыстальніцкай логікі. Каб пазбегнуць страты даных з-за гэтых умоў, IP выкарыстоўвае сігнал tx_avs_ready для кіравання патокам даных ад карыстальніцкай логікі. IP адмяняе сігнал, калі адбываюцца наступныя ўмовы:
· Калі tx_avs_startofpacket сцвярджаецца, tx_avs_ready скасоўваецца на адзін такт.
· Калі tx_avs_endofpacket сцвярджаецца, tx_avs_ready скасоўваецца на адзін такт.
· Калі любы парны CW сцвярджаецца, tx_avs_ready адмяняецца на працягу двух тактавых цыклаў.
· Калі ў карыстацкі інтэрфейс PCS адбываецца ўстаўка маркера выраўноўвання RS-FEC, tx_avs_ready адключаецца на працягу чатырох тактавых цыклаў.
· Кожныя 17 тактаў ядра Ethernet у рэжыме мадуляцыі PAM4 і кожныя 33 такты ядра Ethernet у рэжыме мадуляцыі NRZ. tx_avs_ready адключаецца на адзін такт.
· Калі карыстальніцкая логіка адмяняе tx_avs_valid падчас адсутнасці перадачы даных.

Наступныя дыяграмы часу з'яўляюцца прыкладамampфайлы адаптара TX MAC з выкарыстаннем tx_avs_ready для кіравання патокам даных.

Кантроль патоку з tx_avs_valid адключэннем і START/END парнымі CW

tx_core_clkout

tx_avs_сапраўдныя tx_avs_data

D1 D2 D3

Сапраўдны сігнал адключае

D5 D6

tx_avs_ready tx_avs_startofpacket

Сігнал гатоўнасці адключае два цыклы, каб уставіць END-STRT CW

tx_avs_endofpacket

usrif_дадзеныя

D1 D2 D3

CW_дадзеныя

DN END STRT D0 D1 D2 D3 ПУСТЫ D4

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 22

Адправіць водгук

4. Функцыянальнае апісанне 683074 | 2022.04.28

Малюнак 9.

Кіраванне патокам з устаўкай маркера выраўноўвання
tx_core_clkout tx_avs_сапраўдны

tx_avs_data tx_avs_ready

ДН-5 ДН-4 ДН-3 ДН-2 ДН-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN DN DN+1

i_sl_tx_mii_сапраўдны

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Малюнак 10.

Кіраванне патокам з START/END Парныя CWs супадаюць з устаўкай маркера выраўноўвання

tx_core_clkout tx_avs_сапраўдны

tx_avs_дадзеныя

ДН-5 ДН-4 ДН-3 ДН-2 ДН-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_дадзеныя

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_дадзеныя

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_дадзеныя

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_дадзеныя

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_сапраўдны

i_sl_tx_mii_d[63:0]

DN-1

END STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Устаўка кантрольнага слова (CW).
F-Tile Serial Lite IV Intel FPGA IP стварае CW на аснове ўваходных сігналаў з логікі карыстальніка. CW паказваюць раздзяляльнікі пакетаў, інфармацыю аб стане перадачы або дадзеныя карыстальніка ў блок PCS, і яны атрымліваюцца з кантрольных кодаў XGMII.
У наступнай табліцы паказана апісанне падтрымоўваных CW:

Адправіць водгук

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 23

4. Функцыянальнае апісанне 683074 | 2022.04.28

Табліца 11.
ПАЧАТАК КАНЕЦ ВЫРАЎНЯВАННЕ

Апісанне падтрымоўваных CW

Колькасць слоў (1 слова

= 64 біта)

так

EMPTY_CYC

так

ХАЛАСТЫ

няма

ДАДЗЕНЫЯ

так

Внутриполосный

Апісанне
Пачатак падзельніка дадзеных. Раздзяляльнік канца даных. Кіруючае слова (CW) для выраўноўвання RX. Пусты цыкл перадачы дадзеных. IDLE (па-за групай). Карысная нагрузка.

Табліца 12. Апісанне поля CW
Поле RSVD num_valid_bytes_eob
ПУСТЫ eop sop seop выраўнаваць CRC32 usr

Апісанне
Запаведнае поле. Можа выкарыстоўвацца для будучага пашырэння. Прывязаны да 0.
Колькасць сапраўдных байтаў у апошнім слове (64-біт). Гэта 3-бітнае значэнне. · 3'b000: 8 байтаў · 3'b001: 1 байт · 3'b010: 2 байты · 3'b011: 3 байты · 3'b100: 4 байты · 3'b101: 5 байтаў · 3'b110: 6 байтаў · 3'b111: 7 байтаў
Колькасць недапушчальных слоў у канцы серыі.
Паказвае струменевы інтэрфейс RX Avalon для атрымання сігналу аб заканчэнні пакета.
Паказвае струменевы інтэрфейс RX Avalon для атрымання сігналу пачатку пакета.
Паказвае струменевы інтэрфейс RX Avalon, каб сцвярджаць пачатак і канец пакета ў адным цыкле.
Праверце выраўноўванне RX.
Значэнні вылічанага CRC.
Паказвае, што кіруючае слова (CW) змяшчае інфармацыю, вызначаную карыстальнікам.

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 24

Адправіць водгук

4. Функцыянальнае апісанне 683074 | 2022.04.28

4.1.2.1. Пачатак серыі CW

Малюнак 11. Фармат CW пачатку серыі

СТАРТ

63:56

РСВД

55:48

РСВД

47:40

РСВД

дадзеныя

39:32 31:24

РСВД РСВД

23:16

sop usr align=0 seop

15:8

канал

7:0

'hFB(СТАРТ)

кантроль 7:0

Табліца 13.

У поўным рэжыме вы можаце ўставіць START CW, усталяваўшы сігнал tx_avs_startofpacket. Калі вы выстаўляеце толькі сігнал tx_avs_startofpacket, усталёўваецца біт sop. Калі вы заяўляеце сігналы tx_avs_startofpacket і tx_avs_endofpacket, усталёўваецца біт seop.

Значэнні палёў START CW
Палявы соп/сеоп
usr (8)
выраўнаваць

Каштоўнасць

У залежнасці ад сігналу tx_is_usr_cmd:

1: калі tx_is_usr_cmd = 1

0: калі tx_is_usr_cmd = 0

У базавым рэжыме MAC адпраўляе START CW пасля адмены скіду. Калі даныя адсутнічаюць, MAC бесперапынна адпраўляе EMPTY_CYC у пары з END і START CW, пакуль вы не пачнеце адпраўку даных.

4.1.2.2. Канец серыі CW

Малюнак 12. Фармат CW канца серыі

КАНЕЦ

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

дадзеныя 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 эоп=1 РСВД РСВД РСВД

РСВД

15:8

РСВД

ПУСТЫ

7:0

РСВД

num_valid_bytes_eob

кантроль

7:0

(8) Гэта падтрымліваецца толькі ў поўным рэжыме.
Адправіць водгук

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 25

4. Функцыянальнае апісанне 683074 | 2022.04.28

Табліца 14.

MAC устаўляе END CW, калі сцвярджаецца tx_avs_endofpacket. END CW змяшчае колькасць сапраўдных байтаў у апошнім слове дадзеных і інфармацыю CRC.

Значэнне CRC - гэта 32-бітны вынік CRC для даных паміж START CW і словам дадзеных перад END CW.

У наступнай табліцы паказаны значэнні палёў у END CW.

END CW Значэнні палёў
Поле eop CRC32 num_valid_bytes_eob

Значэнне 1
Вылічанае значэнне CRC32. Колькасць сапраўдных байтаў у апошнім слове дадзеных.

4.1.2.3. Выраўноўванне Парны CW

Малюнак 13. Парны фармат CW

ALIGN CW Пара з START/END

Інтэрфейс 64+8 біт XGMII

СТАРТ

63:56

РСВД

55:48

РСВД

47:40

РСВД

дадзеныя

39:32 31:24

РСВД РСВД

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

РСВД

7:0

'hFB

кантроль 7:0

Інтэрфейс 64+8 біт XGMII

КАНЕЦ

63:56

'hFD

55:48

РСВД

47:40

РСВД

дадзеныя

39:32 31:24

РСВД РСВД

23:16 эоп=0 РСВД РСВД РСВД

РСВД

15:8

РСВД

7:0

РСВД

кантроль 7:0

ALIGN CW - гэта парны CW з START/END або END/START CW. Вы можаце ўставіць парны CW ALIGN, усталяваўшы сігнал tx_link_reinit, усталяваўшы лічыльнік перыяду выраўноўвання або ініцыяваўшы скід. Калі ўстаўляецца парны CW ALIGN, поле выраўноўвання ўсталёўваецца ў 1, каб ініцыяваць блок выраўноўвання прымача для праверкі выраўноўвання даных па ўсіх палосах.

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 26

Адправіць водгук

4. Функцыянальнае апісанне 683074 | 2022.04.28

Табліца 15.

Выраўнаваць значэнні палёў CW
Выраўнаваць поле
eop sop usr seop

Значэнне 1 0 0 0 0

4.1.2.4. CW з пустым цыклам

Малюнак 14. Фармат CW з пустым цыклам

EMPTY_CYC Спалучэнне з END/START

Інтэрфейс 64+8 біт XGMII

КАНЕЦ

63:56

'hFD

55:48

РСВД

47:40

РСВД

дадзеныя

39:32 31:24

РСВД РСВД

23:16 эоп=0 РСВД РСВД РСВД

РСВД

15:8

РСВД

7:0

РСВД

кантроль 7:0

Інтэрфейс 64+8 біт XGMII

СТАРТ

63:56

РСВД

55:48

РСВД

47:40

РСВД

дадзеныя

39:32 31:24

РСВД РСВД

23:16

sop=0 usr=0 align=0 seop=0

15:8

РСВД

7:0

'hFB

кантроль 7:0

Табліца 16.

Калі вы адмяняеце tx_avs_valid на працягу двух тактавых цыклаў падчас пакета, MAC устаўляе EMPTY_CYC CW у пары з END/START CW. Вы можаце выкарыстоўваць гэты CW, калі на дадзены момант няма даступных даных для перадачы.

Калі вы адмяняеце tx_avs_valid на адзін цыкл, IP адмяняе tx_avs_valid на двайны перыяд адмены tx_avs_valid, каб стварыць пару END/START CW.

EMPTY_CYC CW Значэнні палёў
Выраўнаваць поле
eop

Значэнне 0 0

працяг...

Адправіць водгук

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 27

4. Функцыянальнае апісанне 683074 | 2022.04.28

Поле sop usr seop

Значэнне 0 0 0

4.1.2.5. Прастой CW

Малюнак 15. Фармат бяздзейнага CW

ХАСТАЯ CW

63:56

'h07

55:48

'h07

47:40

'h07

дадзеныя

39:32 31:24

'h07 'h07

23:16

'h07

15:8

'h07

7:0

'h07

кантроль 7:0

MAC уставіць IDLE CW, калі няма перадачы. У гэты перыяд сігнал tx_avs_valid нізкі.
Вы можаце выкарыстоўваць IDLE CW, калі пакетная перадача завершана або перадача знаходзіцца ў стане чакання.

4.1.2.6. Слова дадзеных

Слова дадзеных - гэта карысная нагрузка пакета. Усе кантрольныя біты XGMII усталяваны ў 0 у фармаце слоў дадзеных.

Малюнак 16. Фармат Data Word

Інтэрфейс 64+8 біт XGMII

СЛОВА ДАННЫХ

63:56

дадзеныя карыстальніка 7

55:48

дадзеныя карыстальніка 6

47:40

дадзеныя карыстальніка 5

дадзеныя

39:32 31:24

дадзеныя карыстальніка 4 дадзеныя карыстальніка 3

23:16

дадзеныя карыстальніка 2

15:8

дадзеныя карыстальніка 1

7:0

дадзеныя карыстальніка 0

кантроль 7:0

4.1.3. TX CRC
Вы можаце ўключыць блок TX CRC з дапамогай параметра Enable CRC у рэдактары параметраў IP. Гэтая функцыя падтрымліваецца як у базавым, так і ў поўным рэжымах.

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 28

Адправіць водгук

4. Функцыянальнае апісанне 683074 | 2022.04.28

MAC дадае значэнне CRC да END CW, выстаўляючы сігнал tx_avs_endofpacket. У рэжыме BASIC толькі ALIGN CW у пары з END CW змяшчае сапраўднае поле CRC.
Блок TX CRC ўзаемадзейнічае з блокам TX Control Word Insertion і TX MII Encode. Блок TX CRC вылічае значэнне CRC для 64-бітных значэнняў за цыкл дадзеных, пачынаючы з START CW да END CW.
Вы можаце падаць сігнал crc_error_inject для наўмыснага пашкоджання даных у пэўнай паласе для стварэння памылак CRC.

4.1.4. Кадавальнік TX MII

Кадавальнік TX MII апрацоўвае перадачу пакетаў ад MAC да TX PCS.

На наступным малюнку паказаны шаблон даных на 8-бітнай шыне MII у рэжыме мадуляцыі PAM4. START і END CW з'яўляюцца адзін раз на кожныя дзве паласы MII.

Малюнак 17. Шаблон даных MII рэжыму мадуляцыі PAM4

ЦЫКЛ 1

ЦЫКЛ 2

ЦЫКЛ 3

ЦЫКЛ 4

ЦЫКЛ 5

SOP_CW

ДАДЗЕНЫЯ_1

DATA_9 DATA_17

ХАЛАСТЫ

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

ХАЛАСТЫ

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

На наступным малюнку паказаны шаблон даных на 8-бітнай шыне MII у рэжыме мадуляцыі NRZ. START і END CW з'яўляюцца на кожнай паласе MII.

Адправіць водгук

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 29

4. Функцыянальнае апісанне 683074 | 2022.04.28

Малюнак 18. Шаблон даных MII рэжыму мадуляцыі NRZ

ЦЫКЛ 1

ЦЫКЛ 2

ЦЫКЛ 3

SOP_CW

ДАДЗЕНЫЯ_1

ДАДЗЕНЫЯ_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

ЦЫКЛ 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

ЦЫКЛ 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS і PMA
F-Tile Serial Lite IV Intel FPGA IP канфігуруе прыёмаперадатчык F-tile для рэжыму Ethernet PCS.

4.2. RX Datapath
Шлях даных RX складаецца з наступных кампанентаў: · Блок PMA · Блок PCS · Дэкодэр MII · CRC · Блок выпраўлення · Блок выдалення кантрольнага слова

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 30

Адправіць водгук

4. Функцыянальнае апісанне 683074 | 2022.04.28
Малюнак 19. Шлях даных RX

Карыстальніцкая логіка струменевага інтэрфейсу Avalon
RX MAC
Control Word Removal
Выправіць перакос

CRC

MII дэкодэр

Інтэрфейс MII Custom PCS
PCS і PMA

Паслядоўны інтэрфейс RX ад іншай прылады FPGA
4.2.1. RX PCS і PMA
F-Tile Serial Lite IV Intel FPGA IP канфігуруе прыёмаперадатчык F-tile для рэжыму Ethernet PCS.
4.2.2. Дэкодэр RX MII
Гэты блок вызначае, ці ўтрымліваюць ўваходныя даныя кантрольнае слова і маркеры выраўноўвання. Дэкодэр RX MII выдае дадзеныя ў выглядзе 1-бітнага сапраўднага, 1-бітнага індыкатара маркера, 1-бітнага кантрольнага індыкатара і 64-бітных дадзеных на паласу.
4.2.3. RX CRC
Вы можаце ўключыць блок TX CRC з дапамогай параметра Enable CRC у рэдактары параметраў IP. Гэтая функцыя падтрымліваецца як у базавым, так і ў поўным рэжымах. Блок RX CRC ўзаемадзейнічае з блокамі RX Control Word Removal і RX MII Decoder. IP-адрас выдае сігнал rx_crc_error, калі ўзнікае памылка CRC.

Адправіць водгук

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 31

4. Функцыянальнае апісанне 683074 | 2022.04.28
IP адмяняе памылку rx_crc_error пры кожным новым выбуху. Гэта выхад для карыстальніцкай логікі для апрацоўкі памылак карыстальніцкай логікі.
4.2.4. RX Deskew
Блок выпраўлення перакосаў RX выяўляе маркеры выраўноўвання для кожнай паласы і паўторна выраўноўвае дадзеныя перад адпраўкай іх у блок выдалення RX CW.
Вы можаце дазволіць ядру IP аўтаматычна выраўноўваць даныя для кожнай паласы пры ўзнікненні памылкі выраўноўвання, усталяваўшы параметр "Уключыць аўтаматычнае выраўноўванне" ў рэдактары параметраў IP. Калі вы адключыце функцыю аўтаматычнага выраўноўвання, ядро IP выдае сігнал rx_error, каб паказаць памылку выраўноўвання. Вы павінны зацвердзіць rx_link_reinit, каб пачаць працэс выраўноўвання паласы, калі ўзнікае памылка выраўноўвання паласы.
Выпраўленне перакосу RX вызначае маркеры выраўноўвання на аснове канчатковага аўтамата. Наступная дыяграма паказвае стану ў блоку выпраўлення перакосу RX.

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 32

Адправіць водгук

4. Функцыянальнае апісанне 683074 | 2022.04.28

Малюнак 20.

Блок-схема RX Deskew Lane Alignment State Machine з уключаным аўтаматычным выраўноўваннем
Пачаць

ХАЛАСТЫ

Скід = 1 так не

Усе ПК

няма

паласы гатовыя?

так

ЧАКАЙЦЕ

Усе маркеры сінхранізацыі №
выяўлены?
так
ALIGN

няма
так Тайм-аўт?

так
Страта выраўноўвання?
няма канца

Адправіць водгук

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 33

4. Функцыянальнае апісанне 683074 | 2022.04.28

Малюнак 21.

Блок-схема RX Deskew Lane Alignment State Machine з адключанай аўтаматычнай выраўноўваннем
Пачаць

ХАЛАСТЫ

Скід = 1 так не

Усе ПК

няма

паласы гатовыя?

так

так
rx_link_reinit =1
няма ПАМЫЛКІ

не так Тайм-аўт?

ЧАКАЙЦЕ
няма Усе маркеры сінхранізацыі
выяўлены?
ды ВЫРАЎНІЦЬ

так
Страта выраўноўвання?
няма
Канец
1. Працэс выраўноўвання пачынаецца са стану IDLE. Блок пераходзіць у стан ЧАКАННЯ, калі ўсе паласы PCS гатовыя і rx_link_reinit адменена.
2. У стане ЧАКАННЯ блок правярае, што ўсе выяўленыя маркеры сцвярджаюцца ў адным цыкле. Калі гэта ўмова дакладна, блок пераходзіць у стан ALIGNED.
3. Калі блок знаходзіцца ў стане ВЫРАЎНЯНЫ, гэта азначае, што палосы выраўнаваны. У гэтым стане блок працягвае сачыць за выраўноўваннем паласы і правяраць, ці прысутнічаюць усе маркеры ў межах аднаго цыклу. Калі хаця б адзін маркер адсутнічае ў тым жа цыкле і ўсталяваны параметр Уключыць аўтаматычнае выраўноўванне, блок пераходзіць у

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 34

Адправіць водгук

4. Функцыянальнае апісанне 683074 | 2022.04.28

Стан IDLE для паўторнай ініцыялізацыі працэсу выраўноўвання. Калі Enable Auto Alignment не ўстаноўлена і па меншай меры адзін маркер адсутнічае ў тым жа цыкле, блок пераходзіць у стан ERROR і чакае, пакуль карыстальніцкая логіка выдасць сігнал rx_link_reinit для ініцыяцыі працэсу выраўноўвання паласы.

Малюнак 22. Перабудова паласы руху з уключаным уключэннем аўтаматычнага выраўноўвання rx_core_clk

rx_link_up

rx_link_reinit

і_ўсе_маркеры

Дзяржава Дэскю

ВЫРАЎНЕНЫ

ХАЛАСТЫ

ЧАКАЙЦЕ

ВЫРАЎНЕНЫ

AUTO_ALIGN = 1

Малюнак 23. Перабудова паласы руху з выключаным уключэннем аўтаматычнага выраўноўвання rx_core_clk

rx_link_up

rx_link_reinit

і_ўсе_маркеры

Дзяржава Дэскю

ВЫРАЎНЕНЫ

ПАМЫЛКА

ХАЛАСТЫ

ЧАКАЙЦЕ

ВЫРАЎНЕНЫ

AUTO_ALIGN = 0
4.2.5. Выдаленне RX CW
Гэты блок дэкадуе CW і адпраўляе дадзеныя ў карыстальніцкую логіку з дапамогай струменевага інтэрфейсу Avalon пасля выдалення CW.
Калі сапраўдныя даныя адсутнічаюць, блок выдалення RX CW здымае сігнал rx_avs_valid.
У рэжыме FULL, калі ўсталяваны карыстальніцкі біт, гэты блок усталёўвае сігнал rx_is_usr_cmd, і даныя ў першым такце выкарыстоўваюцца як інфармацыя або каманда, вызначаная карыстальнікам.
Калі rx_avs_ready скасоўвае афармленне, а rx_avs_valid сцвярджае, блок выдалення RX CW генеруе памылку ў логіцы карыстальніка.
Струменевыя сігналы Avalon, звязаныя з гэтым блокам, наступныя: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Адправіць водгук

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 35

4. Функцыянальнае апісанне 683074 | 2022.04.28
· rx_avs_сапраўдны
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (даступна толькі ў поўным рэжыме)
4.3. F-Tile Serial Lite IV Intel FPGA IP Clock Architecture
F-Tile Serial Lite IV Intel FPGA IP мае чатыры тактавыя ўваходы, якія генеруюць тактавыя сігналы для розных блокаў: · Апорны тактавы сігнал прыёмаперадатчыка (xcvr_ref_clk)–уваходны тактавы сігнал са знешніх тактавых сігналаў
чыпы або асцылятары, якія генеруюць тактавыя сігналы для TX MAC, RX MAC і TX і RX карыстацкіх блокаў PCS. Звярніцеся да параметраў для падтрымоўванага дыяпазону частот. · Асноўны такт перадачы (tx_core_clk)–гэты такт атрымоўваецца з PLL прыёмаперадатчыка і выкарыстоўваецца для перадачы MAC. Гэтыя тактавыя сігналы таксама з'яўляюцца выхаднымі тактавымі сігналамі ад прыёмаперадатчыка F-пліткі для падлучэння да логікі карыстальніка TX. · Асноўны такт RX (rx_core_clk) – гэты такт атрыманы з PLL прыёмаперадатчыка і выкарыстоўваецца для выпраўлення перакосу FIFO і RX MAC. Гэты тактавы сігнал таксама з'яўляецца выхадным тактавым сігналам ад прыёмаперадатчыка F-пліткі для падлучэння да логікі карыстальніка RX. · Тактавы сігнал для інтэрфейсу рэканфігурацыі прыёмаперадатчыка (reconfig_clk) – тактавы сігнал ад знешніх ланцугоў тактавага сігналу або асцылятараў, які генеруе тактавыя сігналы для інтэрфейсу рэканфігурацыі прыёмаперадатчыка F-пліткі ў шляхах даных як TX, так і RX. Тактавая частата складае ад 100 да 162 МГц.
Наступная блок-схема паказвае F-Tile Serial Lite IV Intel FPGA IP тактавыя дамены і злучэнні ўнутры IP.

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 36

Адправіць водгук

4. Функцыянальнае апісанне 683074 | 2022.04.28

Малюнак 24.

F-Tile Serial Lite IV Intel FPGA IP Clock Architecture

Асцылятар

FPGA1
F-Tile Serial Lite IV Intel FPGA IP-трансівер Reconfiguration Interface Clock
(reconfig_clk)

tx_core_clkout (падключэнне да карыстацкай логікі)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Гадзіннік інтэрфейсу рэканфігурацыі прыёмаперадатчыка

(reconfig_clk)

Асцылятар

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (падключэнне да карыстацкай логікі)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon Streaming Interface TX Data
TX MAC

паслядоўная_спасылка[n-1:0]

Выправіць перакос

FIFO

Струменевы інтэрфейс Avalon RX Data RX MAC

Струменевы інтэрфейс Avalon RX Data
RX MAC

Выправіць перакос FIFO

rx_core_clkout (падключэнне да карыстацкай логікі)

rx_core_clk= clk_pll_div64[mid_ch]

Індывідуальныя ПК

паслядоўная_спасылка[n-1:0]

TX MAC

Avalon Streaming Interface TX Data

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (падключэнне да карыстацкай логікі)

Трансівер Ref Clock (xcvr_ref_clk)
Трансівер Ref Clock (xcvr_ref_clk)

Асцылятар*

Легенда

Прылада FPGA
Дамен асноўнага тактавага сігналу TX
Дамен ядра RX
Дамен апорнага тактавага сігналу прыёмаперадатчыка Знешняя прылада Сігналы даных

4.4. Скід і ініцыялізацыя спасылак
Блокі MAC, F-tile Hard IP і блокі рэканфігурацыі маюць розныя сігналы скіду: · Блокі MAC TX і RX выкарыстоўваюць сігналы скіду tx_core_rst_n і rx_core_rst_n. · прывад сігналаў скіду tx_pcs_fec_phy_reset_n і rx_pcs_fec_phy_reset_n
кантролер праграмнага скіду для скіду F-tile Hard IP. · Блок рэканфігурацыі выкарыстоўвае сігнал скіду reconfig_reset.

Адправіць водгук

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 37

4. Функцыянальнае апісанне 683074 | 2022.04.28

Малюнак 25. Скінуць архітэктуру
Avalon Streaming Interface TX Data
MAC
Avalon Streaming SYNC Interface RX Data

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-tile Hard IP

Паслядоўныя дадзеныя TX Паслядоўныя даныя RX

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Скінуць логіку
Звязаная інфармацыя · Рэкамендацыі па скіду на старонцы 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example Кіраўніцтва карыстальніка
4.4.1. Скід перадачы і паслядоўнасць ініцыялізацыі
Паслядоўнасць скіду TX для F-Tile Serial Lite IV Intel FPGA IP выглядае наступным чынам: 1. Пацвердзіце tx_pcs_fec_phy_reset_n, tx_core_rst_n і reconfig_reset
адначасова для скіду цвёрдых IP, MAC і блокаў пераналадкі F-пліткі. Адпусціце tx_pcs_fec_phy_reset_n і скіньце рэканфігурацыю пасля чакання tx_reset_ack, каб пераканацца, што блокі правільна скінуты. 2. Затым IP заяўляе сігналы phy_tx_lanes_stable, tx_pll_locked і phy_ehip_ready пасля вызвалення скіду tx_pcs_fec_phy_reset_n, каб паказаць, што TX PHY гатовы да перадачы. 3. Сігнал tx_core_rst_n адключаецца пасля таго, як сігнал phy_ehip_ready становіцца высокім. 4. IP пачынае перадаваць сімвалы IDLE на інтэрфейсе MII, як толькі MAC выйдзе са скіду. Няма патрабаванняў да выраўноўвання паласы TX і перакосу, таму што ўсе паласы выкарыстоўваюць адзін і той жа гадзіннік. 5. Падчас перадачы сімвалаў IDLE, MAC заяўляе сігнал tx_link_up. 6. Затым MAC пачынае перадачу ALIGN у пары з START/END або END/START CW праз фіксаваны інтэрвал, каб ініцыяваць працэс выраўноўвання паласы падлучанага прымача.

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 38

Адправіць водгук

4. Функцыянальнае апісанне 683074 | 2022.04.28

Малюнак 26.

Дыяграма часу скіду і ініцыялізацыі перадачы
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _заблакіраваны

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. Скід RX і паслядоўнасць ініцыялізацыі
Паслядоўнасць скіду RX для F-Tile Serial Lite IV Intel FPGA IP выглядае наступным чынам:
1. Адначасова пацвердзіце rx_pcs_fec_phy_reset_n, rx_core_rst_n і reconfig_reset, каб скінуць жорсткі IP, MAC і блокі рэканфігурацыі F-пліткі. Выпусціце rx_pcs_fec_phy_reset_n і скіньце рэканфігурацыю пасля чакання rx_reset_ack, каб пераканацца, што блокі правільна скінуты.
2. Затым IP-адрас выдае сігнал phy_rx_pcs_ready пасля вызвалення карыстальніцкага скіду PCS, каб паказаць, што RX PHY гатовы да перадачы.
3. Сігнал rx_core_rst_n адключаецца пасля таго, як сігнал phy_rx_pcs_ready становіцца высокім.
4. IP запускае працэс выраўноўвання паласы пасля таго, як скід RX MAC вызвалены і пасля атрымання ALIGN у пары з START/END або END/START CW.
5. Блок выпраўлення перакосу RX усталёўвае сігнал rx_link_up пасля завяршэння выраўноўвання для ўсіх палос.
6. Затым IP перадае сігнал rx_link_up логіцы карыстальніка, каб паказаць, што спасылка RX гатовая пачаць прыём даных.

Адправіць водгук

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 39

4. Функцыянальнае апісанне 683074 | 2022.04.28

Малюнак 27. Часовая дыяграма скіду RX і ініцыялізацыі
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Разлік хуткасці злучэння і прапускной здольнасці

Разлік эфектыўнасці прапускной здольнасці IP F-Tile Serial Lite IV Intel FPGA выглядае наступным чынам:

Эфектыўнасць прапускной здольнасці = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]

Табліца 17. Апісанне зменных эфектыўнасці прапускной здольнасці

Пераменная

Апісанне

raw_rate пакетны_памер

Гэта бітрэйт, які дасягаецца паслядоўным інтэрфейсам. raw_rate = шырыня SERDES * тактавая частата прыёмаперадатчыка Напрыкладample: raw_rate = 64 * 402.812500 Гбіт/с = 25.78 Гбіт/с
Значэнне памеру пакета. Каб вылічыць сярэднюю эфектыўнасць прапускной здольнасці, выкарыстоўвайце агульнае значэнне памеру пакета. Для максімальнай хуткасці выкарыстоўвайце значэнне максімальнага памеру пакета.

burst_size_ovhd

Накладнае значэнне памеру пакета.
У поўным рэжыме значэнне burst_size_ovhd адносіцца да парных CW і START і END.
У базавым рэжыме няма burst_size_ovhd, таму што няма START і END парных CW.

кропка_выраўнаваць_маркер

Значэнне перыяду, куды ўстаўлены маркер выраўноўвання. Значэнне складае 81920 тактаў для кампіляцыі і 1280 для хуткага мадэлявання. Гэта значэнне атрымана з апаратнай логікі PCS.

align_marker_width srl4_align_period

Колькасць тактавых цыклаў, калі сапраўдны сігнал маркера выраўноўвання ўтрымліваецца высокім.
Колькасць тактаў паміж двума маркерамі выраўноўвання. Вы можаце задаць гэта значэнне з дапамогай параметра Перыяд выраўноўвання ў рэдактары IP-параметраў.

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 40

Адправіць водгук

4. Функцыянальнае апісанне 683074 | 2022.04.28
Разлікі хуткасці спасылкі наступныя: Эфектыўная хуткасць = эфектыўнасць паласы прапускання * raw_rate Вы можаце атрымаць максімальную тактавую частату карыстальніка з дапамогай наступнага ўраўнення. Разлік максімальнай тактавай частаты карыстальніка прадугледжвае бесперапынную паток даных і адсутнасць цыклу IDLE у логіцы карыстальніка. Гэтая частата важная пры распрацоўцы карыстацкай логікі FIFO, каб пазбегнуць перапаўнення FIFO. Максімальная тактавая частата карыстальніка = эфектыўная частата / 64

Адправіць водгук

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 41

683074 | 2022.04.28 Адправіць водгук

5. Параметры

Табліца 18. Апісанне IP-параметра F-Tile Serial Lite IV Intel FPGA

Параметр

Каштоўнасць

Па змаўчанні

Апісанне

Агульныя параметры дызайну

Тып мадуляцыі PMA

· PAM4 · NRZ

PAM4

Выберыце рэжым мадуляцыі PCS.

Тып PMA

· FHT · FGT

FGT

Выбірае тып трансівера.

Хуткасць перадачы дадзеных PMA

· Для рэжыму PAM4:
— Тып прыёмаперадатчыка FGT: 20 Гбіт/с 58 Гбіт/с
— Тып прыёмаперадатчыка FHT: 56.1 Гбіт/с, 58 Гбіт/с, 116 Гбіт/с
· Для рэжыму NRZ:
— Тып прыёмаперадатчыка FGT: 10 Гбіт/с 28.05 Гбіт/с
— Тып прыёмаперадатчыка FHT: 28.05 Гбіт/с, 58 Гбіт/с

56.1 (FGT/FHT PAM4)
28.05 Гбіт/с (FGT/FHT NRZ)

Вызначае эфектыўную хуткасць перадачы даных на выхадзе трансівера з улікам перадачы і іншых накладных выдаткаў. Значэнне разлічваецца па IP шляхам акруглення да 1 знака пасля коскі ў Гбіт/с.

Рэжым PMA

· Дуплекс · Tx · Rx

Дуплекс

Для тыпу трансівера FHT падтрымліваецца толькі дуплексны кірунак. Для тыпу прыёмаперадатчыка FGT падтрымліваецца дуплексны, перадачы і прыёмны кірунак.

Колькасць ПМА

· Для рэжыму PAM4:

завулкі

— ад 1 да 12

· Для рэжыму NRZ:

— ад 1 да 16

Выберыце колькасць палос. Для сімплекснага дызайну падтрымліваецца колькасць палос роўная 1.

Апорная тактавая частата PLL

· Для тыпу прыёмаперадатчыка FHT: 156.25 МГц
· Для тыпу прыёмаперадатчыка FGT: 27.5 МГц 379.84375 МГц, у залежнасці ад абранай хуткасці перадачы дадзеных трансівера.

· Для тыпу прыёмаперадатчыка FHT: 156.25 МГц
· Для тыпу прыёмаперадатчыка FGT: 165 МГц

Задае апорную тактавую частату трансівера.

Сістэма PLL

—

даведачныя гадзіны

частата

170 МГц

Даступна толькі для тыпу трансівера FHT. Вызначае апорны такт сістэмнай PLL і будзе выкарыстоўвацца ў якасці ўваходных сігналаў апорнай пліткі F-Tile і тактавай частоты сістэмнай PLL Intel FPGA IP для стварэння тактавага сігналу сістэмнай PLL.

Частата сістэмы PLL
Перыяд выраўноўвання

— 128 65536

Уключыць RS-FEC

Уключыць

876.5625 МГц 128 Уключыць

Вызначае тактавую частату сістэмы PLL.
Вызначае перыяд маркера выраўноўвання. Значэнне павінна быць х2. Уключыце, каб уключыць функцыю RS-FEC.
працяг...

ISO 9001:2015 зарэгістраваны

5. Параметры 683074 | 2022.04.28

Параметр

Каштоўнасць

Па змаўчанні

Апісанне

Адключыць

Для рэжыму мадуляцыі PAM4 PCS RS-FEC заўсёды ўключаны.

Інтэрфейс карыстальніка

Струменевы рэжым

· ПОЎНЫ · АСНОЎНЫ

Поўны

Выберыце струменевую перадачу даных для IP.

Поўны: гэты рэжым адпраўляе цыкл пачатку і канца пакета ў кадры.

Базавы: гэта чысты струменевы рэжым, у якім даныя адпраўляюцца без пачатку пакета, пустога і канца пакета для павелічэння прапускной здольнасці.

Уключыць CRC

Уключыць Адключыць

Адключыць

Уключыце, каб уключыць выяўленне і выпраўленне памылак CRC.

Уключыць аўтаматычнае выраўноўванне

Уключыць Адключыць

Адключыць

Уключыце, каб уключыць функцыю аўтаматычнага выраўноўвання паласы.

Уключыць канечную кропку адладкі

Уключыць Адключыць

Адключыць

Пры ўключэнні F-Tile Serial Lite IV Intel FPGA IP ўключае ў сябе ўбудаваную канчатковую кропку адладкі, якая ўнутрана падключаецца да інтэрфейсу Avalon, адлюстраванага ў памяці. IP можа выконваць пэўныя тэсты і функцыі адладкі праз JTAG з дапамогай сістэмнай кансолі. Значэнне па змаўчанні - Выкл.

Сімплекснае аб'яднанне (гэты параметр даступны, толькі калі вы выбіраеце двайны сімплексны дызайн FGT.)

RSFEC уключаны на іншым сімплексным IP Serial Lite IV, размешчаным на тым жа канале(ах) FGT

Уключыць Адключыць

Адключыць

Уключыце гэту опцыю, калі вам патрэбна сумесь канфігурацыі з уключаным і выключаным RS-FEC для F-Tile Serial Lite IV Intel FPGA IP у двайным сімплексным дызайне для рэжыму прыёмаперадатчыка NRZ, дзе і TX, і RX размяшчаюцца на адным FGT канал(ы).

Адправіць водгук

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 43

683074 | 2022.04.28 Адправіць водгук

6. Сігналы IP-інтэрфейсу F-Tile Serial Lite IV Intel FPGA

6.1. Гадзіннікавыя сігналы

Табліца 19. Сігналы гадзінніка

Імя

Напрамак шырыні

Апісанне

tx_core_clkout

Выхадныя тактавыя частоты ядра TX для карыстацкага інтэрфейсу PCS TX, MAC TX і логікі карыстальніка

шлях даных TX.

Гэты гадзіннік ствараецца з карыстацкага блока PCS.

rx_core_clkout

Выхад RX core clock для карыстацкага інтэрфейсу RX PCS, RX deskew FIFO, RX MAC

і карыстальніцкая логіка ў RX datapath.

Гэты гадзіннік ствараецца з карыстацкага блока PCS.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Уваходны такт прыёмаперадатчыка.

Калі для тыпу прыёмаперадатчыка ўстаноўлены FGT, падключыце гэты тактавы сігнал да выхаднога сігналу (out_refclk_fgt_0) F-Tile Reference і System PLL Clocks Intel FPGA IP. Калі тып трансівера ўстаноўлены на FHT, падключыцеся

гэтыя тактавыя частоты да выхаднога сігналу (out_fht_cmmpll_clk_0) F-Tile Reference і System PLL Clocks Intel FPGA IP.

Звярніцеся да параметраў для падтрымоўванага дыяпазону частот.

Уваход Уваходны такт для інтэрфейсу пераканфігурацыі трансівера.

Тактавая частата складае ад 100 да 162 МГц.

Падключыце гэты ўваходны тактавы сігнал да знешніх тактавых ланцугоў або асцылятараў.

Уваход Уваходны такт для інтэрфейсу пераканфігурацыі трансівера.

Тактавая частата складае ад 100 да 162 МГц.

Падключыце гэты ўваходны тактавы сігнал да знешніх тактавых ланцугоў або асцылятараў.

выхад_сістэмы_клк_ 1

Увод

Сістэмны такт PLL.
Падключыце гэты тактавы сігнал да выхаднога сігналу (out_systempll_clk_0) F-Tile Reference і System PLL Clocks Intel FPGA IP.

Параметры адпаведнай інфармацыі на старонцы 42

6.2. Скінуць сігналы

Табліца 20. Сігналы скіду

Імя

Напрамак шырыні

tx_core_rst_n

Увод

Асінхронны дамен гадзінніка

rx_core_rst_n

Увод

Асінхронны

tx_pcs_fec_phy_reset_n 1

Увод

Асінхронны

Апісанне

Актыўна-нізкі сігнал скіду. Скідвае F-Tile Serial Lite IV TX MAC.

Актыўна-нізкі сігнал скіду. Скідвае F-Tile Serial Lite IV RX MAC.

Актыўна-нізкі сігнал скіду.

працяг...

ISO 9001:2015 зарэгістраваны

6. Сігналы IP-інтэрфейсу F-Tile Serial Lite IV Intel FPGA 683074 | 2022.04.28

Імя

Дамен гадзіннікавага напрамку шырыні

Апісанне

Скідвае налады карыстальніцкага ПК F-Tile Serial Lite IV TX.

rx_pcs_fec_phy_reset_n 1

Увод

Асінхронны

Актыўна-нізкі сігнал скіду. Скідвае налады карыстальніцкага ПК F-Tile Serial Lite IV RX.

reconfig_reset

Увод

reconfig_clk Актыўны высокі сігнал скіду.

Скідвае блок рэканфігурацыі інтэрфейсу адлюстравання памяці Avalon.

reconfig_sl_reset

Уваход reconfig_sl_clk Сігнал скіду актыўнага высокага ўзроўню.

Скідвае блок рэканфігурацыі інтэрфейсу адлюстравання памяці Avalon.

6.3. Сігналы MAC

Табліца 21.

Сігналы TX MAC
У гэтай табліцы N уяўляе сабой колькасць палос, устаноўленых у рэдактары параметраў IP.

Імя

Шырыня

Дамен гадзінніка напрамку

Апісанне

tx_avs_ready

Выхад tx_core_clkout струменевага сігналу Avalon.

Калі сцвярджаецца, паказвае, што TX MAC гатовы прымаць дадзеныя.

tx_avs_дадзеныя

· (64*N)*2 (рэжым PAM4)
· 64*N (рэжым NRZ)

Увод

tx_core_clkout струменевы сігнал Avalon. TX дадзеныя.

tx_avs_канал

Уваходны струменевы сігнал tx_core_clkout Avalon.

Нумар канала для даных, якія перадаюцца ў бягучым цыкле.

Гэты сігнал недаступны ў базавым рэжыме.

tx_avs_сапраўдны

Уваходны струменевы сігнал tx_core_clkout Avalon.

Калі сцвярджаецца, паказвае, што сігнал дадзеных TX сапраўдны.

tx_avs_startofpacket

Уваходны струменевы сігнал tx_core_clkout Avalon.

Калі сцвярджаецца, паказвае на пачатак перадачы пакета дадзеных.

Сцвярджайце толькі адзін такт для кожнага пакета.

Гэты сігнал недаступны ў базавым рэжыме.

tx_avs_endofpacket

Уваходны струменевы сігнал tx_core_clkout Avalon.

Калі сцвярджаецца, паказвае канец пакета дадзеных TX.

Сцвярджайце толькі адзін такт для кожнага пакета.

Гэты сігнал недаступны ў базавым рэжыме.

tx_avs_пусты

Уваходны струменевы сігнал tx_core_clkout Avalon.

Паказвае колькасць недапушчальных слоў у апошнім пакете дадзеных TX.

Гэты сігнал недаступны ў базавым рэжыме.

tx_num_valid_bytes_eob

Увод

tx_core_clkout

Паказвае колькасць сапраўдных байтаў у апошнім слове апошняга пакета. Гэты сігнал недаступны ў базавым рэжыме.
працяг...

Адправіць водгук

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 45

6. Сігналы IP-інтэрфейсу F-Tile Serial Lite IV Intel FPGA 683074 | 2022.04.28

Імя tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Шырыня 1
1 1
N 5

Дамен гадзінніка напрамку

Апісанне

Увод

tx_core_clkout

Пры пацверджанні гэты сігнал ініцыюе зададзены карыстальнікам інфармацыйны цыкл.
Сцвярджайце гэты сігнал у тым жа такце, што і сцвярджэнне tx_startofpacket.
Гэты сігнал недаступны ў базавым рэжыме.

Выхад tx_core_clkout Калі сцвярджаецца, паказвае, што канал перадачы даных гатовы да перадачы даных.

Выхад

tx_core_clkout

Пры спрацоўванні гэты сігнал ініцыюе перастройку паласы руху.
Падайце гэты сігнал на адзін такт, каб MAC адправіў ALIGN CW.

Увод

tx_core_clkout Калі гэта сцвярджаецца, MAC уводзіць памылку CRC32 у выбраныя паласы.

Вывад tx_core_clkout Не выкарыстоўваецца.

На наступнай дыяграме часу паказаны выклampперадачы даных TX з 10 слоў ад логікі карыстальніка па 10 паслядоўных палосах TX.

Малюнак 28.

TX часовая дыяграма перадачы дадзеных
tx_core_clkout

tx_avs_сапраўдны

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_дадзеныя

0,1..,19 10,11…19 …… N-10..

0,1,2,…,9

… N-10..

0 завулак

…………

STRT 0 10

N-10 END STRT 0

1 завулак

…………

STRT 1 11

N-9 END STRT 1

N-10 КАНЕЦ ХАЛАСТОГА ХАЛАСТОГА Н-9 КАНЕЦ ХАЛАСТОГА ХАЛАСТОГА

9 завулак

…………

STRT 9 19

N-1 END STRT 9

N-1 КАНЕЦ ХАЛАСТОГА ХАЛАСТОГА

Табліца 22.

Сігналы RX MAC
У гэтай табліцы N уяўляе сабой колькасць палос, устаноўленых у рэдактары параметраў IP.

Імя

Шырыня

Дамен гадзінніка напрамку

Апісанне

rx_avs_ready

Уваходны сігнал rx_core_clkout Avalon.

Калі сцвярджаецца, паказвае, што карыстальніцкая логіка гатовая прыняць даныя.

rx_avs_дадзеныя

(64*N)*2 (рэжым PAM4)
64*N (рэжым NRZ)

Выхад

rx_core_clkout струменевы сігнал Avalon. Дадзеныя RX.

rx_avs_канал

Вывад rx_core_clkout струменевага сігналу Avalon.

Нумар канала для перадачы дадзеных

атрыманы ў бягучым цыкле.

Гэты сігнал недаступны ў базавым рэжыме.

rx_avs_сапраўдны

Вывад rx_core_clkout струменевага сігналу Avalon.

працяг...

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 46

Адправіць водгук

6. Сігналы IP-інтэрфейсу F-Tile Serial Lite IV Intel FPGA 683074 | 2022.04.28

Імя

Шырыня

Дамен гадзінніка напрамку

Апісанне

Калі сцвярджаецца, паказвае, што сігнал дадзеных RX сапраўдны.

rx_avs_startofpacket

Вывад rx_core_clkout струменевага сігналу Avalon.

Калі сцвярджаецца, паказвае на пачатак пакета дадзеных RX.

Сцвярджайце толькі адзін такт для кожнага пакета.

Гэты сігнал недаступны ў базавым рэжыме.

rx_avs_endofpacket

Вывад rx_core_clkout струменевага сігналу Avalon.

Калі сцвярджаецца, паказвае канец пакета дадзеных RX.

Сцвярджайце толькі адзін такт для кожнага пакета.

Гэты сігнал недаступны ў базавым рэжыме.

rx_avs_пусты

Вывад rx_core_clkout струменевага сігналу Avalon.

Паказвае колькасць недапушчальных слоў у апошнім пакете даных RX.

Гэты сігнал недаступны ў базавым рэжыме.

rx_num_valid_bytes_eob

Выхад

rx_core_clkout Паказвае колькасць сапраўдных байтаў у апошнім слове апошняга пакета.
Гэты сігнал недаступны ў базавым рэжыме.

rx_is_usr_cmd

Выхад rx_core_clkout Пры пацверджанні гэты сігнал ініцыюе карыстальнік-

вызначаны інфармацыйны цыкл.

Сцвярджайце гэты сігнал у тым жа такце, што і сцвярджэнне tx_startofpacket.

Гэты сігнал недаступны ў базавым рэжыме.

rx_link_up

Выхад rx_core_clkout Калі сцвярджаецца, паказвае спасылку на перадачу дадзеных RX

гатовы да прыёму дадзеных.

rx_link_reinit

Уваход rx_core_clkout Калі сцвярджаецца, гэты сігнал ініцыюе паласы

паўторнае выраўноўванне.

Калі вы адключыце «Уключыць аўтаматычнае выраўноўванне», падайце гэты сігнал на працягу аднаго такту, каб запусціць MAC для паўторнага выраўноўвання палос. Калі ўстаноўлена Enable Auto Alignment, MAC аўтаматычна паўторна выраўноўвае паласы.

Не выстаўляйце гэты сігнал, калі ўстаноўлена Уключыць аўтаматычнае выраўноўванне.

rx_памылка

(N*2*2)+3 (рэжым PAM4)
(N*2)*3 (рэжым NRZ)

Выхад

rx_core_clkout

Калі сцвярджаецца, паказвае на ўзнікненне памылак у шляху даных RX.
· [(N*2+2):N+3] = Паказвае памылку PCS для пэўнай паласы.
· [N+2] = Паказвае памылку выраўноўвання. Паўторна ініцыялізаваць выраўноўванне паласы, калі гэты біт заяўлены.
· [N+1]= Паказвае, што даныя перадаюцца ў карыстальніцкую логіку, калі карыстальніцкая логіка не гатовая.
· [N] = паказвае на страту выраўноўвання.
· [(N-1):0] = Паказвае, што даныя ўтрымліваюць памылку CRC.

Адправіць водгук

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 47

6. Сігналы IP-інтэрфейсу F-Tile Serial Lite IV Intel FPGA 683074 | 2022.04.28

6.4. Сігналы пераналадкі трансівера

Табліца 23.

Сігналы рэканфігурацыі PCS
У гэтай табліцы N уяўляе сабой колькасць палос, устаноўленых у рэдактары параметраў IP.

Імя

Шырыня

Дамен гадзінніка напрамку

Апісанне

reconfig_sl_read

Увядзіце каманду чытання рэканфігурацыі PCS reconfig_sl_

clk

сігналы.

reconfig_sl_write

Увод reconfig_sl_ PCS рэканфігурацыі запіс

clk

камандныя сігналы.

reconfig_sl_address

14 біт + clogb2N

Увод

reconfig_sl_ clk

Вызначае адрас інтэрфейсу Avalon, адлюстраваны ў памяці пераканфігурацыі PCS, у абранай паласе.
Кожная паласа мае 14 біт, і верхнія біты адносяцца да зрушэння паласы.
Example, для 4-палоснай канструкцыі NRZ/PAM4, з reconfig_sl_address[13:0], які спасылаецца на значэнне адраса:
· reconfig_sl_address[15:1 4] усталяваны ў 00 = адрас для паласы 0.
· reconfig_sl_address[15:1 4] усталяваны ў 01 = адрас для паласы 1.
· reconfig_sl_address[15:1 4] усталяваны ў 10 = адрас для паласы 2.
· reconfig_sl_address[15:1 4] усталяваны ў 11 = адрас для паласы 3.

reconfig_sl_readdata

Вывад reconfig_sl_ Вызначае даныя пераканфігурацыі PCS

clk

чытацца гатовым цыклам у а

выбраны завулак.

reconfig_sl_waitrequest

Вывад reconfig_sl_ Уяўляе рэканфігурацыю PCS

clk

Інтэрфейс Avalon з адлюстраваннем памяці

сігнал аб спыненні руху на абранай паласе.

reconfig_sl_writedata

Увод reconfig_sl_ Указвае даныя пераканфігурацыі PCS

clk

быць запісаны ў цыкле запісу ў a

выбраны завулак.

reconfig_sl_readdata_vali

Выхад

reconfig_sl_ Вызначае рэканфігурацыю PCS

clk

атрыманыя даныя сапраўдныя ў выбраным

пер.

Табліца 24.

Жорсткія IP-сігналы рэканфігурацыі F-Tile
У гэтай табліцы N уяўляе сабой колькасць палос, устаноўленых у рэдактары параметраў IP.

Імя

Шырыня

Дамен гадзінніка напрамку

Апісанне

reconfig_read

Увод reconfig_clk PMA чытанне рэканфігурацыі

камандныя сігналы.

reconfig_write

Уваход reconfig_clk PMA запіс рэканфігурацыі

камандныя сігналы.

reconfig_address

18 біт + clog2bN

Увод

reconfig_clk

Вызначае адрас інтэрфейсу, адлюстраванага ў памяці PMA Avalon, у выбранай паласе.
працяг...

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 48

Адправіць водгук

6. Сігналы IP-інтэрфейсу F-Tile Serial Lite IV Intel FPGA 683074 | 2022.04.28

Імя
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Шырыня
32 1 32 1

Дамен гадзінніка напрамку

Апісанне

У абодвух рэжымах PAM4 і NRZ кожная паласа мае 18 біт, а астатнія верхнія біты адносяцца да зрушэння паласы.
Example, для 4-палоснай канструкцыі:
· reconfig_address[19:18] усталяваны ў 00 = адрас для паласы 0.
· reconfig_address[19:18] усталяваны ў 01 = адрас для паласы 1.
· reconfig_address[19:18] усталяваны ў 10 = адрас для паласы 2.
· reconfig_address[19:18] усталяваны ў 11 = адрас для паласы 3.

Выхад

reconfig_clk Вызначае дадзеныя PMA для чытання гатовым цыклам у абранай паласе.

Выхад

reconfig_clk Уяўляе сігнал спынення інтэрфейсу PMA Avalon memorymapped на абранай паласе.

Увод

reconfig_clk Вызначае дадзеныя PMA, якія будуць запісаны ў цыкле запісу ў абранай паласе.

Выхад

reconfig_clk Указвае, што атрыманыя дадзеныя рэканфігурацыі PMA сапраўдныя ў абранай паласе.

6.5. PMA сігналы

Табліца 25.

PMA сігналы
У гэтай табліцы N уяўляе сабой колькасць палос, устаноўленых у рэдактары параметраў IP.

Імя

Шырыня

Дамен гадзінніка напрамку

Апісанне

phy_tx_lanes_stable

N*2 (рэжым PAM4)
N (рэжым NRZ)

Выхад

Asynchronous Калі сцвярджаецца, паказвае, што шлях даных TX гатовы да адпраўкі даных.

tx_pll_locked

N*2 (рэжым PAM4)
N (рэжым NRZ)

Выхад

Asynchronous Калі сцвярджаецца, паказвае, што TX PLL дасягнула стану блакіроўкі.

phy_ehip_ready

N*2 (рэжым PAM4)
N (рэжым NRZ)

Выхад

Асінхронны

Калі сцвярджаецца, паказвае, што карыстальніцкі PCS завяршыў унутраную ініцыялізацыю і гатовы да перадачы.
Гэты сігнал сцвярджаецца пасля адмены tx_pcs_fec_phy_reset_n і tx_pcs_fec_phy_reset_nare.

tx_serial_data

Выхад TX паслядоўны такт TX паслядоўныя штыфты.

rx_serial_data

Уваход RX паслядоўны гадзіннік RX паслядоўныя штыфты.

phy_rx_block_lock

N*2 (рэжым PAM4)
N (рэжым NRZ)

Выхад

Asynchronous Калі сцвярджаецца, паказвае, што выраўноўванне блока 66b для палос завершана.

rx_cdr_lock

N*2 (рэжым PAM4)

Выхад

Асінхронны

Калі сцвярджаецца, паказвае, што адноўленыя гадзіннікі заблакіраваны да дадзеных.
працяг...

Адправіць водгук

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 49

6. Сігналы IP-інтэрфейсу F-Tile Serial Lite IV Intel FPGA 683074 | 2022.04.28

Імя phy_rx_pcs_ready phy_rx_hi_ber

Шырыня

Дамен гадзінніка напрамку

Апісанне

N (рэжым NRZ)

N*2 (рэжым PAM4)
N (рэжым NRZ)

Выхад

Асінхронны

Калі сцвярджаецца, паказвае, што паласы RX адпаведнага канала Ethernet цалкам выраўнаваны і гатовы да прыёму даных.

N*2 (рэжым PAM4)
N (рэжым NRZ)

Выхад

Асінхронны

Калі сцвярджаецца, паказвае, што RX PCS адпаведнага канала Ethernet знаходзіцца ў стане HI BER.

F-Tile Serial Lite IV Intel® FPGA IP Кіраўніцтва карыстальніка 50

Адправіць водгук

683074 | 2022.04.28 Адправіць водгук

7. Праектаванне з дапамогай F-Tile Serial Lite IV Intel FPGA IP

7.1. Скінуць рэкамендацыі
Выконвайце гэтыя рэкамендацыі па скіду, каб ажыццявіць скід на сістэмным узроўні.
· Злучыце сігналы tx_pcs_fec_phy_reset_n і rx_pcs_fec_phy_reset_n разам на сістэмным узроўні, каб адначасна скінуць TX і RX PCS.
· Адначасова падаваць сігналы tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n і reconfig_reset. Звярніцеся да Скід і ініцыялізацыя спасылкі для атрымання дадатковай інфармацыі аб паслядоўнасці скіду IP і ініцыялізацыі.
· Утрымлівайце сігналы tx_pcs_fec_phy_reset_n і rx_pcs_fec_phy_reset_n на нізкім узроўні, а сігнал reconfig_reset - на высокім узроўні, і чакайце, пакуль tx_reset_ack і rx_reset_ack належным чынам скідаюць жорсткі IP F-пліткі і блокі рэканфігурацыі.
· Каб дасягнуць хуткага злучэння паміж прыладамі FPGA, адначасна скіньце падлучаныя IP-адрасы F-Tile Serial Lite IV Intel FPGA. Звярніцеся да F-Tile Serial Lite IV Intel FPGA IP Design Example Кіраўніцтва карыстальніка для атрымання інфармацыі аб маніторынгу сувязі IP TX і RX з дапамогай набору інструментаў.
Звязаная інфармацыя
· Скід і ініцыялізацыя спасылак на старонцы 37
· F-Tile Serial Lite IV Intel FPGA IP Design Example Кіраўніцтва карыстальніка

7.2. Кіраўніцтва па апрацоўцы памылак

У наступнай табліцы пералічаны рэкамендацыі па апрацоўцы памылак для ўмоў памылак, якія могуць узнікнуць з F-Tile Serial Lite IV Intel FPGA IP.

Табліца 26. Умовы памылкі і рэкамендацыі па апрацоўцы

Умова памылкі
Адна ці некалькі палос не могуць усталяваць сувязь пасля зададзенага часу.

Рэкамендацыі
Укараніць сістэму тайм-аўту для скіду спасылкі на ўзроўні прыкладання.

Паласа губляе сувязь пасля ўсталявання сувязі.
Паласа губляе сувязь падчас працэсу выпраўлення.

Гэта можа адбыцца пасля або падчас этапаў перадачы даных. Укараніць выяўленне страты спасылкі на ўзроўні прыкладанняў і скінуць спасылку.
Рэалізаваць працэс паўторнай ініцыялізацыі спасылкі для памылковай паласы. Вы павінны пераканацца, што маршрутызацыя платы не перавышае 320 UI.

Выраўноўванне паласы страты пасля таго, як усе палосы былі выраўнаваны.

Гэта можа адбыцца пасля або падчас этапаў перадачы даных. Укараніце выяўленне страты паласы руху на ўзроўні прыкладання, каб перазапусціць працэс выраўноўвання паласы.

ISO 9001:2015 зарэгістраваны

683074 | 2022.04.28 Адправіць водгук

8. Архіў кіраўніцтва карыстальніка F-Tile Serial Lite IV Intel FPGA IP

Версіі IP супадаюць з версіямі праграмнага забеспячэння Intel Quartus Prime Design Suite да v19.1. Пачынаючы з праграмнага забеспячэння Intel Quartus Prime Design Suite версіі 19.2 або больш позняй, ядра IP маюць новую схему кіравання версіямі IP.

Калі версія ядра IP адсутнічае ў спісе, прымяняецца кіраўніцтва карыстальніка для папярэдняй версіі ядра IP.

Версія Intel Quartus Prime
21.3

Версія IP Core 3.0.0

Кіраўніцтва карыстальніка F-Tile Serial Lite IV Кіраўніцтва карыстальніка Intel® FPGA IP

ISO 9001:2015 зарэгістраваны

683074 | 2022.04.28 Адправіць водгук

9. Гісторыя версій дакумента для F-Tile Serial Lite IV Intel FPGA IP Кіраўніцтва карыстальніка

Версія дакумента 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Версія Intel Quartus Prime
22.1
21.3 21.3 21.2

Версія IP 5.0.0
3.0.0 3.0.0 2.0.0

Змены
· Абноўленая табліца: IP-функцыі F-Tile Serial Lite IV Intel FPGA — Абноўленае апісанне перадачы даных з падтрымкай дадатковай хуткасці прыёмаперадатчыка FHT: 58G NRZ, 58G PAM4 і 116G PAM4
· Абноўленая табліца: F-Tile Serial Lite IV Intel FPGA IP-параметр Апісанне — Дададзены новы параметр · Апорная тактавая частата сістэмы PLL · Уключыць канчатковую кропку адладкі — Абноўлены значэнні для хуткасці перадачы дадзеных PMA — Абноўлена найменне параметраў у адпаведнасці з GUI
· Абноўлена апісанне для перадачы даных у табліцы: функцыі F-Tile Serial Lite IV Intel FPGA IP.
· Назва табліцы IP перайменавана ў F-Tile Serial Lite IV Intel FPGA IP Параметр Апісанне ў раздзеле Параметры для яснасці.
· Абноўленая табліца: Параметры IP: — Дададзены новы параметр – RSFEC уключаны на іншым Serial Lite IV Simplex IP, размешчаным на тым жа канале(ах) FGT. — Абноўлены значэнні па змаўчанні для эталоннай тактавай частаты трансівера.
Першапачатковы выпуск.

ISO 9001:2015 зарэгістраваны

Дакументы / Рэсурсы

	intel F Tile Serial Lite IV Intel FPGA IP [pdfКіраўніцтва карыстальніка F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [pdfКіраўніцтва карыстальніка F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP