F Tile Serial Lite IV Intel FPGA IP İstifadəçi Təlimatı

İçindəkilər gizlətmək

F Tile Serial Lite IV Intel FPGA IP

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı
Intel® Quartus® Prime Design Suite üçün yeniləndi: 22.1 IP Versiya: 5.0.0

Onlayn versiya Rəy göndər

UG-20324

ID: 683074 Versiya: 2022.04.28

İçindəkilər
İçindəkilər
1. F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı haqqında……………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview…………………………………………………………. 6 2.1. Buraxılış məlumatı…………………………………………………………………………………..7 2.2. Dəstəklənən Xüsusiyyətlər……………………………………………………………………………….. 7 2.3. IP Versiya Dəstək Səviyyəsi…………………………………………………………………………..8 2.4. Cihazın Sürət Qiymətləndirilməsi Dəstəyi………………………………………………………………………..8 2.5. Resurslardan İstifadə və Gecikmə………………………………………………………………………9 2.6. Bant genişliyinin səmərəliliyi………………………………………………………………………………… 9
3. Başlamaq…………………………………………………………………………………………… 11 3.1. Intel FPGA IP nüvələrinin quraşdırılması və lisenziyalaşdırılması…………………………………………………… 11 3.1.1. Intel FPGA IP Qiymətləndirmə Rejimi…………………………………………………………. 11 3.2. IP Parametrlərinin və Seçimlərinin Müəyyənləşdirilməsi………………………………………………………… 14 3.3. Yaradılmış File Struktur……………………………………………………………………………… 14 3.4. Intel FPGA IP nüvələrinin simulyasiyası…………………………………………………………………… 16 3.4.1. Dizaynı simulyasiya etmək və yoxlamaq ........................................................................... Digər EDA alətlərində IP nüvələrinin sintezi………………………………………………………. 17 3.5. Tam Dizaynın Tərtib edilməsi………………………………………………………………………..17
4. Funksional təsvir………………………………………………………………………………….. 19 4.1. TX Datapath…………………………………………………………………………………………..20 4.1.1. TX MAC Adapteri……………………………………………………………………….. 21 4.1.2. Nəzarət Sözünün (CW) daxil edilməsi…………………………………………………………… 23 4.1.3. TX CRC………………………………………………………………………………………28 4.1.4. TX MII Kodlayıcı……………………………………………………………………………………………………………………….29 4.1.5. TX PCS və PMA……………………………………………………………………….. 30 4.2. RX Datapath…………………………………………………………………………………………. 30 4.2.1. RX PCS və PMA……………………………………………………………………….. 31 4.2.2. RX MII Dekoder…………………………………………………………………………… 31 4.2.3. RX CRC………………………………………………………………………………….. 31 4.2.4. RX Deskew……………………………………………………………………………….32 4.2.5. RX CW-nin çıxarılması………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………35 4.3. F-Tile Serial Lite IV Intel FPGA IP Saat Memarlığı…………………………………………. 36 4.4. Sıfırlama və Linkin Başlanması…………………………………………………………………………..37 4.4.1. TX Sıfırlama və Başlama Ardıcıllığı………………………………………………. 38 4.4.2. RX Sıfırlama və Başlama Ardıcıllığı…………………………………………………. 39 4.5. Bağlantı dərəcəsi və bant genişliyinin səmərəliliyinin hesablanması……………………………………………….. 40
5. Parametrlər………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP İnterfeys Siqnalları………………………………………………………………………………………….. 44 6.1. Saat Siqnalları………………………………………………………………………………………….44 6.2. Siqnalların Sıfırlanması…………………………………………………………………………………………… 44 6.3. MAC Siqnalları………………………………………………………………………………………….. 45 6.4. Transceiverin Yenidən Konfiqurasiyası Siqnalları……………………………………………………………… 48 6.5. PMA Siqnalları……………………………………………………………………………………….. 49

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 2

Əlaqə göndərin

İçindəkilər
7. F-Tile Serial Lite IV Intel FPGA IP ilə dizayn……………………………………………… 51 7.1. Təlimatları Sıfırlayın…………………………………………………………………………………………………………………………….. 51 7.2. Səhvlərin İdarə Edilməsi Təlimatları………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP İstifadəçi Təlimatı Arxivləri…………………………………………. 52 9. F-Tile Serial Lite IV Intel FPGA IP İstifadəçi Təlimatı üçün Sənədin Təftiş Tarixçəsi………53

Əlaqə göndərin

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 3

683074 | 2022.04.28 Rəy Göndər

1. F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı haqqında

Bu sənəd Intel AgilexTM cihazlarında F-kafel ötürücülərindən istifadə edərək F-Tile Serial Lite IV Intel® FPGA IP-nin dizaynı üçün IP xüsusiyyətlərini, arxitektura təsvirini, yaratmaq üçün addımları və təlimatları təsvir edir.

Nəzərdə tutulan Auditoriya

Bu sənəd aşağıdakı istifadəçilər üçün nəzərdə tutulub:
· Sistem səviyyəsində dizayn planlaşdırma mərhələsində IP seçimi etmək üçün dizayn memarları
· İP-ni sistem səviyyəli dizaynına inteqrasiya edərkən aparat dizaynerləri
· Sistem səviyyəsində simulyasiya və aparat yoxlama mərhələləri zamanı doğrulama mühəndisləri

Əlaqədar Sənədlər

Aşağıdakı cədvəldə F-Tile Serial Lite IV Intel FPGA IP ilə əlaqəli digər istinad sənədləri verilmişdir.

Cədvəl 1.

Əlaqədar Sənədlər

İstinad

F-Tile Serial Lite IV Intel FPGA IP Design Exampİstifadəçi Təlimatı

Intel Agilex Cihaz Məlumat Vərəqi

Təsvir
Bu sənəd F-Tile Serial Lite IV Intel FPGA IP dizaynının yaradılması, istifadə qaydaları və funksional təsvirini təqdim edir.ampIntel Agilex cihazlarında.
Bu sənəd Intel Agilex cihazları üçün elektrik xüsusiyyətlərini, keçid xüsusiyyətlərini, konfiqurasiya xüsusiyyətlərini və vaxtı təsvir edir.

Cədvəl 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Akronimlər və Lüğət Akronim Siyahısı
Akronim

Genişlənməyə Nəzarət Word Reed-Solomon İrəli Səhv Korreksiyası Fiziki Orta Qoşma Transmitter Qəbuledici Pulse-Amplitude Modulyasiya 4 Səviyyə Sıfıra qayıtmamaq

davam etdi...

Intel Korporasiyası. Bütün hüquqlar qorunur. Intel, Intel loqosu və digər Intel markaları Intel Korporasiyasının və ya onun törəmə şirkətlərinin ticarət nişanlarıdır. Intel FPGA və yarımkeçirici məhsullarının Intel-in standart zəmanətinə uyğun olaraq cari spesifikasiyalara uyğun işləməsinə zəmanət verir, lakin istənilən vaxt xəbərdarlıq etmədən istənilən məhsul və xidmətlərə dəyişiklik etmək hüququnu özündə saxlayır. Intel tərəfindən yazılı şəkildə razılaşdırılmış hallar istisna olmaqla, burada təsvir edilən hər hansı məlumatın, məhsulun və ya xidmətin tətbiqi və ya istifadəsindən irəli gələn heç bir məsuliyyət və ya öhdəlik daşımır. Intel müştərilərinə hər hansı dərc edilmiş məlumata etibar etməzdən və məhsul və ya xidmətlər üçün sifariş verməzdən əvvəl cihazın texniki xüsusiyyətlərinin ən son versiyasını əldə etmələri tövsiyə olunur. *Başqa adlar və brendlər başqalarının mülkiyyəti kimi iddia oluna bilər.

ISO 9001:2015 Qeydiyyatdan keçib

1. F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı haqqında 683074 | 2022.04.28

PCS MII XGMII

Akronim

Genişlənmə Fiziki Kodlaşdırma Alt Qat Media Müstəqil İnterfeysi 10 Gigabit Media Müstəqil İnterfeysi

Əlaqə göndərin

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 5

683074 | 2022.04.28 Rəy Göndər

2. F-Tile Serial Lite IV Intel FPGA IP Overview

Şəkil 1.

F-Tile Serial Lite IV Intel FPGA IP çipdən çipə, lövhədən lövhəyə və arxa plan tətbiqləri üçün yüksək bant genişliyi məlumat rabitəsi üçün uyğundur.

F-Tile Serial Lite IV Intel FPGA IP özündə mediaya giriş nəzarəti (MAC), fiziki kodlaşdırma alt qatı (PCS) və fiziki media əlavəsi (PMA) bloklarını özündə birləşdirir. IP maksimum dörd PAM56 zolağı və ya maksimum 4 NRZ zolağı ilə hər zolaq üçün 28 Gbit/s ilə hər zolağa 16 Gbit/s-ə qədər məlumat ötürmə sürətini dəstəkləyir. Bu IP yüksək bant genişliyi, aşağı yerüstü çərçivələr, aşağı giriş/çıxış sayı təklif edir və həm zolaq sayında, həm də sürətdə yüksək miqyaslılığı dəstəkləyir. Bu IP, həmçinin F-kafel ötürücüsünün Ethernet PCS rejimi ilə geniş məlumat sürətlərinin dəstəyi ilə asanlıqla yenidən konfiqurasiya edilə bilər.

Bu IP iki ötürmə rejimini dəstəkləyir:
· Əsas rejim – bu, məlumatların ötürmə qabiliyyətini artırmaq üçün paket başlanğıcı, boş dövr və paketin sonu olmadan göndərildiyi təmiz axın rejimidir. İP partlayışın başlanğıcı kimi ilk etibarlı məlumatları qəbul edir.
· Tam rejim – Bu, paket ötürmə rejimidir. Bu rejimdə İP paketin əvvəlində və sonunda sərhədçi kimi partlama və sinxronizasiya dövrü göndərir.

F-Tile Serial Lite IV Yüksək Səviyyə Blok Diaqramı

Avalon Streaming Interface TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n zolaq biti (NRZ rejimi)/ 2*n zolaq biti (PAM4 rejimi)

TX MAC

Adapter INSERT

MII KODLAMA

Xüsusi PCS

TX PCS

TX MII

EMİB KODLAMA SCRAMBLER FEC

TX PMA

n Zolaq Bitləri (PAM4 rejimi)/ n Zolaq Bitləri (NRZ rejimi)
TX serial interfeysi

Avalon Streaming Interface RX
64*n zolaq biti (NRZ rejimi)/ 2*n zolaq biti (PAM4 rejimi)

RX PCS

CW RMV

DESKEW

MII

& DEKODU YÜZLƏYİN

RX MII

EMİB

BLOK SİNKİNİ VƏ FEC DESCRAMBLERİNİ DEKODU EDİN

RX PMA

KSM

2n Zolaq Bitləri (PAM4 rejimi)/ n Zolaq Bitləri (NRZ rejimi) RX Serial İnterfeysi
Avalon Yaddaş Xəritəli İnterfeys Qeydiyyatının Konfiqurasiyası

Əfsanə

Yumşaq məntiq

Sərt məntiq

ISO 9001:2015 Qeydiyyatdan keçib

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Siz F-Tile Serial Lite IV Intel FPGA IP dizaynını yarada bilərsinizampIP xüsusiyyətləri haqqında daha çox öyrənmək üçün. F-Tile Serial Lite IV Intel FPGA IP Design Ex-ə baxınampİstifadəçi Təlimatı.
Əlaqədar məlumat · Funksional təsvir səhifə 19 · F-Tile Serial Lite IV Intel FPGA IP Design Exampİstifadəçi Təlimatı

2.1. Buraxılış məlumatı

Intel FPGA IP versiyaları v19.1-ə qədər Intel Quartus® Prime Design Suite proqram təminatı versiyalarına uyğun gəlir. Intel Quartus Prime Design Suite proqram təminatının 19.2 versiyasından başlayaraq, Intel FPGA IP yeni versiya sxeminə malikdir.

Intel FPGA IP versiyası (XYZ) nömrəsi hər bir Intel Quartus Prime proqram versiyası ilə dəyişə bilər. Bir dəyişiklik:

· X İP-nin əsaslı şəkildə yenidən nəzərdən keçirilməsini göstərir. Intel Quartus Prime proqramını yeniləsəniz, IP-ni yenidən yaratmalısınız.
· Y IP-nin yeni funksiyaları ehtiva etdiyini göstərir. Bu yeni funksiyaları daxil etmək üçün IP-ni bərpa edin.
· Z IP-nin kiçik dəyişiklikləri ehtiva etdiyini göstərir. Bu dəyişiklikləri daxil etmək üçün IP-ni bərpa edin.

Cədvəl 3.

F-Tile Serial Lite IV Intel FPGA IP Buraxılış Məlumatı

Maddə IP Versiyası Intel Quartus Prime Versiyasının Buraxılış Tarixi Sifariş Kodu

5.0.0 22.1 2022.04.28 IP-SLITE4F

Təsvir

2.2. Dəstəklənən Xüsusiyyətlər
Aşağıdakı cədvəldə F-Tile Serial Lite IV Intel FPGA IP-də mövcud olan xüsusiyyətlərin siyahısı verilmişdir:

Əlaqə göndərin

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Cədvəl 4.

F-Tile Serial Lite IV Intel FPGA IP Xüsusiyyətləri

Xüsusiyyət

Təsvir

Məlumat ötürülməsi

· PAM4 rejimi üçün:
— FHT maksimum 56.1 zolaqlı hər bir zolaqda yalnız 58, 116 və 4 Gbps sürəti dəstəkləyir.
— FGT maksimum 58 zolaqla hər zolağa 12 Gbit/s-ə qədər sürəti dəstəkləyir.
PAM18 rejimi üçün dəstəklənən qəbuledici məlumat sürətləri haqqında ətraflı məlumat üçün səhifə 42-dəki Cədvəl 4-ə baxın.
· NRZ rejimi üçün:
— FHT maksimum 28.05 zolaqlı hər zolaqda yalnız 58 və 4 Gbit/s sürəti dəstəkləyir.
— FGT maksimum 28.05 zolaqla hər zolağa 16 Gbit/s-ə qədər sürəti dəstəkləyir.
NRZ rejimi üçün dəstəklənən ötürücü məlumat sürətləri haqqında ətraflı məlumat üçün səhifə 18-dəki Cədvəl 42-ə baxın.
· Davamlı axın (Əsas) və ya paket (Tam) rejimlərini dəstəkləyir.
· Aşağı yerüstü çərçivə paketlərini dəstəkləyir.
· Hər partlayış ölçüsü üçün bayt qranulyarlığının ötürülməsini dəstəkləyir.
· İstifadəçinin təşəbbüsü ilə və ya avtomatik zolaq düzülməsini dəstəkləyir.
· Proqramlaşdırıla bilən uyğunlaşdırma müddətini dəstəkləyir.

PCS

· Yumşaq məntiq resursunun azaldılması üçün Intel Agilex F-kafel ötürücüləri ilə interfeys olan sərt IP məntiqindən istifadə edir.
· 4GBASE-KP100 spesifikasiyası üçün PAM4 modulyasiya rejimini dəstəkləyir. RS-FEC həmişə bu modulyasiya rejimində aktivdir.
· Əlavə RS-FEC modulyasiya rejimi ilə NRZ-ni dəstəkləyir.
· 64b/66b kodlaşdırma deşifrəsini dəstəkləyir.

Səhvlərin aşkarlanması və idarə edilməsi

· TX və RX məlumat yollarında CRC xətalarının yoxlanılmasını dəstəkləyir. · RX link xətalarının yoxlanılmasını dəstəkləyir. · RX PCS səhv aşkarlanması dəstəkləyir.

İnterfeyslər

· Müstəqil keçidlərlə yalnız tam dupleks paket transferini dəstəkləyir.
· Aşağı ötürmə gecikməsi ilə çoxlu FPGA cihazlarına nöqtədən-nöqtəyə interconnectdən istifadə edir.
· İstifadəçi tərəfindən müəyyən edilmiş əmrləri dəstəkləyir.

2.3. IP Versiya Dəstək Səviyyəsi

F-Tile Serial Lite IV Intel FPGA IP üçün Intel Quartus Prime proqramı və Intel FPGA cihazı dəstəyi aşağıdakı kimidir:

Cədvəl 5.

IP versiyası və dəstək səviyyəsi

Intel Quartus Prime 22.1

Cihaz Intel Agilex F-kafel ötürücüləri

IP Versiya Simulyasiya Kompilyasiyası Avadanlıq Dizaynı

5.0.0

2.4. Cihaz Sürət Dərəcəsinə Dəstək
F-Tile Serial Lite IV Intel FPGA IP Intel Agilex F-tile cihazları üçün aşağıdakı sürət dərəcələrini dəstəkləyir: · Transceiver sürət dərəcəsi: -1, -2 və -3 · Əsas sürət dərəcəsi: -1, -2 və - 3

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 8

Əlaqə göndərin

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Əlaqədar Məlumat
Intel Agilex Device Data Sheet Intel Agilex F-kafel ötürücülərində dəstəklənən məlumat sürəti haqqında ətraflı məlumat.

2.5. Resursdan istifadə və gecikmə

F-Tile Serial Lite IV Intel FPGA IP üçün resurslar və gecikmə Intel Quartus Prime Pro Edition proqram təminatının 22.1 versiyasından əldə edilmişdir.

Cədvəl 6.

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP Resursdan İstifadə
Gecikmənin ölçülməsi TX əsas girişindən RX əsas çıxışına qədər gediş gecikməsinə əsaslanır.

Transceiver növü

Variant

Data zolaqlarının sayı rejimi RS-FEC ALM

Gecikmə (TX əsas saat dövrü)

FGT

28.05 Gbps NRZ 16

Əsas Əlil 21,691 65

Tam Əlil 22,135 65

Əsas Aktivdir 21,915 189

Tam Aktivdir 22,452 189

58 Gbps PAM4 12

Əsas Aktivdir 28,206 146

Tam Aktivdir 30,360 146

FHT

58 Gbps NRZ

Əsas Aktivdir 15,793 146

Tam Aktivdir 16,624 146

58 Gbps PAM4 4

Əsas Aktivdir 15,771 154

Tam Aktivdir 16,611 154

116 Gbps PAM4 4

Əsas Aktivdir 21,605 128

Tam Aktivdir 23,148 128

2.6. Bant Genişliyi Effektivliyi

Cədvəl 7.

Bant Genişliyi Effektivliyi

Dəyişənlərin ötürücü rejimi

PAM4

Axın rejimi RS-FEC

Tam Aktivdir

Əsas Aktivdir

Gbps ilə serial interfeys bit sürəti (RAW_RATE)
Söz sayı ilə köçürmənin partlama ölçüsü (BURST_SIZE) (1)
Saat siklində uyğunlaşma müddəti (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Parametrlər

NRZ

Tam

Əlil

Aktivdir

28.0

2,048

4,096

Əsas Əlil 28.0

28.0 aktivləşdirilib

4,194,304

4,096

4,096 davam etdi...

(1) Əsas rejim üçün BURST_SIZE sonsuzluğa yaxınlaşır, buna görə də böyük rəqəm istifadə olunur.

Əlaqə göndərin

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Dəyişənlər

Parametrlər

64/66b kodlaması

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Söz sayında partlayış ölçüsünün yuxarı həddi (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Hizalanma markerinin müddəti 81,915 saat tsiklində (ALIGN_MARKER_PERIOD)

81,915

81,916

Hizalama markerinin eni 5

saat dövrü

(ALIGN_MARKER_WIDTH)

Bant genişliyi səmərəliliyi (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Effektiv sürət (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Maksimum istifadəçi saat tezliyi (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Əlaqədar Məlumat Link dərəcəsi və Bandwidth Efficiency Hesablanması səhifə 40

(2) Tam rejimdə BURST_SIZE_OVHD ölçüsü məlumat axınında START/END qoşalaşmış Nəzarət Sözlərini əhatə edir.
(3) Əsas rejim üçün BURST_SIZE_OVHD 0-dır, çünki axın zamanı START/END yoxdur.
(4) Bant genişliyinin səmərəliliyinin hesablanması üçün Link Rate və Bandwidth Efficiency Calculation-a baxın.
(5) Effektiv tarifin hesablanması üçün Link Rate və Bandwidth Efficiency Calculation-a baxın.
(6) Maksimum istifadəçi saat tezliyinin hesablanması üçün Link Rate və Bandwidth Efficiency Calculation-a baxın.

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 10

Əlaqə göndərin

683074 | 2022.04.28 Rəy Göndər

3. Başlanğıc

3.1. Intel FPGA IP nüvələrinin quraşdırılması və lisenziyalaşdırılması

Intel Quartus Prime proqram təminatının quraşdırılmasına Intel FPGA IP kitabxanası daxildir. Bu kitabxana əlavə lisenziyaya ehtiyac olmadan istehsalat istifadəniz üçün çoxlu faydalı IP nüvələri təqdim edir. Bəzi Intel FPGA IP nüvələri istehsalda istifadə üçün ayrıca lisenziyanın alınmasını tələb edir. Intel FPGA İP Qiymətləndirmə Rejimi sizə tam istehsalatlı IP əsas lisenziyasını satın almadan əvvəl bu lisenziyalı Intel FPGA IP nüvələrini simulyasiya və aparatda qiymətləndirməyə imkan verir. Lisenziyalı Intel IP nüvələri üçün tam istehsal lisenziyasını yalnız avadanlıq testini başa vurduqdan və IP-dən istehsalda istifadə etməyə hazır olduqdan sonra almalısınız.

Intel Quartus Prime proqramı standart olaraq aşağıdakı yerlərdə IP nüvələrini quraşdırır:

Şəkil 2.

IP Əsas Quraşdırma Yolu
intelFPGA(_pro) quartus – Intel Quartus Prime proqram ipini ehtiva edir – Intel FPGA IP kitabxanasını və üçüncü tərəf IP nüvələrini ehtiva edir – Intel FPGA IP kitabxanasının mənbə kodunu ehtiva edir – Intel FPGA IP mənbəyini ehtiva edir files

Cədvəl 8.

IP Əsas Quraşdırma Yerləri

Məkan

Proqram təminatı

:intelFPGA_proquartusipaltera

Intel Quartus Prime Pro Edition

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Platforma Windows* Linux*

Qeyd:

Intel Quartus Prime proqramı quraşdırma yolunda boşluqları dəstəkləmir.

3.1.1. Intel FPGA IP Qiymətləndirmə Rejimi
Pulsuz Intel FPGA IP Qiymətləndirmə Rejimi sizə lisenziyalı Intel FPGA IP nüvələrini satın almadan əvvəl simulyasiya və aparatda qiymətləndirməyə imkan verir. Intel FPGA IP Qiymətləndirmə Modu əlavə lisenziya olmadan aşağıdakı qiymətləndirmələri dəstəkləyir:
· Sisteminizdə lisenziyalı Intel FPGA IP nüvəsinin davranışını simulyasiya edin. · İP nüvəsinin funksionallığını, ölçüsünü və sürətini tez və asanlıqla yoxlayın. · Vaxt məhdud cihaz proqramlaşdırma yaradın files IP nüvələri olan dizaynlar üçün. · Cihazı IP nüvənizlə proqramlaşdırın və dizaynınızı aparatda yoxlayın.

ISO 9001:2015 Qeydiyyatdan keçib

3. Başlanğıc
683074 | 2022.04.28
Intel FPGA IP Qiymətləndirmə Modu aşağıdakı iş rejimlərini dəstəkləyir:
· Birləşdirilmiş – Lisenziyalı Intel FPGA IP-ni ehtiva edən dizaynı lövhəniz və əsas kompüteriniz arasında əlaqə ilə qeyri-müəyyən müddətə işlətməyə imkan verir. Bağlanmış rejim serial birgə test fəaliyyət qrupu tələb edir (JTAG) J arasında birləşdirilən kabelTAG lövhənizdəki port və aparatın qiymətləndirilməsi müddəti ərzində Intel Quartus Prime Programmer ilə işləyən əsas kompüter. Proqramçı yalnız Intel Quartus Prime proqramının minimum quraşdırılmasını tələb edir və heç bir Intel Quartus Prime lisenziyası tələb etmir. Əsas kompüter J vasitəsilə cihaza dövri siqnal göndərməklə qiymətləndirmə vaxtını idarə edirTAG liman. Dizayndakı bütün lisenziyalı İP nüvələri birləşdirilmiş rejimi dəstəkləyirsə, qiymətləndirmə vaxtı hər hansı bir İP əsas qiymətləndirməsi bitənə qədər davam edir. Bütün IP nüvələri limitsiz qiymətləndirmə vaxtını dəstəkləyirsə, cihaz vaxt aşımına uğramır.
· Untethered – Lisenziyalı İP-dən ibarət dizaynı məhdud müddət ərzində işə salmağa imkan verir. Cihaz Intel Quartus Prime proqram təminatı ilə işləyən əsas kompüterdən ayrılarsa, IP nüvəsi əlaqəsiz rejimə qayıdır. Dizayndakı hər hansı digər lisenziyalı IP nüvəsi bağlı rejimi dəstəkləmirsə, IP nüvəsi də bağlanmamış rejimə qayıdır.
Dizaynda hər hansı lisenziyalı Intel FPGA IP üçün qiymətləndirmə müddəti başa çatdıqda, dizayn fəaliyyətini dayandırır. İntel FPGA IP Qiymətləndirmə Rejimindən istifadə edən bütün IP nüvələri dizayndakı hər hansı bir IP nüvəsinin vaxtı bitdikdə eyni vaxtda bitir. Qiymətləndirmə müddəti başa çatdıqda, aparat yoxlamasına davam etməzdən əvvəl FPGA cihazını yenidən proqramlaşdırmalısınız. İstehsal üçün IP nüvəsinin istifadəsini genişləndirmək üçün IP nüvəsi üçün tam istehsal lisenziyası alın.
Qeyri-məhdud cihaz proqramlaşdırması yaratmadan əvvəl lisenziyanı satın almalı və tam istehsal lisenziya açarı yaratmalısınız file. Intel FPGA IP Qiymətləndirmə Rejimi zamanı Kompilyator yalnız vaxt məhdud cihaz proqramlaşdırmasını yaradır. file ( _time_limited.sof) müddəti bitən.

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 12

Əlaqə göndərin

3. İşə başlama 683074 | 2022.04.28

Şəkil 3.

Intel FPGA IP Qiymətləndirmə rejimi axını
Intel FPGA IP Kitabxanası ilə Intel Quartus Prime Proqramını quraşdırın

Lisenziyalı Intel FPGA IP Core parametrlərini təyin edin və işə salın

Dəstəklənən Simulyatorda IP-ni yoxlayın

Dizaynı Intel Quartus Prime Proqramında tərtib edin

Zamanla məhdudlaşan cihaz proqramlaşdırması yaradın File

Intel FPGA Cihazını proqramlaşdırın və lövhədə əməliyyatı yoxlayın
İstehsalda istifadəyə hazır IP yoxdur?
Bəli Tam İstehsal Alın
IP Lisenziyası

Qeyd:

Lisenziyalı İP-ni Kommersiya Məhsullarına daxil edin
Parametrləşdirmə addımları və icra təfərrüatları üçün hər bir IP nüvəsinin istifadəçi təlimatına baxın.
Intel, daimi əsasda IP nüvələrini lisenziyalaşdırır. Lisenziya haqqına birinci il texniki xidmət və dəstək daxildir. Birinci ildən sonra yeniləmələr, xəta həlləri və texniki dəstək almaq üçün texniki xidmət müqaviləsini yeniləməlisiniz. Proqramlaşdırma yaratmazdan əvvəl istehsal lisenziyası tələb edən Intel FPGA IP nüvələri üçün tam istehsal lisenziyası almalısınız files limitsiz müddət üçün istifadə edə bilərsiniz. Intel FPGA IP Qiymətləndirmə Rejimi zamanı Kompilyator yalnız vaxt məhdud cihaz proqramlaşdırmasını yaradır. file ( _time_limited.sof) müddəti bitən. İstehsal lisenziya açarlarınızı əldə etmək üçün Intel FPGA Self-Xidmət Lisenziyalaşdırma Mərkəzinə baş çəkin.
Intel FPGA Proqram Lisenziyası Müqavilələri lisenziyalı IP nüvələrinin, Intel Quartus Prime dizayn proqramının və bütün lisenziyasız IP nüvələrinin quraşdırılması və istifadəsini tənzimləyir.

Əlaqə göndərin

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 13

3. İşə başlama 683074 | 2022.04.28
Əlaqədar Məlumat · Intel FPGA Lisenziyasına Dəstək Mərkəzi · Intel FPGA Proqram təminatının quraşdırılması və lisenziyalaşdırılmasına giriş
3.2. IP Parametrlərinin və Seçimlərinin müəyyən edilməsi
IP parametr redaktoru sizə xüsusi IP variasiyanızı tez bir zamanda konfiqurasiya etməyə imkan verir. Intel Quartus Prime Pro Edition proqramında IP seçimlərini və parametrlərini təyin etmək üçün aşağıdakı addımlardan istifadə edin.
1. Əgər sizin F-Tile Serial Lite IV Intel FPGA IP-ni inteqrasiya etmək üçün artıq Intel Quartus Prime Pro Edition layihəniz yoxdursa, siz onu yaratmalısınız. a. Intel Quartus Prime Pro Edition-da klikləyin File Yeni Quartus Prime layihəsi yaratmaq üçün Yeni Layihə Sihirbazı və ya File Mövcud Quartus Prime layihəsini açmaq üçün Layihəni açın. Sehrbaz sizə cihazı təyin etməyi təklif edir. b. Intel Agilex cihaz ailəsini göstərin və İP üçün sürət dərəcəsi tələblərinə cavab verən istehsal F-kafel cihazını seçin. c. Bitir klikləyin.
2. IP Kataloqda F-Tile Serial Lite IV Intel FPGA IP-ni tapın və seçin. Yeni IP Variasiyası pəncərəsi görünür.
3. Yeni fərdi IP variasiyanız üçün yüksək səviyyəli ad göstərin. Parametr redaktoru IP variasiya parametrlərini a-da saxlayır file adlı .ip.
4. OK düyməsini klikləyin. Parametr redaktoru görünür. 5. IP variasiyanız üçün parametrləri göstərin. üçün Parametr bölməsinə baxın
F-Tile Serial Lite IV Intel FPGA IP parametrləri haqqında məlumat. 6. İsteğe bağlı olaraq, simulyasiya test masası və ya kompilyasiya və aparat dizaynı yaratmaq
example, Design Ex-dəki təlimatlara əməl edinampİstifadəçi Təlimatı. 7. Generate HDL düyməsini klikləyin. Nəsil dialoq qutusu görünür. 8. Çıxışı göstərin file nəsil seçimləri seçin və sonra Yarat klikləyin. IP dəyişikliyi
filespesifikasiyalarınıza uyğun olaraq yaradın. 9. Finish düyməsini basın. Parametr redaktoru yuxarı səviyyəli .ip əlavə edir file cərəyana
avtomatik layihə. Əgər sizdən .ip-i əl ilə əlavə etmək istənilirsə file layihəyə daxil olmaq üçün Layihə Əlavə et/Sil düyməsini klikləyin Files əlavə etmək üçün Layihədə file. 10. IP variasiyanızı yaradan və sınadıqdan sonra, portları birləşdirmək üçün müvafiq pin təyinatlarını edin və hər hansı müvafiq RTL parametrlərini təyin edin.
Əlaqədar Məlumat Parametrləri səhifə 42
3.3. Yaradılmış File Struktur
Intel Quartus Prime Pro Edition proqramı aşağıdakı IP çıxışını yaradır file strukturu.
haqqında məlumat üçün file dizayn strukturu, məsələnample, F-Tile Serial Lite IV Intel FPGA IP Design Ex-ə baxınampİstifadəçi Təlimatı.

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 14

Əlaqə göndərin

3. İşə başlama 683074 | 2022.04.28

Şəkil 4. F-Tile Serial Lite IV Intel FPGA IP yaradıldı Files
.ip – IP inteqrasiyası file

IP dəyişikliyi files

_ IP dəyişikliyi files

example_dizayn

.cmp – VHDL komponent bəyannaməsi file _bb.v – Verilog HDL qara qutu EDA sintezi file _inst.v və .vhd – Sample instantiation şablonları .xml- XML hesabatı file

Example IP əsas dizaynınız üçün yer, məsələnample files. Defolt yer məsələnample_design, lakin sizdən fərqli bir yol göstərməyiniz xahiş olunur.

.qgsimc – Artan regenerasiyanı dəstəkləmək üçün simulyasiya parametrlərini sadalayır .qgsynthc – Artan regenerasiyanı dəstəkləmək üçün sintez parametrlərini sadalayır

.qip – IP sintezini sadalayır files

_generation.rpt- IP nəsil hesabatı

.sopcinfo- Proqram alətləri zənciri inteqrasiyası file .html- Əlaqə və yaddaş xəritəsi məlumatları

.csv – Pin təyinatı file

.spd – Fərdi simulyasiya skriptlərini birləşdirir

sim Simulyasiya files

sintez IP sintezi files

.v Yüksək səviyyəli simulyasiya file

.v Yüksək səviyyəli IP sintezi file

Simulyator skriptləri

Alt nüvəli kitabxanalar

sintez
Alt nüvə sintezi files

sim
Alt nüvə simulyasiyası files

Cədvəl 9.

F-Tile Serial Lite IV Intel FPGA IP yaradıldı Files

File ad

Təsvir

.ip

Platforma Dizayneri sistemi və ya yüksək səviyyəli IP variasiyası file. IP dəyişikliyinizə verdiyiniz addır.

.cmp

VHDL Komponent Bəyannaməsi (.cmp) file mətndir file VHDL dizaynında istifadə edə biləcəyiniz yerli ümumi və port təriflərini ehtiva edir files.

.html

Bağlantı məlumatlarını, qoşulduğu hər bir master ilə bağlı hər bir qulun ünvanını göstərən yaddaş xəritəsini və parametr təyinatlarını ehtiva edən hesabat.

_generation.rpt

IP və ya Platforma Dizaynerinin nəsil jurnalı file. IP yaradılması zamanı mesajların xülasəsi.

.qgsimc

Artan regenerasiyanı dəstəkləmək üçün simulyasiya parametrlərini sadalayır.

.qgsynthc

Artan regenerasiyanı dəstəkləmək üçün sintez parametrlərini sadalayır.

.qip

Intel Quartus Prime proqram təminatına IP komponentini inteqrasiya etmək və tərtib etmək üçün IP komponenti haqqında bütün tələb olunan məlumatları ehtiva edir.
davam etdi...

Əlaqə göndərin

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 15

3. İşə başlama 683074 | 2022.04.28

File ad .sopcinfo
.csv .spd _bb.v _inst.v və ya _inst.vhd .regmap
.svd
.v və ya .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

Təsvir
Platforma Dizayner sisteminizdə əlaqələri və IP komponent parametrlərini təsvir edir. IP komponentləri üçün proqram drayverləri hazırlayarkən tələbləri əldə etmək üçün onun məzmununu təhlil edə bilərsiniz. Nios® II alət silsiləsi kimi aşağı axın alətləri bundan istifadə edir file. .sopcinfo file və sistem.h file Nios II alətlər zənciri üçün yaradılan qulluğa daxil olan hər bir ustaya nisbətən hər bir qul üçün ünvan xəritəsi məlumatını ehtiva edir. Fərqli ustaların müəyyən bir qul komponentinə daxil olmaq üçün fərqli ünvan xəritəsi ola bilər.
IP komponentinin təkmilləşdirmə statusu haqqında məlumat ehtiva edir.
Tələb olunan giriş file dəstəklənən simulyatorlar üçün simulyasiya skriptləri yaratmaq üçün ip-make-simscript üçün. .spd file siyahısını ehtiva edir files, işə sala biləcəyiniz xatirələr haqqında məlumatla birlikdə simulyasiya üçün yaradılmışdır.
Siz Verilog qara qutusundan istifadə edə bilərsiniz (_bb.v) file qara qutu kimi istifadə üçün boş modul bəyannaməsi kimi.
HDL məsample instantiation şablonu. Bunun məzmununu kopyalayıb yapışdıra bilərsiniz file HDL-yə daxil olur file IP variasiyasını yaratmaq üçün.
Əgər IP reyestr məlumatını ehtiva edirsə, .regmap file yaradır. .regmap file master və slave interfeyslərinin reyestr xəritəsi məlumatlarını təsvir edir. Bu file .sopcinfo-nu tamamlayır file sistem haqqında daha ətraflı reyestr məlumatı təqdim etməklə. Bu, qeydiyyatdan keçməyə imkan verir views və Sistem Konsolunda istifadəçinin fərdiləşdirilə bilən statistikası.
Sərt prosessor sistemi (HPS) Sistem Debug alətlərinə imkan verir view Platform Designer sistemində HPS-ə qoşulmuş periferiya qurğularının reyestr xəritələri. Sintez zamanı .svd fileSistem Konsolu ustalarına görünən qul interfeysləri üçün s .sof-da saxlanılır file debug bölməsində. Sistem Konsolu bu bölməni oxuyur, hansı Platforma Dizaynerinin qeydiyyatdan keçmək üçün xəritə məlumatı sorğulaya bilər. Sistem qulları üçün Platforma Dizayneri registrlərə adla daxil ola bilər.
HDL filesintez və ya simulyasiya üçün hər bir alt modulu və ya uşaq İP-ni yaradan s.
Simulyasiya qurmaq və işə salmaq üçün ModelSim*/QuestaSim* skripti msim_setup.tcl ehtiva edir.
VCS* simulyasiyasını qurmaq və işə salmaq üçün vcs_setup.sh qabıq skripti ehtiva edir. Qabıq skripti vcsmx_setup.sh və synopsys_sim.setup ehtiva edir file VCS MX simulyasiyasını qurmaq və işə salmaq üçün.
Xcelium_setup.sh qabıq skripti və digər quraşdırma ehtiva edir fileXcelium* simulyasiyasını qurmaq və işə salmaq üçün.
HDL ehtiva edir files IP alt modulları üçün.
Yaradılan hər bir uşaq IP kataloqu üçün Platforma Dizayneri synth/ və sim/ sub-kataloqlar yaradır.

3.4. Intel FPGA IP nüvələrinin simulyasiyası
Intel Quartus Prime proqramı xüsusi EDA simulyatorlarında IP əsas RTL simulyasiyasını dəstəkləyir. IP generasiyası isteğe bağlı olaraq simulyasiya yaradır files, o cümlədən funksional simulyasiya modeli, hər hansı bir test masası (və ya məsələnample dizayn) və hər bir IP nüvəsi üçün satıcıya məxsus simulyator quraşdırma skriptləri. Siz funksional simulyasiya modelindən və hər hansı bir testbench və ya keçmişdən istifadə edə bilərsinizampSimulyasiya üçün dizayn. IP generasiya çıxışı həmçinin hər hansı testbench tərtib etmək və işə salmaq üçün skriptləri əhatə edə bilər. Skriptlər IP nüvənizi simulyasiya etmək üçün tələb olunan bütün modelləri və ya kitabxanaları sadalayır.

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 16

Əlaqə göndərin

3. İşə başlama 683074 | 2022.04.28

Intel Quartus Prime proqramı bir çox simulyatorlarla inteqrasiyanı təmin edir və öz skript və fərdi simulyasiya axınlarınız da daxil olmaqla çoxsaylı simulyasiya axınını dəstəkləyir. Hansı axını seçdiyinizdən asılı olmayaraq, IP əsas simulyasiyası aşağıdakı addımları əhatə edir:
1. IP HDL, testbench (və ya s.) yaradınampdizayn) və simulyator quraşdırma skripti files.
2. Simulyator mühitinizi və istənilən simulyasiya skriptlərini qurun.
3. Simulyasiya modeli kitabxanalarını tərtib edin.
4. Simulyatorunuzu işə salın.

3.4.1. Dizaynın Simulyasiyası və Doğrulanması

Varsayılan olaraq, parametr redaktoru Intel FPGA IP modellərini və simulyasiya model kitabxanasını tərtib etmək, işləyib hazırlamaq və simulyasiya etmək üçün əmrləri ehtiva edən simulyatora xas skriptlər yaradır. files. Siz əmrləri simulyasiya test skriptinizə kopyalaya və ya onları redaktə edə bilərsiniz files dizaynınızı və test masanızı tərtib etmək, hazırlamaq və simulyasiya etmək üçün əmrlər əlavə etmək.

Cədvəl 10. Intel FPGA IP Core Simulyasiya Skriptləri

Simulyator

File kataloq

ModelSim

_sim/mentor

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Skript msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Digər EDA alətlərində IP nüvələrinin sintezi
İsteğe bağlı olaraq, Intel FPGA IP nüvələrini ehtiva edən dizaynı sintez etmək üçün başqa dəstəklənən EDA alətindən istifadə edin. IP əsas sintezini yaratdığınız zaman files üçüncü tərəf EDA sintez alətləri ilə istifadə üçün, siz sahə və vaxt təxmini netlist yarada bilərsiniz. Yaradıcılığı aktivləşdirmək üçün IP variasiyanızı fərdiləşdirərkən üçüncü tərəf EDA sintez alətləri üçün vaxt və resurs təxminləri yaradın funksiyasını yandırın.
Sahə və vaxt təxmini şəbəkə siyahısı IP əsas bağlantısını və arxitekturasını təsvir edir, lakin əsl funksionallıq haqqında təfərrüatları ehtiva etmir. Bu məlumat müəyyən üçüncü tərəf sintez alətlərinə sahə və vaxt təxminlərini daha yaxşı hesabat verməyə imkan verir. Bundan əlavə, sintez alətləri vaxta əsaslanan optimallaşdırmalara nail olmaq və nəticələrin keyfiyyətini artırmaq üçün vaxt məlumatlarından istifadə edə bilər.
Intel Quartus Prime proqramı yaradır _syn.v netlist file çıxışdan asılı olmayaraq Verilog HDL formatında file təyin etdiyiniz format. Bu netlistdən sintez üçün istifadə etsəniz, IP əsas sarğısını daxil etməlisiniz file .v və ya Intel Quartus Prime layihənizdə .vhd.

(7) Siz Intel Quartus Prime proqram təminatından üçüncü tərəf EDA simulyatorlarını işə salmağa imkan verən EDA aləti seçimini quraşdırmamısınızsa, bu skripti ModelSim və ya QuestaSim simulyatoru Tcl konsolunda (Intel Quartus Prime proqram təminatında deyil) işlədin. Hər hansı bir səhvdən qaçınmaq üçün Tcl konsolu).

Əlaqə göndərin

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 17

3. İşə başlama 683074 | 2022.04.28
3.6. Tam Dizaynın tərtib edilməsi
Dizaynınızı tərtib etmək üçün Intel Quartus Prime Pro Edition proqram təminatının Emal menyusunda Tərtib etməyə Başla əmrindən istifadə edə bilərsiniz.

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 18

Əlaqə göndərin

683074 | 2022.04.28 Rəy Göndər

4. Funksional təsvir

Şəkil 5.

F-Tile Serial Lite IV Intel FPGA IP MAC və Ethernet PCS-dən ibarətdir. MAC MII interfeysləri vasitəsilə xüsusi PCS ilə əlaqə qurur.

IP iki modulyasiya rejimini dəstəkləyir:
· PAM4–Seçim üçün 1-dən 12-yə qədər zolaq təmin edir. IP həmişə PAM4 modulyasiya rejimində hər zolaq üçün iki PCS kanalı yaradır.
· NRZ – Seçim üçün 1-dən 16-ya qədər zolağı təmin edir.

Hər bir modulyasiya rejimi iki məlumat rejimini dəstəkləyir:
· Əsas rejim – bu, məlumatların ötürmə qabiliyyətini artırmaq üçün paket başlanğıcı, boş dövr və paketin sonu olmadan göndərildiyi təmiz axın rejimidir. İP partlayışın başlanğıcı kimi ilk etibarlı məlumatları qəbul edir.

Əsas rejim məlumat ötürülməsi tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 Qeydiyyatdan keçib

4. Funksional təsvir 683074 | 2022.04.28

Şəkil 6.

· Tam rejim – Bu, paket rejimində məlumat ötürülməsidir. Bu rejimdə İP paketin əvvəlində və sonunda bir partlayış və sinxronizasiya dövrü ayırıcı kimi göndərir.

Tam rejimdə məlumat ötürülməsi tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Əlaqədar Məlumat · F-Tile Serial Lite IV Intel FPGA IP Overview səhifə 6 · F-Tile Serial Lite IV Intel FPGA IP Design Exampİstifadəçi Təlimatı

4.1. TX məlumat yolu
TX məlumat yolu aşağıdakı komponentlərdən ibarətdir: · MAC adapteri · Nəzarət sözünün daxil edilməsi bloku · CRC · MII kodlayıcı · PCS bloku · PMA bloku

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 20

Əlaqə göndərin

4. Funksional təsvir 683074 | 2022.04.28
Şəkil 7. TX Datapath

İstifadəçi məntiqindən

TX MAC

Avalon Streaming interfeysi

MAC adapteri

Sözlərin daxil edilməsinə nəzarət edin

CRC

MII kodlayıcı

MII İnterfeysi Xüsusi PCS
PCS və PMA

Digər FPGA Cihazına TX Serial İnterfeysi

4.1.1. TX MAC Adapteri
TX MAC adapteri Avalon® axın interfeysindən istifadə edərək məlumatların istifadəçi məntiqinə ötürülməsinə nəzarət edir. Bu blok istifadəçi tərəfindən müəyyən edilmiş məlumat ötürülməsini və axını idarə etməyi dəstəkləyir.

İstifadəçi tərəfindən müəyyən edilmiş məlumatların ötürülməsi

Tam rejimdə IP, istifadəçi məntiqinə XOFF/XON ötürülməsi kimi istifadəçi tərəfindən müəyyən edilmiş məlumat dövrünü başlatmaq üçün istifadə edə biləcəyiniz tx_is_usr_cmd siqnalını təmin edir. Siz bu siqnalı təsdiq etməklə istifadəçi tərəfindən müəyyən edilmiş məlumat ötürmə dövrünə başlaya və tx_avs_startofpacket və tx_avs_valid siqnallarının təsdiqi ilə birlikdə tx_avs_data istifadə edərək məlumatı ötürə bilərsiniz. Blok daha sonra iki dövr üçün tx_avs_ready-ni deassert edir.

Qeyd:

İstifadəçi tərəfindən müəyyən edilmiş məlumat funksiyası yalnız Tam rejimdə mövcuddur.

Əlaqə göndərin

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 21

4. Funksional təsvir 683074 | 2022.04.28

Şəkil 8.

Axına Nəzarət

TX MAC-nin istifadəçi məntiqindən məlumatları qəbul etməyə hazır olmadığı, məsələn, keçidin yenidən hizalanması prosesi zamanı və ya istifadəçi məntiqindən ötürülmək üçün heç bir məlumat olmadığı şəraitlər var. Bu şərtlərə görə məlumat itkisinin qarşısını almaq üçün IP istifadəçi məntiqindən məlumat axınına nəzarət etmək üçün tx_avs_ready siqnalından istifadə edir. Aşağıdakı şərtlər baş verdikdə İP siqnalı söndürür:
· tx_avs_startofpacket təsdiq edildikdə, tx_avs_ready bir saat dövrü üçün deaktiv edilir.
· tx_avs_endofpacket təsdiq edildikdə, tx_avs_ready bir saat dövrü üçün deaktiv edilir.
· Hər hansı qoşalaşmış CW-lər təsdiq edildikdə, tx_avs_ready iki saat dövrü üçün deaktiv edilir.
· Xüsusi PCS interfeysində RS-FEC alignment markerinin daxil edilməsi baş verdikdə, tx_avs_ready dörd saat dövrü üçün deaktiv edilir.
· PAM17 modulyasiya rejimində hər 4 Ethernet nüvəsi saat dövrü və NRZ modulyasiya rejimində hər 33 Ethernet nüvəsi saat dövrü. tx_avs_ready bir saat dövrü üçün desert edilir.
· Heç bir məlumat ötürülməsi zamanı istifadəçi məntiqi tx_avs_valid-i deassert etdikdə.

Aşağıdakı vaxt diaqramları keçmişdirampməlumat axınına nəzarət üçün tx_avs_ready istifadə edərək, TX MAC adapterləri.

tx_avs_valid Deassertion və START/END Qoşalaşmış CW-lər ilə Axına Nəzarət

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

Etibarlı siqnal desertləri

D5 D6

tx_avs_ready tx_avs_startofpacket

END-STRT CW-ni daxil etmək üçün iki dövr üçün hazır siqnal desertləri

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN SON STRT D0 D1 D2 D3 BOŞ D4

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 22

Əlaqə göndərin

4. Funksional təsvir 683074 | 2022.04.28

Şəkil 9.

Alignment Marker Insertion ilə axına nəzarət
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Şəkil 10.

START/END Cütlənmiş CW-lər ilə Axına Nəzarət Alignment Marker Insertion ilə üst-üstə düşür

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

SON STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Nəzarət Sözünün (CW) daxil edilməsi
F-Tile Serial Lite IV Intel FPGA IP istifadəçi məntiqindən gələn giriş siqnalları əsasında CW qurur. CW-lər paket ayırıcılarını, ötürülmə statusu məlumatlarını və ya istifadəçi məlumatlarını PCS blokuna göstərir və onlar XGMII idarəetmə kodlarından əldə edilir.
Aşağıdakı cədvəldə dəstəklənən CW-lərin təsviri göstərilir:

Əlaqə göndərin

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 23

4. Funksional təsvir 683074 | 2022.04.28

Cədvəl 11.
BAŞLAYIN SON HAZIRLAMA

Dəstəklənən CW-lərin təsviri

Sözlərin sayı (1 söz

= 64 bit)

Bəli

BOŞ_CYC

Bəli

BOŞ

yox

DATA

Bəli

In-band

Təsvir
Məlumat ayırıcısının başlanğıcı. Məlumat ayırıcısının sonu. RX uyğunlaşdırılması üçün nəzarət sözü (CW). Məlumat ötürülməsində boş dövr. BOŞ (bantdan kənar). Faydalı yük.

Cədvəl 12. CW Sahəsinin Təsviri
Sahə RSVD num_valid_bytes_eob
EMPTY eop sop seop align CRC32 usr

Təsvir
Qorunan sahə. Gələcək uzadılması üçün istifadə edilə bilər. 0-a bağlandı.
Son sözdə etibarlı baytların sayı (64 bit). Bu 3 bit dəyərdir. · 3'b000: 8 bayt · 3'b001: 1 bayt · 3'b010: 2 bayt · 3'b011: 3 bayt · 3'b100: 4 bayt · 3'b101: 5 bayt · 3'b110: 6 bayt · 3'b111: 7 bayt
Partlayışın sonunda etibarlı olmayan sözlərin sayı.
Paketin sonu siqnalını təsdiq etmək üçün RX Avalon axın interfeysini göstərir.
Paketin başlanğıc siqnalını təsdiq etmək üçün RX Avalon axın interfeysini göstərir.
Eyni dövrədə paketin başlanğıcını və sonunu təsdiqləmək üçün RX Avalon axın interfeysini göstərir.
RX uyğunluğunu yoxlayın.
Hesablanmış CRC dəyərləri.
İdarə sözünün (CW) istifadəçi tərəfindən müəyyən edilmiş məlumatı ehtiva etdiyini göstərir.

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 24

Əlaqə göndərin

4. Funksional təsvir 683074 | 2022.04.28

4.1.2.1. Partlayış başlanğıcı CW

Şəkil 11. Partlayış başlanğıcı CW Format

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

kanal

7:0

'hFB(START)

nəzarət 7:0

Cədvəl 13.

Tam rejimdə tx_avs_startofpacket siqnalını təsdiq edərək START CW-ni daxil edə bilərsiniz. Yalnız tx_avs_startofpacket siqnalını təsdiqlədiyiniz zaman sop biti təyin edilir. Siz həm tx_avs_startofpacket, həm də tx_avs_endofpacket siqnallarını təsdiq etdiyiniz zaman seop biti təyin edilir.

START CW Sahə Dəyərləri
Sahə sop/seop
usr (8)
hizalayın

Dəyər

tx_is_usr_cmd siqnalından asılı olaraq:

1: tx_is_usr_cmd = 1 olduqda

0: tx_is_usr_cmd = 0 olduqda

Əsas rejimdə MAC sıfırlama desertdən sonra START CW göndərir. Əgər heç bir məlumat yoxdursa, siz məlumat göndərməyə başlayana qədər MAC davamlı olaraq END və START CW ilə qoşalaşmış EMPTY_CYC göndərir.

4.1.2.2. Partlamanın sonu CW

Şəkil 12. Partlayış sonu CW Format

SON

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

məlumat 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

BOŞ

7:0

RSVD

etibarlı_bayt_eob

nəzarət

7:0

(8) Bu, yalnız Tam rejimdə dəstəklənir.
Əlaqə göndərin

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 25

4. Funksional təsvir 683074 | 2022.04.28

Cədvəl 14.

tx_avs_endofpacket təsdiq edildikdə MAC END CW-ni daxil edir. END CW son məlumat sözündə etibarlı baytların sayını və CRC məlumatını ehtiva edir.

CRC dəyəri START CW ilə END CW-dən əvvəlki data sözü arasındakı məlumatlar üçün 32 bitlik CRC nəticəsidir.

Aşağıdakı cədvəl END CW-də sahələrin dəyərlərini göstərir.

END CW Sahə Dəyərləri
Sahə eop CRC32 num_valid_bytes_eob

Qiymət 1
CRC32 hesablanmış dəyəri. Son məlumat sözündə etibarlı baytların sayı.

4.1.2.3. Alignment CW

Şəkil 13. Alignment Paired CW Format

START/SON ilə CW Cütlüyünü HÜZRİYƏ EDİN

64+8bit XGMII interfeysi

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

'hFB

nəzarət 7:0

64+8bit XGMII interfeysi

SON

63:56

'hFD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

nəzarət 7:0

ALIGN CW START/END və ya END/START CW-ləri ilə qoşalaşmış CW-dir. Siz ya tx_link_reinit siqnalını təsdiqləmək, Alignment Period sayğacını qurmaq və ya sıfırlamağa başlamaqla ALIGN qoşalaşmış CW-ni daxil edə bilərsiniz. ALIGN qoşalaşmış CW daxil edildikdə, bütün zolaqlar üzrə məlumatların düzülməsini yoxlamaq üçün qəbuledicinin düzülmə blokunu işə salmaq üçün align sahəsi 1-ə təyin edilir.

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 26

Əlaqə göndərin

4. Funksional təsvir 683074 | 2022.04.28

Cədvəl 15.

CW Sahə Dəyərlərini ALIGN
Sahənin hizalanması
eop sop usr seop

Dəyər 1 0 0 0 0

4.1.2.4. Boş dövr CW

Şəkil 14. Empty-cycle CW Format

EMPTY_CYC END/START ilə cütləşdirin

64+8bit XGMII interfeysi

SON

63:56

'hFD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

nəzarət 7:0

64+8bit XGMII interfeysi

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

nəzarət 7:0

Cədvəl 16.

Partlayış zamanı tx_avs_valid-i iki saat dövrü üçün deassert etdiyiniz zaman MAC END/START CW-lərlə qoşalaşmış EMPTY_CYC CW daxil edir. Siz bu CW-dən müvəqqəti olaraq ötürülmək üçün heç bir məlumat olmadıqda istifadə edə bilərsiniz.

Siz bir dövr üçün tx_avs_valid deassert etdiyiniz zaman, IP cüt END/START CW yaratmaq üçün tx_avs_valid deassertasiya müddətini iki dəfə tx_avs_valid deassert edir.

EMPTY_CYC CW Sahə Dəyərləri
Sahənin hizalanması
eop

Dəyər 0 0

davam etdi...

Əlaqə göndərin

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 27

4. Funksional təsvir 683074 | 2022.04.28

Sahə sop usr seop

Dəyər 0 0 0

4.1.2.5. Boş CW

Şəkil 15. Boş CW Format

Boş CW

63:56

'h07

55:48

'h07

47:40

'h07

data

39:32 31:24

'h07'h07

23:16

'h07

15:8

'h07

7:0

'h07

nəzarət 7:0

Transmissiya olmadıqda MAC IDLE CW-ni daxil edir. Bu müddət ərzində tx_avs_valid siqnalı aşağıdır.
Partlayışlı ötürmə tamamlandıqda və ya ötürülmə boş vəziyyətdə olduqda Siz IDLE CW-dən istifadə edə bilərsiniz.

4.1.2.6. Data Word

Məlumat sözü paketin faydalı yüküdür. XGMII nəzarət bitlərinin hamısı verilənlər sözü formatında 0-a təyin edilmişdir.

Şəkil 16. Data Word Format

64+8 bit XGMII interfeysi

DATA SÖZÜ

63:56

istifadəçi məlumatları 7

55:48

istifadəçi məlumatları 6

47:40

istifadəçi məlumatları 5

data

39:32 31:24

istifadəçi məlumatları 4 istifadəçi məlumatları 3

23:16

istifadəçi məlumatları 2

15:8

istifadəçi məlumatları 1

7:0

istifadəçi məlumatları 0

nəzarət 7:0

4.1.3. TX CRC
IP Parametr Redaktorunda Enable CRC parametrindən istifadə edərək TX CRC blokunu aktivləşdirə bilərsiniz. Bu funksiya həm Əsas, həm də Tam rejimlərdə dəstəklənir.

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 28

Əlaqə göndərin

4. Funksional təsvir 683074 | 2022.04.28

MAC tx_avs_endofpacket siqnalını təsdiq edərək END CW-yə CRC dəyərini əlavə edir. BASIC rejimində yalnız END CW ilə qoşalaşmış ALIGN CW etibarlı CRC sahəsini ehtiva edir.
TX CRC bloku TX Control Word Insertion və TX MII Encode bloku ilə birləşir. TX CRC bloku START CW-dən END CW-ə qədər hər dövr üçün 64 bit dəyər üçün CRC dəyərini hesablayır.
Siz CRC xətaları yaratmaq üçün müəyyən bir zolaqdakı məlumatları qəsdən pozmaq üçün crc_error_inject siqnalını təsdiq edə bilərsiniz.

4.1.4. TX MII Kodlayıcı

TX MII kodlayıcı MAC-dan TX PCS-ə paket ötürülməsini idarə edir.

Aşağıdakı şəkildə PAM8 modulyasiya rejimində 4 bitlik MII avtobusunda məlumat nümunəsi göstərilir. START və END CW hər iki MII zolağında bir dəfə görünür.

Şəkil 17. PAM4 Modulyasiya Modu MII Məlumat Modeli

DÖVR 1

DÖVR 2

DÖVR 3

DÖVR 4

DÖVR 5

SOP_CW

DATA_1

DATA_9 DATA_17

BOŞ

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW boş
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

BOŞ

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

BOŞ EOP_CW

Aşağıdakı şəkildə NRZ modulyasiya rejimində 8 bitlik MII avtobusunda məlumat nümunəsi göstərilir. START və END CW hər MII zolaqlarında görünür.

Əlaqə göndərin

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 29

4. Funksional təsvir 683074 | 2022.04.28

Şəkil 18. NRZ Modulyasiya Modu MII Data Pattern

DÖVR 1

DÖVR 2

DÖVR 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

DÖVR 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

DÖVR 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS və PMA
F-Tile Serial Lite IV Intel FPGA IP F-kafel qəbuledicisini Ethernet PCS rejiminə konfiqurasiya edir.

4.2. RX Datapath
RX məlumat yolu aşağıdakı komponentlərdən ibarətdir: · PMA bloku · PCS bloku · MII dekoderi · CRC · Eğrilik bloku · Nəzarət sözü silmə bloku

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 30

Əlaqə göndərin

4. Funksional təsvir 683074 | 2022.04.28
Şəkil 19. RX Datapath

İstifadəçi məntiqinə Avalon Streaming Interface
RX MAC
Sözlərin silinməsinə nəzarət edin
əyrilik

CRC

MII dekoder

MII İnterfeysi Xüsusi PCS
PCS və PMA

Digər FPGA Cihazından RX Serial İnterfeysi
4.2.1. RX PCS və PMA
F-Tile Serial Lite IV Intel FPGA IP, F-kafel qəbuledicisini Ethernet PCS rejiminə konfiqurasiya edir.
4.2.2. RX MII dekoder
Bu blok daxil olan məlumatda nəzarət sözü və düzülmə markerlərinin olub olmadığını müəyyən edir. RX MII dekoderi 1 bit etibarlı, 1 bit marker göstəricisi, 1 bit nəzarət göstəricisi və hər zolağa 64 bit məlumat şəklində məlumatları çıxarır.
4.2.3. RX CRC
IP Parametr Redaktorunda Enable CRC parametrindən istifadə edərək TX CRC blokunu aktivləşdirə bilərsiniz. Bu funksiya həm Əsas, həm də Tam rejimlərdə dəstəklənir. RX CRC bloku RX Control Word Removal və RX MII Dekoder blokları ilə birləşir. CRC xətası baş verdikdə IP rx_crc_error siqnalını təsdiqləyir.

Əlaqə göndərin

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 31

4. Funksional təsvir 683074 | 2022.04.28
IP hər yeni partlamada rx_crc_error-u ləğv edir. Bu, istifadəçi məntiqi xətalarının idarə edilməsi üçün istifadəçi məntiqinə çıxışdır.
4.2.4. RX Deskew
RX əyriliyini azaltma bloku hər bir zolaq üçün düzləşdirmə markerlərini aşkar edir və məlumatları RX CW silmə blokuna göndərməzdən əvvəl yenidən hizalayır.
Siz IP parametr redaktorunda Avtomatik Alignment parametrini aktivləşdirərək hizalanma xətası baş verdikdə IP nüvəsinin hər bir zolaq üçün məlumatları avtomatik hizalamasına icazə verə bilərsiniz. Avtomatik hizalama funksiyasını söndürsəniz, IP nüvəsi hizalanma xətasını göstərmək üçün rx_error siqnalını təsdiqləyir. Siz zolağın hizalanması xətası baş verdikdə zolağın düzülməsi prosesini başlamaq üçün rx_link_reinit-i təsdiq etməlisiniz.
RX əyriliyi dövlət maşınına əsaslanan hizalanma markerlərini aşkarlayır. Aşağıdakı diaqram RX əyilmə blokunda vəziyyətləri göstərir.

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 32

Əlaqə göndərin

4. Funksional təsvir 683074 | 2022.04.28

Şəkil 20.

Avtomatik Alignment Aktivləşdirilmiş Axın Diaqramı ilə RX Deskew Lane Alignment State Machine
Başlayın

BOŞ

Sıfırla = 1 bəli yox

Bütün PCS

yox

zolaqlar hazırdır?

bəli

GÖZLƏYİN

Bütün sinxronizasiya işarələri nömrəsi
aşkarlandı?
bəli
ALIGN

yox
bəli zaman aşımı?

bəli
Uyğunlaşma itirildi?
sonu yox

Əlaqə göndərin

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 33

4. Funksional təsvir 683074 | 2022.04.28

Şəkil 21.

Avtomatik Alignment Disabled Flow Chart ilə RX Deskew Lane Alignment State Machine
Başlayın

BOŞ

Sıfırla = 1 bəli yox

Bütün PCS

yox

zolaqlar hazırdır?

bəli

bəli
rx_link_reinit =1
XƏTƏ YOX

yox bəli vaxt aşımı?

GÖZLƏYİN
Bütün sinxronizasiya işarələri yoxdur
aşkarlandı?
bəli ALIGN

bəli
Uyğunlaşma itirildi?
yox
Son
1. Hizalama prosesi IDLE vəziyyətindən başlayır. Bütün PCS zolaqları hazır olduqda və rx_link_reinit deaktiv edildikdə blok GÖZLƏMƏ vəziyyətinə keçir.
2. GÖZLƏMƏ vəziyyətində blok bütün aşkar edilmiş markerlərin eyni dövr ərzində təsdiqləndiyini yoxlayır. Bu şərt doğrudursa, blok ALIGNED vəziyyətinə keçir.
3. Blok ALIGNED vəziyyətində olduqda, bu, zolaqların düzüldüyünü göstərir. Bu vəziyyətdə blok zolağın düzülməsinə nəzarət etməyə və bütün markerlərin eyni dövrədə olub olmadığını yoxlamağa davam edir. Eyni dövrədə ən azı bir marker yoxdursa və Avtomatik Alignmenti aktivləşdir parametri təyin edilibsə, blok

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 34

Əlaqə göndərin

4. Funksional təsvir 683074 | 2022.04.28

Hizalama prosesini yenidən başlatmaq üçün IDLE vəziyyəti. Enable Auto Alignment təyin edilməyibsə və eyni dövrədə ən azı bir marker yoxdursa, blok ERROR vəziyyətinə keçir və zolağın düzülməsi prosesini başlamaq üçün istifadəçi məntiqinin rx_link_reinit siqnalını təsdiq etməsini gözləyir.

Şəkil 22. Avtomatik Alignmenti Aktivləşdirərək Zolaqların Yenidən Düzəldilməsi rx_core_clk

rx_link_up

rx_link_reinit

və_bütün_markerlər

Deskew Dövləti

ALGNED

BOŞ

GÖZLƏYİN

ALGNED

AUTO_ALGN = 1

Şəkil 23. Avtomatik Hizalamanın Aktivləşdirilməsi ilə Zolaqların Yenidən Tənzimlənməsi rx_core_clk

rx_link_up

rx_link_reinit

və_bütün_markerlər

Deskew Dövləti

ALGNED

XƏTA

BOŞ

GÖZLƏYİN

ALGNED

AUTO_ALGN = 0
4.2.5. RX CW çıxarılması
Bu blok CW-lərin şifrəsini açır və CW-lərin çıxarılmasından sonra Avalon axın interfeysindən istifadə edərək məlumatı istifadəçi məntiqinə göndərir.
Etibarlı məlumat olmadıqda, RX CW silmə bloku rx_avs_valid siqnalını desert edir.
FULL rejimində, əgər istifadəçi biti təyin edilibsə, bu blok rx_is_usr_cmd siqnalını təsdiq edir və birinci saat dövrəsindəki məlumatlar istifadəçi tərəfindən müəyyən edilmiş məlumat və ya əmr kimi istifadə olunur.
Rx_avs_ready desertlər və rx_avs_valid təsdiq etdikdə, RX CW silmə bloku istifadəçi məntiqində xəta vəziyyəti yaradır.
Bu blokla əlaqəli Avalon axın siqnalları aşağıdakılardır: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Əlaqə göndərin

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 35

4. Funksional təsvir 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (yalnız Tam rejimdə mövcuddur)
4.3. F-Tile Serial Lite IV Intel FPGA IP Saat Memarlığı
F-Tile Serial Lite IV Intel FPGA IP müxtəlif bloklara saatlar yaradan dörd saat girişinə malikdir: · Transceiver istinad saatı (xcvr_ref_clk) – Xarici saatdan giriş saatı
TX MAC, RX MAC və TX və RX xüsusi PCS blokları üçün saatlar yaradan çiplər və ya osilatorlar. Dəstəklənən tezlik diapazonu üçün Parametrlərə baxın. · TX əsas saatı (tx_core_clk) – Bu saat PLL TX MAC üçün istifadə edilən ötürücüdən götürülüb. Bu saat həm də TX istifadəçi məntiqinə qoşulmaq üçün F-kafel ötürücüsünün çıxış saatıdır. · RX əsas saatı (rx_core_clk) – Bu saat qəbuledicidən götürülüb PLL RX əyri FIFO və RX MAC üçün istifadə olunur. Bu saat həm də RX istifadəçi məntiqinə qoşulmaq üçün F-kafel qəbuledicisindən çıxış saatıdır. · Transceiverin yenidən konfiqurasiyası interfeysi üçün saat (reconfig_clk) – həm TX, həm də RX məlumat yollarında F-kafel qəbuledicinin yenidən konfiqurasiyası interfeysi üçün saatlar yaradan xarici saat sxemlərindən və ya osilatorlardan daxil olan saat. Saat tezliyi 100 ilə 162 MHz arasındadır.
Aşağıdakı blok diaqram F-Tile Serial Lite IV Intel FPGA IP saat domenlərini və IP daxilindəki əlaqələri göstərir.

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 36

Əlaqə göndərin

4. Funksional təsvir 683074 | 2022.04.28

Şəkil 24.

F-Tile Serial Lite IV Intel FPGA IP Saat Memarlığı

Osilator

FPGA1
F-Tile Serial Lite IV Intel FPGA IP Transceiver Yenidən Konfiqurasiya İnterfeysi Saatı
(reconfig_clk)

tx_core_clkout (istifadəçi məntiqinə qoşulun)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Transceiver Yenidən Konfiqurasiya İnterfeys Saatı

(reconfig_clk)

Osilator

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (istifadəçi məntiqinə qoşulun)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon Streaming Interface TX Data
TX MAC

serial_link[n-1:0]

əyrilik

FİFO

Avalon Streaming Interface RX Data RX MAC

Avalon Streaming Interface RX Data
RX MAC

FIFO-nu əymək

rx_core_clkout (istifadəçi məntiqinə qoşulun)

rx_core_clk= clk_pll_div64[mid_ch]

Xüsusi PCS

serial_link[n-1:0]

TX MAC

Avalon Streaming Interface TX Data

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (istifadəçi məntiqinə qoşulun)

Transceiver Ref Saatı (xcvr_ref_clk)
Transceiver Ref Saatı (xcvr_ref_clk)

Osilator*

Əfsanə

FPGA cihazı
TX əsas saat domeni
RX əsas saat domeni
Transceiver istinad saat domeni Xarici cihaz Məlumat siqnalları

4.4. Sıfırlayın və Bağlantı Başlatıcısı
MAC, F-kafel Sərt IP və yenidən konfiqurasiya blokları müxtəlif sıfırlama siqnallarına malikdir: · TX və RX MAC blokları tx_core_rst_n və rx_core_rst_n sıfırlama siqnallarından istifadə edir. · tx_pcs_fec_phy_reset_n və rx_pcs_fec_phy_reset_n sıfırlama siqnalları sürücüsü
F-kafel Sərt IP-ni sıfırlamaq üçün yumşaq sıfırlama nəzarətçisi. · Yenidən konfiqurasiya bloku reconfig_reset sıfırlama siqnalından istifadə edir.

Əlaqə göndərin

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 37

4. Funksional təsvir 683074 | 2022.04.28

Şəkil 25. Arxitekturanı sıfırlayın
Avalon Streaming Interface TX Data
MAC
Avalon Streaming SYNC Interface RX Data

FPGA F-kafel Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-kafel Sərt IP

TX Serial Data RX Serial Data

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Məntiqi sıfırlayın
Əlaqədar Məlumat · Təlimatları Sıfırla səhifə 51 · F-Tile Serial Lite IV Intel FPGA IP Design Exampİstifadəçi Təlimatı
4.4.1. TX Sıfırlama və Başlama Ardıcıllığı
F-Tile Serial Lite IV Intel FPGA IP üçün TX sıfırlama ardıcıllığı aşağıdakı kimidir: 1. tx_pcs_fec_phy_reset_n, tx_core_rst_n və reconfig_reset-i təsdiqləyin
F-kafel sərt IP, MAC və yenidən konfiqurasiya bloklarını sıfırlamaq üçün eyni vaxtda. Blokların düzgün sıfırlanmasını təmin etmək üçün tx_reset_ack-i gözlədikdən sonra tx_pcs_fec_phy_reset_n-i buraxın və yenidən konfiqurasiya sıfırlayın. 2. Daha sonra IP TX PHY-nin ötürülməyə hazır olduğunu göstərmək üçün tx_pcs_fec_phy_reset_n sıfırlama buraxıldıqdan sonra phy_tx_lanes_stable, tx_pll_locked və phy_ehip_ready siqnallarını təsdiq edir. 3. Phy_ehip_ready siqnalı yüksək olduqdan sonra tx_core_rst_n siqnalı desert olur. 4. MAC sıfırlandıqdan sonra İP MII interfeysində IDLE simvollarını ötürməyə başlayır. Bütün zolaqlar eyni saatdan istifadə etdiyi üçün TX zolağının düzülüşü və əyriliyi üçün heç bir tələb yoxdur. 5. IDLE simvollarını ötürərkən MAC tx_link_up siqnalını təsdiq edir. 6. MAC daha sonra qoşulmuş qəbuledicinin zolağa uyğunlaşdırılması prosesini başlamaq üçün sabit intervalda START/END və ya END/START CW ilə qoşalaşmış ALIGN ötürməyə başlayır.

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 38

Əlaqə göndərin

4. Funksional təsvir 683074 | 2022.04.28

Şəkil 26.

TX Sıfırlama və Başlama Zamanlama Diaqramı
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _bağlıdır

phy_tx_lanes_stabil

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. RX Sıfırlama və Başlama Ardıcıllığı
F-Tile Serial Lite IV Intel FPGA IP üçün RX sıfırlama ardıcıllığı aşağıdakı kimidir:
1. F-kafel sərt IP, MAC və yenidən konfiqurasiya bloklarını sıfırlamaq üçün rx_pcs_fec_phy_reset_n, rx_core_rst_n və reconfig_reset-i eyni vaxtda təsdiq edin. Blokların düzgün sıfırlanmasını təmin etmək üçün rx_reset_ack-i gözlədikdən sonra rx_pcs_fec_phy_reset_n-i buraxın və yenidən konfiqurasiya sıfırlayın.
2. RX PHY-nin ötürülməyə hazır olduğunu göstərmək üçün fərdi PCS sıfırlaması buraxıldıqdan sonra IP daha sonra phy_rx_pcs_ready siqnalını təsdiqləyir.
3. Phy_rx_pcs_ready siqnalı yüksəldikdən sonra rx_core_rst_n siqnalı desert olur.
4. IP RX MAC sıfırlama buraxıldıqdan sonra və START/END və ya END/START CW ilə qoşalaşmış ALIGN qəbul etdikdən sonra zolağın düzülməsi prosesinə başlayır.
5. Bütün zolaqlar üçün düzülmə tamamlandıqdan sonra RX əyilmə bloku rx_link_up siqnalını təsdiq edir.
6. Daha sonra İP istifadəçi məntiqinə rx_link_up siqnalını təsdiq edir ki, RX linki məlumatların qəbuluna başlamağa hazırdır.

Əlaqə göndərin

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 39

4. Funksional təsvir 683074 | 2022.04.28

Şəkil 27. RX Reset və Initialization Zamanlama Diaqramı
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_hazır

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Link Rate və Bandwidth Efficiency Hesablanması

F-Tile Serial Lite IV Intel FPGA IP bant genişliyi səmərəliliyinin hesablanması aşağıdakı kimidir:

Bant genişliyi səmərəliliyi = xam_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / ign_periodal]

Cədvəl 17. Bandwidth Efficiency Dəyişənlərinin Təsviri

Dəyişən

Təsvir

xam_dərəcə partlayış_ölçüsü

Bu, seriya interfeysinin əldə etdiyi bit sürətidir. raw_rate = SERDES eni * ötürücü saat tezliyi Məsample: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
Partlayış ölçüsünün dəyəri. Orta bant genişliyi səmərəliliyini hesablamaq üçün ümumi partlayış ölçüsü dəyərindən istifadə edin. Maksimum sürət üçün maksimum partlayış ölçüsü dəyərindən istifadə edin.

partlayış_size_ovhd

Partlayış ölçüsünün yuxarı dəyəri.
Tam rejimdə burst_size_ovhd dəyəri START və END qoşalaşmış CW-lərə aiddir.
Əsas rejimdə burst_size_ovhd yoxdur, çünki START və END qoşalaşmış CW-lər yoxdur.

align_marker_period

Hizalama markerinin daxil edildiyi dövrün dəyəri. Dəyər tərtib üçün 81920 saat dövrü və sürətli simulyasiya üçün 1280-dir. Bu dəyər PCS sərt məntiqindən əldə edilir.

align_marker_width srl4_align_period

Etibarlı hizalama işarəsi siqnalının yüksək tutulduğu saat dövrlərinin sayı.
İki hizalama markerləri arasında saat dövrlərinin sayı. Siz IP Parametr Redaktorunda Alignment Period parametrindən istifadə edərək bu dəyəri təyin edə bilərsiniz.

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 40

Əlaqə göndərin

4. Funksional təsvir 683074 | 2022.04.28
Bağlantı dərəcəsi hesablamaları aşağıdakı kimidir: Effektiv sürət = bant genişliyi səmərəliliyi * xam_rate Siz maksimum istifadəçi saat tezliyini aşağıdakı tənliklə əldə edə bilərsiniz. Maksimum istifadəçi saat tezliyinin hesablanması davamlı məlumat axınını nəzərdə tutur və istifadəçi məntiqində heç bir IDLE dövrü baş vermir. Bu dərəcə FIFO daşmasının qarşısını almaq üçün FIFO istifadəçi məntiqini tərtib edərkən vacibdir. Maksimum istifadəçi saat tezliyi = effektiv sürət / 64

Əlaqə göndərin

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 41

683074 | 2022.04.28 Rəy Göndər

5. Parametrlər

Cədvəl 18. F-Tile Serial Lite IV Intel FPGA IP Parametrinin Təsviri

Parametr

Dəyər

Defolt

Təsvir

Ümumi Dizayn Seçimləri

PMA modulyasiya növü

· PAM4 · NRZ

PAM4

PCS modulyasiya rejimini seçin.

PMA növü

· FHT · FGT

FGT

Transceiver növünü seçir.

PMA məlumat sürəti

· PAM4 rejimi üçün:
— FGT ötürücü növü: 20 Gbps 58 Gbps
— FHT ötürücü növü: 56.1 Gbps, 58 Gbps, 116 Gbps
· NRZ rejimi üçün:
— FGT ötürücü növü: 10 Gbps 28.05 Gbps
— FHT ötürücü növü: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

Ötürücü və digər qaimə xərcləri özündə birləşdirən qəbuledicinin çıxışında effektiv məlumat sürətini təyin edir. Dəyər Gbps vahidində 1 onluq yerə yuvarlaqlaşdırılmaqla IP tərəfindən hesablanır.

PMA rejimi

· Dupleks · Tx · Rx

Dupleks

FHT ötürücü növü üçün dəstəklənən istiqamət yalnız dupleksdir. FGT ötürücü növü üçün dəstəklənən istiqamət Dupleks, Tx və Rx-dir.

PMA sayı

· PAM4 rejimi üçün:

zolaqlar

- 1 - 12

· NRZ rejimi üçün:

- 1 - 16

Zolaqların sayını seçin. Simpleks dizayn üçün dəstəklənən zolaqların sayı 1-dir.

PLL istinad saat tezliyi

· FHT ötürücü növü üçün: 156.25 MHz
· FGT ötürücü növü üçün: seçilmiş ötürücü məlumat sürətindən asılı olaraq 27.5 MHz 379.84375 MHz.

· FHT ötürücü növü üçün: 156.25 MHz
· FGT ötürücü növü üçün: 165 MHz

Qəbuledicinin istinad saat tezliyini təyin edir.

Sistem PLL

—

istinad saatı

tezliyi

170 MHz

Yalnız FHT ötürücü növü üçün mövcuddur. Sistem PLL istinad saatını müəyyən edir və Sistem PLL saatını yaratmaq üçün F-Tile Reference və System PLL Clocks Intel FPGA IP girişi kimi istifadə olunacaq.

Sistem PLL tezliyi
Uyğunlaşma müddəti

— 128 65536

RS-FEC-i aktivləşdirin

Aktivləşdirin

876.5625 MHz 128 Aktivləşdirin

Sistem PLL saat tezliyini müəyyən edir.
Alignment marker period müəyyən edir. Qiymət x2 olmalıdır. RS-FEC funksiyasını aktivləşdirmək üçün yandırın.
davam etdi...

ISO 9001:2015 Qeydiyyatdan keçib

5. Parametrlər 683074 | 2022.04.28

Parametr

Dəyər

Defolt

Təsvir

Deaktiv edin

PAM4 PCS modulyasiya rejimi üçün RS-FEC həmişə aktivdir.

İstifadəçi interfeysi

Axın rejimi

· FULL · BASIC

Tam

IP üçün məlumat axını seçin.

Tam: Bu rejim çərçivə daxilində paketin başlanğıcı və paketin sonu dövrü göndərir.

Əsas: Bu, bant genişliyini artırmaq üçün məlumatların paket başlanğıcı, boş və paketin sonu olmadan göndərildiyi təmiz axın rejimidir.

CRC-ni aktivləşdirin

Deaktiv Et aktivləşdirin

Deaktiv edin

CRC xətasının aşkarlanması və korreksiyasını aktiv etmək üçün yandırın.

Avtomatik uyğunlaşdırmanı aktivləşdirin

Deaktiv Et aktivləşdirin

Deaktiv edin

Avtomatik zolaq hizalama funksiyasını aktiv etmək üçün yandırın.

Sazlama son nöqtəsini aktivləşdirin

Deaktiv Et aktivləşdirin

Deaktiv edin

AÇIQ olduqda, F-Tile Serial Lite IV Intel FPGA IP-yə daxili olaraq Avalon yaddaş xəritəli interfeysinə qoşulan quraşdırılmış Debug Endpoint daxildir. IP J vasitəsilə müəyyən testlər və debug funksiyalarını yerinə yetirə bilərTAG Sistem Konsolundan istifadə etməklə. Defolt dəyər Off-dur.

Simpleks Birləşməsi (Bu parametr parametri yalnız FGT ikili simpleks dizaynını seçdiyiniz zaman mövcuddur.)

RSFEC eyni FGT kanal(lar)ında yerləşdirilmiş digər Serial Lite IV Simplex IP-də aktivləşdirilib

Deaktiv Et aktivləşdirin

Deaktiv edin

Həm TX, həm də RX-in eyni FGT-də yerləşdiyi NRZ ötürücü rejimi üçün ikili sadə dizaynda F-Tile Serial Lite IV Intel FPGA IP üçün RS-FEC aktiv və qeyri-aktiv konfiqurasiya qarışığına ehtiyacınız varsa, bu seçimi aktiv edin. kanal(lar).

Əlaqə göndərin

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 43

683074 | 2022.04.28 Rəy Göndər

6. F-Tile Serial Lite IV Intel FPGA IP interfeys siqnalları

6.1. Saat Siqnalları

Cədvəl 19. Saat siqnalları

Genişlik istiqaməti

Təsvir

tx_core_clkout

TX xüsusi PCS interfeysi, TX MAC və istifadəçi məntiqi üçün çıxış TX əsas saatı

TX məlumat yolu.

Bu saat xüsusi PCS blokundan yaradılıb.

rx_core_clkout

RX xüsusi PCS interfeysi, RX əyri FIFO, RX MAC üçün çıxış RX əsas saatı

və RX məlumat yolunda istifadəçi məntiqləri.

Bu saat xüsusi PCS blokundan yaradılıb.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Giriş Ötürücü istinad saatı.

Transceiver növü FGT olaraq təyin edildikdə, bu saatı F-Tile Reference və System PLL Clocks Intel FPGA IP-nin çıxış siqnalına (out_refclk_fgt_0) qoşun. Transceiver növü FHT olaraq təyin edildikdə, qoşulun

bu saat F-Tile Reference və Sistem PLL Saatları Intel FPGA IP-nin çıxış siqnalına (out_fht_cmmpll_clk_0) qədər.

Dəstəklənən tezlik diapazonu üçün Parametrlərə baxın.

Giriş Ödənişçinin yenidən konfiqurasiyası interfeysi üçün giriş saatı.

Saat tezliyi 100 ilə 162 MHz arasındadır.

Bu giriş saat siqnalını xarici saat dövrələrinə və ya osilatorlara qoşun.

Giriş Ödənişçinin yenidən konfiqurasiyası interfeysi üçün giriş saatı.

Saat tezliyi 100 ilə 162 MHz arasındadır.

Bu giriş saat siqnalını xarici saat dövrələrinə və ya osilatorlara qoşun.

out_systempll_clk_ 1

Giriş

Sistem PLL saatı.
Bu saatı F-Tile Reference və System PLL Clocks Intel FPGA IP-nin çıxış siqnalına (out_systempll_clk_0) qoşun.

Əlaqədar Məlumat Parametrləri səhifə 42

6.2. Siqnalları Sıfırlayın

Cədvəl 20. Siqnalları sıfırlayın

Genişlik istiqaməti

tx_core_rst_n

Giriş

Saat Domeni Asinxron

rx_core_rst_n

Giriş

Asinxron

tx_pcs_fec_phy_reset_n 1

Giriş

Asinxron

Təsvir

Aktiv-aşağı sıfırlama siqnalı. F-Tile Serial Lite IV TX MAC-ı sıfırlayır.

Aktiv-aşağı sıfırlama siqnalı. F-Tile Serial Lite IV RX MAC-ı sıfırlayır.

Aktiv-aşağı sıfırlama siqnalı.

davam etdi...

ISO 9001:2015 Qeydiyyatdan keçib

6. F-Tile Serial Lite IV Intel FPGA IP interfeys siqnalları 683074 | 2022.04.28

Genişlik İstiqaməti Saat Domeni

Təsvir

F-Tile Serial Lite IV TX xüsusi PCS-ni sıfırlayır.

rx_pcs_fec_phy_reset_n 1

Giriş

Asinxron

Aktiv-aşağı sıfırlama siqnalı. F-Tile Serial Lite IV RX xüsusi PCS-ni sıfırlayır.

reconfig_reset

Giriş

reconfig_clk Aktiv-yüksək sıfırlama siqnalı.

Avalon yaddaş xəritəli interfeys yenidən konfiqurasiya blokunu sıfırlayır.

reconfig_sl_reset

Giriş reconfig_sl_clk Aktiv-yüksək sıfırlama siqnalı.

Avalon yaddaş xəritəli interfeys yenidən konfiqurasiya blokunu sıfırlayır.

6.3. MAC siqnalları

Cədvəl 21.

TX MAC siqnalları
Bu cədvəldə N IP parametr redaktorunda təyin edilmiş zolaqların sayını göstərir.

Genişlik

İstiqamət Saatı Domeni

Təsvir

tx_avs_ready

Çıxış tx_core_clkout Avalon axın siqnalı.

Təsdiq edildikdə, TX MAC məlumatı qəbul etməyə hazır olduğunu göstərir.

tx_avs_data

· (64*N)*2 (PAM4 rejimi)
· 64*N (NRZ rejimi)

Giriş

tx_core_clkout Avalon axın siqnalı. TX məlumatları.

tx_avs_channel

tx_core_clkout Avalon axın siqnalını daxil edin.

Cari dövrədə ötürülən məlumat üçün kanal nömrəsi.

Bu siqnal Əsas rejimdə mövcud deyil.

tx_avs_valid

tx_core_clkout Avalon axın siqnalını daxil edin.

Təsdiq edildikdə, TX məlumat siqnalının etibarlı olduğunu göstərir.

tx_avs_startofpacket

tx_core_clkout Avalon axın siqnalını daxil edin.

Təsdiq edildikdə, TX məlumat paketinin başlanğıcını göstərir.

Hər paket üçün yalnız bir saat dövrü üçün təsdiq edin.

Bu siqnal Əsas rejimdə mövcud deyil.

tx_avs_endofpacket

tx_core_clkout Avalon axın siqnalını daxil edin.

Təsdiq edildikdə, TX məlumat paketinin sonunu göstərir.

Hər paket üçün yalnız bir saat dövrü üçün təsdiq edin.

Bu siqnal Əsas rejimdə mövcud deyil.

tx_avs_empty

tx_core_clkout Avalon axın siqnalını daxil edin.

TX məlumatlarının son partlayışında etibarlı olmayan sözlərin sayını göstərir.

Bu siqnal Əsas rejimdə mövcud deyil.

tx_num_valid_bytes_eob

Giriş

tx_core_clkout

Son partlayışın son sözündə etibarlı baytların sayını göstərir. Bu siqnal Əsas rejimdə mövcud deyil.
davam etdi...

Əlaqə göndərin

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 45

6. F-Tile Serial Lite IV Intel FPGA IP interfeys siqnalları 683074 | 2022.04.28

Adı tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Eni 1
1 1
N 5

İstiqamət Saatı Domeni

Təsvir

Giriş

tx_core_clkout

Təsdiq edildikdə, bu siqnal istifadəçi tərəfindən müəyyən edilmiş məlumat dövrü başlayır.
Bu siqnalı tx_startofpacket təsdiqi ilə eyni saat dövründə təsdiq edin.
Bu siqnal Əsas rejimdə mövcud deyil.

Çıxış tx_core_clkout Təsdiq edildikdə, TX məlumat linkinin məlumat ötürülməsinə hazır olduğunu göstərir.

Çıxış

tx_core_clkout

Təsdiq edildikdə, bu siqnal zolaqların yenidən hizalanmasına başlayır.
MAC-ı ALIGN CW göndərmək üçün işə salmaq üçün bu siqnalı bir saat dövrü üçün təsdiqləyin.

Giriş

tx_core_clkout Təsdiq edildikdə, MAC seçilmiş zolaqlara CRC32 xətası yeridir.

Çıxış tx_core_clkout İstifadə edilmir.

Aşağıdakı vaxt diaqramı köhnəni göstərirample of TX məlumat ötürülməsi 10 TX seriya zolağı üzrə istifadəçi məntiqindən 10 sözdən ibarətdir.

Şəkil 28.

TX məlumat ötürülməsi vaxtı diaqramı
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2, ..., 9

… N-10..

Zolaq 0

…………

STRT 0 10

N-10 SON STRT 0

Zolaq 1

…………

STRT 1 11

N-9 SON STRT 1

N-10 SON BÖLÜMƏ N-9 SON BÖLÜM

Zolaq 9

…………

STRT 9 19

N-1 SON STRT 9

N-1 SON BOŞ BOŞ

Cədvəl 22.

RX MAC siqnalları
Bu cədvəldə N IP parametr redaktorunda təyin edilmiş zolaqların sayını göstərir.

Genişlik

İstiqamət Saatı Domeni

Təsvir

rx_avs_ready

rx_core_clkout Avalon axın siqnalını daxil edin.

Təsdiq edildikdə, istifadəçi məntiqinin məlumatları qəbul etməyə hazır olduğunu göstərir.

rx_avs_data

(64*N)*2 (PAM4 rejimi)
64*N (NRZ rejimi)

Çıxış

rx_core_clkout Avalon axın siqnalı. RX məlumatları.

rx_avs_kanalı

Çıxış rx_core_clkout Avalon axın siqnalı.

Məlumat üçün kanal nömrəsi

cari dövrədə qəbul edilir.

Bu siqnal Əsas rejimdə mövcud deyil.

rx_avs_valid

Çıxış rx_core_clkout Avalon axın siqnalı.

davam etdi...

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 46

Əlaqə göndərin

6. F-Tile Serial Lite IV Intel FPGA IP interfeys siqnalları 683074 | 2022.04.28

Genişlik

İstiqamət Saatı Domeni

Təsvir

Təsdiq edildikdə, RX məlumat siqnalının etibarlı olduğunu göstərir.

rx_avs_startofpacket

Çıxış rx_core_clkout Avalon axın siqnalı.

Təsdiq edildikdə, RX məlumat paketinin başlanğıcını göstərir.

Hər paket üçün yalnız bir saat dövrü üçün təsdiq edin.

Bu siqnal Əsas rejimdə mövcud deyil.

rx_avs_endofpacket

Çıxış rx_core_clkout Avalon axın siqnalı.

Təsdiq edildikdə, RX məlumat paketinin sonunu göstərir.

Hər paket üçün yalnız bir saat dövrü üçün təsdiq edin.

Bu siqnal Əsas rejimdə mövcud deyil.

rx_avs_empty

Çıxış rx_core_clkout Avalon axın siqnalı.

RX məlumatlarının son partlayışında etibarlı olmayan sözlərin sayını göstərir.

Bu siqnal Əsas rejimdə mövcud deyil.

rx_num_valid_bytes_eob

Çıxış

rx_core_clkout Son partlayışın son sözündə etibarlı baytların sayını göstərir.
Bu siqnal Əsas rejimdə mövcud deyil.

rx_is_usr_cmd

Çıxış rx_core_clkout Təsdiq edildikdə, bu siqnal istifadəçi-

müəyyən edilmiş məlumat dövrü.

Bu siqnalı tx_startofpacket təsdiqi ilə eyni saat dövründə təsdiq edin.

Bu siqnal Əsas rejimdə mövcud deyil.

rx_link_up

Çıxış rx_core_clkout Təsdiq edildikdə, RX məlumat bağlantısını göstərir

məlumatların qəbuluna hazırdır.

rx_link_reinit

Giriş rx_core_clkout Təsdiq edildikdə, bu siqnal zolaqları işə salır

yenidən hizalanma.

Avtomatik Alignmenti Enable-i deaktiv etsəniz, zolaqları yenidən hizalamaq üçün MAC-ı işə salmaq üçün bu siqnalı bir saat dövrü üçün təsdiqləyin. Enable Auto Alignment təyin edilərsə, MAC zolaqları avtomatik olaraq yenidən hizalayır.

Enable Auto Alignment təyin edildikdə bu siqnalı təsdiq etməyin.

rx_error

(N*2*2)+3 (PAM4 rejimi)
(N*2)*3 (NRZ rejimi)

Çıxış

rx_core_clkout

Təsdiq edildikdə, RX məlumat yolunda xəta şəraitinin baş verdiyini göstərir.
· [(N*2+2):N+3] = Xüsusi zolaq üçün PCS xətasını göstərir.
· [N+2] = Hizalanma xətasını göstərir. Bu bit təsdiqlənərsə, zolağın düzülməsini yenidən işə salın.
· [N+1]= İstifadəçi məntiqi hazır olmadıqda məlumatın istifadəçi məntiqinə yönləndirildiyini göstərir.
· [N] = Düzəlişin itirilməsini göstərir.
· [(N-1):0] = Məlumatda CRC xətası olduğunu göstərir.

Əlaqə göndərin

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 47

6. F-Tile Serial Lite IV Intel FPGA IP interfeys siqnalları 683074 | 2022.04.28

6.4. Transceiver Yenidən Konfiqurasiya Siqnalları

Cədvəl 23.

PCS Yenidən Konfiqurasiya Siqnalları
Bu cədvəldə N IP parametr redaktorunda təyin edilmiş zolaqların sayını göstərir.

Genişlik

İstiqamət Saatı Domeni

Təsvir

reconfig_sl_read

reconfig_sl_ PCS yenidən konfiqurasiya oxu əmrini daxil edin

clk

siqnallar.

reconfig_sl_write

Giriş reconfig_sl_ PCS yenidən konfiqurasiya yazısı

clk

əmr siqnalları.

reconfig_sl_address

14 bit + clogb2N

Giriş

reconfig_sl_ clk

Seçilmiş zolaqda fərdi kompüterlərin yenidən konfiqurasiyasını Avalon yaddaşla əlaqələndirilmiş interfeys ünvanını müəyyən edir.
Hər zolağın 14 biti var və yuxarı bitlər zolağın ofsetinə aiddir.
Example, ünvan dəyərinə istinad edərək reconfig_sl_address[4:4] ilə 13 zolaqlı NRZ/PAM0 dizaynı üçün:
· reconfig_sl_address[15:1 4] 00-a təyin edildi = 0 zolağı üçün ünvan.
· reconfig_sl_address[15:1 4] 01-a təyin edildi = 1 zolağı üçün ünvan.
· reconfig_sl_address[15:1 4] 10-a təyin edildi = 2 zolağı üçün ünvan.
· reconfig_sl_address[15:1 4] 11-a təyin edildi = 3 zolağı üçün ünvan.

reconfig_sl_readdata

Çıxış reconfig_sl_ PCS yenidən konfiqurasiya məlumatlarını təyin edir

clk

a-da hazır dövrə ilə oxunacaq

seçilmiş zolaq.

reconfig_sl_waitrequest

Çıxış reconfig_sl_ PCS yenidən konfiqurasiyasını təmsil edir

clk

Avalon yaddaş xəritəli interfeys

seçilmiş zolaqda dayanma siqnalı.

reconfig_sl_writedata

Giriş reconfig_sl_ PCS yenidən konfiqurasiya məlumatlarını təyin edir

clk

a-da yazma dövrü üzrə yazılacaq

seçilmiş zolaq.

reconfig_sl_readdata_vali

Çıxış

reconfig_sl_ PCS yenidən konfiqurasiyasını təyin edir

clk

alınan məlumatlar seçilmişdə etibarlıdır

zolaq.

Cədvəl 24.

F-Tile Hard IP Reconfiguration Signals
Bu cədvəldə N IP parametr redaktorunda təyin edilmiş zolaqların sayını göstərir.

Genişlik

İstiqamət Saatı Domeni

Təsvir

yenidən konfiqurasiya_oxu

Giriş reconfig_clk PMA yenidən konfiqurasiya oxundu

əmr siqnalları.

reconfig_write

reconfig_clk PMA yenidən konfiqurasiya yazısını daxil edin

əmr siqnalları.

yenidən konfiqurasiya_ünvanı

18 bit + clog2bN

Giriş

reconfig_clk

Seçilmiş zolaqda PMA Avalon yaddaş xəritəli interfeys ünvanını müəyyən edir.
davam etdi...

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 48

Əlaqə göndərin

6. F-Tile Serial Lite IV Intel FPGA IP interfeys siqnalları 683074 | 2022.04.28

ad
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Genişlik
32 1 32 1

İstiqamət Saatı Domeni

Təsvir

Hər iki PAM4 ad NRZ rejimində hər bir zolaq 18 bitə malikdir və qalan yuxarı bitlər zolağın ofsetinə aiddir.
Example, 4 zolaqlı dizayn üçün:
· reconfig_address[19:18] 00-a təyin edildi = 0 zolağı üçün ünvan.
· reconfig_address[19:18] 01-a təyin edildi = 1 zolağı üçün ünvan.
· reconfig_address[19:18] 10-a təyin edildi = 2 zolağı üçün ünvan.
· reconfig_address[19:18] 11-a təyin edildi = 3 zolağı üçün ünvan.

Çıxış

reconfig_clk Seçilmiş zolaqda hazır dövr tərəfindən oxunacaq PMA məlumatlarını təyin edir.

Çıxış

reconfig_clk Seçilmiş zolaqda PMA Avalon yaddaş xəritəli interfeys dayandırma siqnalını təmsil edir.

Giriş

reconfig_clk Seçilmiş zolaqda yazma dövrünə yazılacaq PMA məlumatlarını təyin edir.

Çıxış

reconfig_clk PMA-nın yenidən konfiqurasiyası qəbul edilmiş məlumatın seçilmiş zolaqda etibarlı olduğunu müəyyən edir.

6.5. PMA siqnalları

Cədvəl 25.

PMA siqnalları
Bu cədvəldə N IP parametr redaktorunda təyin edilmiş zolaqların sayını göstərir.

Genişlik

İstiqamət Saatı Domeni

Təsvir

phy_tx_lanes_stabil

N*2 (PAM4 rejimi)
N (NRZ rejimi)

Çıxış

Asinxron Təsdiq edildikdə, TX məlumat yolunun məlumat göndərməyə hazır olduğunu göstərir.

tx_pll_locked

N*2 (PAM4 rejimi)
N (NRZ rejimi)

Çıxış

Asinxron Təsdiq edildikdə, TX PLL-nin kilid statusuna nail olduğunu göstərir.

phy_ehip_ready

N*2 (PAM4 rejimi)
N (NRZ rejimi)

Çıxış

Asinxron

Təsdiq edildikdə, fərdi PCS-nin daxili işə salınmasını tamamladığını və ötürülməyə hazır olduğunu göstərir.
Bu siqnal tx_pcs_fec_phy_reset_n və tx_pcs_fec_phy_reset_nare desertdən sonra təsdiqlənir.

tx_serial_data

Çıxış TX serial saatı TX seriyalı sancaqlar.

rx_serial_data

Giriş RX seriyalı saat RX seriyalı sancaqlar.

phy_rx_block_lock

N*2 (PAM4 rejimi)
N (NRZ rejimi)

Çıxış

Asinxron Təsdiq edildikdə, zolaqlar üçün 66b blokunun düzülməsinin tamamlandığını göstərir.

rx_cdr_lock

N*2 (PAM4 rejimi)

Çıxış

Asinxron

Təsdiq edildikdə, bərpa edilmiş saatların məlumat üçün kilidləndiyini göstərir.
davam etdi...

Əlaqə göndərin

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 49

6. F-Tile Serial Lite IV Intel FPGA IP interfeys siqnalları 683074 | 2022.04.28

phy_rx_pcs_ready phy_rx_hi_ber adını verin

Genişlik

İstiqamət Saatı Domeni

Təsvir

N (NRZ rejimi)

N*2 (PAM4 rejimi)
N (NRZ rejimi)

Çıxış

Asinxron

Təsdiq edildikdə, müvafiq Ethernet kanalının RX zolaqlarının tam uyğunlaşdırıldığını və məlumatları qəbul etməyə hazır olduğunu göstərir.

N*2 (PAM4 rejimi)
N (NRZ rejimi)

Çıxış

Asinxron

Təsdiq edildikdə, müvafiq Ethernet kanalının RX PCS-nin HI BER vəziyyətində olduğunu göstərir.

F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı 50

Əlaqə göndərin

683074 | 2022.04.28 Rəy Göndər

7. F-Tile Serial Lite IV Intel FPGA IP ilə dizayn

7.1. Təlimatları sıfırlayın
Sistem səviyyəsində sıfırlamanızı həyata keçirmək üçün bu sıfırlama təlimatlarına əməl edin.
· TX və RX PCS-ni eyni vaxtda sıfırlamaq üçün tx_pcs_fec_phy_reset_n və rx_pcs_fec_phy_reset_n siqnallarını sistem səviyyəsində birləşdirin.
· Eyni zamanda tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n və reconfig_reset siqnallarını təsdiq edin. IP sıfırlama və işə salma ardıcıllığı haqqında ətraflı məlumat üçün Sıfırla və Bağlantı Başlamasına baxın.
· tx_pcs_fec_phy_reset_n və rx_pcs_fec_phy_reset_n siqnallarını aşağı və reconfig_reset siqnalını yüksək saxlayın və F-kafel sərt IP-ni və yenidən konfiqurasiya bloklarını düzgün şəkildə sıfırlamaq üçün tx_reset_ack və rx_reset_ack-i gözləyin.
· FPGA cihazları arasında sürətli əlaqə əldə etmək üçün qoşulmuş F-Tile Serial Lite IV Intel FPGA IP-lərini eyni vaxtda sıfırlayın. F-Tile Serial Lite IV Intel FPGA IP Design Ex-ə baxınampAlətlər dəstindən istifadə edərək IP TX və RX keçidinin monitorinqi haqqında məlumat üçün İstifadəçi Təlimatı.
Əlaqədar Məlumat
· Sıfırla və Linkin başlanğıcını səhifə 37-də
· F-Tile Serial Lite IV Intel FPGA IP Design Exampİstifadəçi Təlimatı

7.2. Səhvlərin İdarə Edilməsi Təlimatları

Aşağıdakı cədvəldə F-Tile Serial Lite IV Intel FPGA IP dizaynı ilə baş verə biləcək xəta şərtləri üçün səhvlərin idarə edilməsi qaydaları verilmişdir.

Cədvəl 26. Xəta Vəziyyəti və İdarəetmə Təlimatları

Səhv Vəziyyəti
Bir və ya bir neçə zolaq müəyyən vaxt çərçivəsindən sonra əlaqə qura bilməz.

Təlimatlar
Tətbiq səviyyəsində əlaqəni sıfırlamaq üçün vaxt aşımı sistemini tətbiq edin.

Rabitə qurulduqdan sonra zolaq rabitəni itirir.
Çarpma prosesi zamanı zolaq rabitəni itirir.

Bu, məlumat ötürülməsi fazalarından sonra və ya zamanı baş verə bilər. Tətbiq səviyyəsində link itkisinin aşkarlanmasını həyata keçirin və linki sıfırlayın.
Səhv zolaq üçün keçidin yenidən işə salınması prosesini həyata keçirin. Lövhənin marşrutlaşdırmasının 320 UI-dən çox olmamasına əmin olmalısınız.

Bütün zolaqlar düzüldükdən sonra zolağın düzülüşü itir.

Bu, məlumat ötürmə mərhələlərindən sonra və ya zamanı baş verə bilər. Zolaqların düzülməsi prosesini yenidən başlamaq üçün tətbiq səviyyəsində zolağın düzülməsi itkisinin aşkar edilməsini həyata keçirin.

ISO 9001:2015 Qeydiyyatdan keçib

683074 | 2022.04.28 Rəy Göndər

8. F-Tile Serial Lite IV Intel FPGA IP İstifadəçi Təlimatı Arxivləri

IP versiyaları Intel Quartus Prime Design Suite proqram təminatının v19.1-ə qədər versiyaları ilə eynidir. Intel Quartus Prime Design Suite proqram təminatının 19.2 və ya daha sonrakı versiyasından IP nüvələrində yeni IP versiya sxemi var.

Əgər IP əsas versiyası siyahıda yoxdursa, əvvəlki IP əsas versiyası üçün istifadəçi təlimatı tətbiq edilir.

Intel Quartus Prime Versiya
21.3

IP əsas versiyası 3.0.0

İstifadəçi Təlimatı F-Tile Serial Lite IV Intel® FPGA IP İstifadəçi Təlimatı

ISO 9001:2015 Qeydiyyatdan keçib

683074 | 2022.04.28 Rəy Göndər

9. F-Tile Serial Lite IV Intel FPGA IP İstifadəçi Təlimatı üçün Sənədin Baxış Tarixçəsi

Sənəd versiyası 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Intel Quartus Prime Versiya
22.1
21.3 21.3 21.2

IP Versiya 5.0.0
3.0.0 3.0.0 2.0.0

Dəyişikliklər
· Yenilənmiş Cədvəl: F-Tile Serial Lite IV Intel FPGA IP Xüsusiyyətləri — Əlavə FHT ötürücü sürət dəstəyi ilə yenilənmiş Məlumat Ötürmə təsviri: 58G NRZ, 58G PAM4 və 116G PAM4
· Yenilənmiş Cədvəl: F-Tile Serial Lite IV Intel FPGA IP Parametrinin Təsviri — Yeni parametr əlavə edildi · Sistem PLL istinad saat tezliyi · Sazlama son nöqtəsini aktivləşdirin — PMA məlumat sürəti üçün dəyərlər yeniləndi — GUI-yə uyğun olaraq yenilənmiş parametr adlandırma
· Cədvəldə məlumat ötürülməsi üçün təsvir yeniləndi: F-Tile Serial Lite IV Intel FPGA IP Xüsusiyyətləri.
· Aydınlıq üçün Parametrlər bölməsində F-Tile Serial Lite IV Intel FPGA IP Parametr təsviri cədvəlin adı dəyişdirildi.
· Yenilənmiş Cədvəl: IP parametrləri: — Eyni FGT kanal(lar)ında yerləşdirilmiş digər Serial Lite IV Simpleks IP-də aktivləşdirilmiş yeni parametr – RSFEC əlavə edildi. — Transceiver istinad saat tezliyi üçün standart dəyərlər yeniləndi.
İlkin buraxılış.

ISO 9001:2015 Qeydiyyatdan keçib

Sənədlər / Resurslar

	intel F Tile Serial Lite IV Intel FPGA IP [pdf] İstifadəçi təlimatı F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [pdf] İstifadəçi təlimatı F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP