intel FPGA ኢንቲጀር አርቲሜቲክ IP ኮሮች የተጠቃሚ መመሪያ

ይዘቶች መደበቅ

1 FPGA ኢንቲጀር አርቲሜቲክ አይፒ ኮሮች

2 ሰነዶች / መርጃዎች

2.1 ዋቢዎች

3 ተዛማጅ ልጥፎች

FPGA ኢንቲጀር አርቲሜቲክ አይፒ ኮሮች

View Fullscreen

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ አይፒ ኮሮች የተጠቃሚ መመሪያ
ለIntel® Quartus® Prime Design Suite ተዘምኗል፡ 20.3

የመስመር ላይ ስሪት ግብረ መልስ ላክ

UG-01063

መታወቂያ፡ 683490 ስሪት፡ 2020.10.05

ይዘቶች
ይዘቶች
1. ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ አይፒ ኮርስ ………………………………………………………………………………….. 5
2. LPM_COUNTER (ቆጣሪ) አይፒ ኮር……………………………………………………………………………………………………………….. 7 2.1. ባህሪያት ………………………………………………………………………………………………………………………… የቬሪሎግ HDL ፕሮቶታይፕ……………………………………………………………………………………………….. 7 2.2. የVHDL አካል መግለጫ ………………………………………………………………………………….8 2.3. የVHDL ቤተ-መጽሐፍት_አጠቃቀም መግለጫ ………………………………………………………………………………………………………… 8 2.4. ወደቦች ………………………………………………………………………………………………………………………………… 9 2.5. መለኪያዎች ………………………………………………………………………………………………………………………………………………… 9
3. LPM_DIVIDE (አከፋፋይ) ኢንቴል ኤፍፒጂኤ አይ ፒ ኮር……………………………………………………………………………………………….. 12 3.1. ዋና መለያ ጸባያት………………………………………………………………………………………………. 12 3.2. የቬሪሎግ HDL ፕሮቶታይፕ……………………………………………………………………………………………………………… የVHDL አካል መግለጫ ………………………………………………………………………………….. 12 3.3. የVHDL ቤተ-መጽሐፍት_አጠቃቀም መግለጫ …………………………………………………………………………………………………. 13 3.4. ወደቦች ………………………………………………………………………………………………………………………………………………………………………… 13 3.5. መለኪያዎች ………………………………………………………………………………………………………………………………… 13
4. LPM_MULT (ማባዛት) አይፒ ኮር……………………………………………………………………………………………………………………… 16 4.1. ዋና መለያ ጸባያት………………………………………………………………………………………………. 16 4.2. የቬሪሎግ HDL ፕሮቶታይፕ ………………………………………………………………………………………………………………………………………………………… 17 4.3. የVHDL አካል መግለጫ …………………………………………………………………………….. 17 4.4. የVHDL ቤተ-መጽሐፍት_አጠቃቀም መግለጫ …………………………………………………………………………………………………. 17 4.5. ምልክቶች …………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… የ Stratix V፣ Arria V፣ Cyclone V እና Intel Cyclone 18 LP መሣሪያዎች መለኪያዎች ………………… 4.6 10. አጠቃላይ ትር ……………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………18 4.6.1. አጠቃላይ 18 ትር……………………………………………………………………………………………………………………………………………………………………………………… የቧንቧ መስመር ዝርጋታ ………………………………………………………………………………………………………………………… 4.6.2 2. የIntel Stratix 19፣ Intel Aria 4.6.3 እና Intel Cyclone 19 GX መሳሪያዎች መለኪያዎች……….. 4.7 10. አጠቃላይ ትር ………………………………………………………………………………………………………………………………………… 10 10. አጠቃላይ 20 ትር……………………………………………………………………………………………………………………………………………………… 4.7.1 20. የቧንቧ መስመር …………………………………………………………………………………………………………………………………………
5. LPM_ADD_SUB (አድራጊ/አካታች) ………………………………………………………………………………………………………………………………………………………… 22 5.1. ዋና መለያ ጸባያት………………………………………………………………………………………………. 22 5.2. የቬሪሎግ HDL ፕሮቶታይፕ……………………………………………………………………………………………………… የVHDL አካል መግለጫ ………………………………………………………………………………….. 23 5.3. የVHDL ቤተ-መጽሐፍት_አጠቃቀም መግለጫ …………………………………………………………………………………………………. 23 5.4. ወደቦች ………………………………………………………………………………………………………………………………………………… 23 5.5. መለኪያዎች ………………………………………………………………………………………………………………………………… 23
6. LPM_Compare (ኮምፓሬተር) ………………………………………………………………………………………………………………………………………………… 26 6.1. ዋና መለያ ጸባያት………………………………………………………………………………………………. 26 6.2. የቬሪሎግ HDL ፕሮቶታይፕ ………………………………………………………………………………………………………………………………………………………………… 27 6.3. የVHDL አካል መግለጫ ………………………………………………………………………………….. 27 6.4. የVHDL ቤተ-መጽሐፍት_አጠቃቀም መግለጫ …………………………………………………………………………………………………. 27 6.5. ወደቦች ………………………………………………………………………………………………………………………………………………………… 27 6.6. መለኪያዎች ………………………………………………………………………………………………………………………… 28

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 2

ግብረ መልስ ላክ

ይዘቶች

7. ALTECC (የስህተት ማስተካከያ ኮድ፡ ኢንኮደር/ዲኮደር) አይፒ ኮር……………………………………………… 30
7.1. የALTECC ኢንኮደር ባህሪያት …………………………………………………………………………………………..31 7.2. Verilog HDL ፕሮቶታይፕ (ALTECC_ENCODER) …………………………………………………………………………. 32 7.3. Verilog HDL ፕሮቶታይፕ (ALTECC_DECODER) …………………………………………………………………………………. 32 7.4. የVHDL አካል መግለጫ (ALTECC_ENCODER) ………………………………………………………………………… 33 7.5. የVHDL አካል መግለጫ (ALTECC_DECODER) ………………………………………………………………… 33 7.6. የVHDL ቤተ-መጽሐፍት_አጠቃቀም መግለጫ …………………………………………………………………………………………………. 33 7.7. ኢንኮደር ወደቦች ………………………………………………………………………………………………………………………………… 33 7.8. ዲኮደር ወደቦች ………………………………………………………………………………………………………………………………………… 34 7.9. ኢንኮደር መለኪያዎች ………………………………………………………………………………………………………………………… 34 7.10. ዲኮደር መለኪያዎች ………………………………………………………………………………………………………………… 35
8. Intel FPGA ማባዛት Adder IP Core ………………………………………………………………………………………………………………………… 36
8.1. ዋና መለያ ጸባያት………………………………………………………………………………………………. 37 8.1.1. ቅድመ-መደመር …………………………………………………………………………………………………………………………. 38 8.1.2. ሲስቶሊክ መዘግየት መዝገብ ………………………………………………………………………………….. 40 8.1.3. ቅድመ ጭነት ኮንስታንት ………………………………………………………………………………………………………………………………………………… ድርብ ማጠራቀሚያ ………………………………………………………………………………………………………… 43
8.2. የቬሪሎግ HDL ፕሮቶታይፕ ………………………………………………………………………………………………………………………… 44 8.3. የVHDL አካል መግለጫ ………………………………………………………………………………….. 44 8.4. የVHDL ቤተ-መጽሐፍት_አጠቃቀም መግለጫ …………………………………………………………………………………………………. 44 8.5. ምልክቶች ………………………………………………………………………………………………………………………………………………………… 44 8.6. መለኪያዎች ………………………………………………………………………………………………………………………… 47
8.6.1. አጠቃላይ ትር………………………………………………………………………………………………………………………………………………………… ተጨማሪ ሁነታዎች ትር………………………………………………………………………………………. 47 8.6.2. ማባዣዎች ታብ ………………………………………………………………………………………………….. 47 8.6.3. መሰናዶ ታብ …………………………………………………………………………………………. 49 8.6.4. የማጠራቀሚያ ታብ …………………………………………………………………………………………. 51 8.6.5. ሲስቶሊክ/Chainout ትር …………………………………………………………………………………………………. 53 8.6.6. የቧንቧ መስመር ዝርጋታ ………………………………………………………………………………………………………… 55
9. ALTMEMMULT (በማህደረ ትውስታ ላይ የተመሰረተ ቋሚ ኮፊሸን ማባዣ) አይፒ ኮር……………………………… 57
9.1. ዋና መለያ ጸባያት………………………………………………………………………………………………. 57 9.2. የቬሪሎግ HDL ፕሮቶታይፕ ………………………………………………………………………………………………………………………… የVHDL አካል መግለጫ ………………………………………………………………………………….. 58 9.3. ወደቦች ………………………………………………………………………………………………………………………………………………………………… 58 9.4. መለኪያዎች ………………………………………………………………………………………………………………………………………… 59
10. ALTMULT_ACCUM (ማባዛት) አይፒ ኮር……………………………………………………… 61
10.1. ባህሪያት ………………………………………………………………………………………………………………….. 62 10.2. የቬሪሎግ HDL ፕሮቶታይፕ………………………………………………………………………………………..62 10.3. የVHDL አካል መግለጫ ………………………………………………………………………………………… 63 10.4. የVHDL ቤተ-መጽሐፍት_አጠቃቀም መግለጫ …………………………………………………………………………………63 10.5. ወደቦች ……………………………………………………………………………………………………………………. 63 10.6. መለኪያዎች …………………………………………………………………………………………………. 64
11. ALTMULT_ADD (ማባዛ-አድድር) አይፒ ኮር………………………………………………………………………………………………..69
11.1. ባህሪያት ………………………………………………………………………………………………………….. 71 11.2. የቬሪሎግ HDL ፕሮቶታይፕ………………………………………………………………………………………..72 11.3. የVHDL አካል መግለጫ ………………………………………………………………………………… 72 11.4. የVHDL ቤተ-መጽሐፍት_አጠቃቀም መግለጫ …………………………………………………………………………………….72

ግብረ መልስ ላክ

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 3

ይዘቶች
11.5. ወደቦች ……………………………………………………………………………………………………………………. 72 11.6. መለኪያዎች …………………………………………………………………………………………………. 73
12. ALTMULT_COMPLEX (ውስብስብ ማባዣ) አይፒ ኮር……………………………………………………………………… 86 12.1. ውስብስብ ማባዛት …………………………………………………………………………………………………. 86 12.2. ቀኖናዊ ውክልና ………………………………………………………………………………………………………… 87 12.3. የተለመደ ውክልና …………………………………………………………………………………………. 87 12.4. ባህሪያት ………………………………………………………………………………………………………………….. 88 12.5. የቬሪሎግ HDL ፕሮቶታይፕ …………………………………………………………………………………………..88 12.6. የVHDL አካል መግለጫ ………………………………………………………………………………… 89 12.7. የVHDL ቤተ-መጽሐፍት_አጠቃቀም መግለጫ …………………………………………………………………………………………89 12.8. ምልክቶች ………………………………………………………………………………………………… 89 12.9. መለኪያዎች …………………………………………………………………………………………………. 90
13. ALTSQRT (ኢንቲጀር ስኩዌር ሥር) አይፒ ኮር……………………………………………………………………………………………………………………………………………… 92 13.1. ባህሪያት ………………………………………………………………………………………………………………….. 92 13.2. የቬሪሎግ HDL ፕሮቶታይፕ……………………………………………………………………………………………….92 13.3. የVHDL አካል መግለጫ ………………………………………………………………………………… 93 13.4. የVHDL ቤተ-መጽሐፍት_አጠቃቀም መግለጫ …………………………………………………………………………………………93 13.5. ወደቦች ……………………………………………………………………………………………………………………. 93 13.6. መለኪያዎች …………………………………………………………………………………………………. 94
14. ፓራሌል_ኤዲዲ (ትይዩ አዴር) አይፒ ኮር……………………………………………………………………………….. 95 14.1. ባህሪ ………………………………………………………………………………………………………………………….95 14.2. የቬሪሎግ HDL ፕሮቶታይፕ………………………………………………………………………………………………..95 14.3. የVHDL አካል መግለጫ ………………………………………………………………………………… 96 14.4. የVHDL ቤተ-መጽሐፍት_አጠቃቀም መግለጫ ………………………………………………………………………………………… 96 14.5. ወደቦች ……………………………………………………………………………………………………………………. 96 14.6. መለኪያዎች …………………………………………………………………………………………………. 97
15. ኢንቲጀር አርቲሜቲክ አይፒ ኮርስ የተጠቃሚ መመሪያ ሰነድ መዛግብት……………………………………… 98
16. የሰነድ ማሻሻያ ታሪክ ለኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮሮች የተጠቃሚ መመሪያ…. 99

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 4

ግብረ መልስ ላክ

683490 | 2020.10.05 ግብረ መልስ ላክ

1. Intel FPGA ኢንቲጀር አርቲሜቲክ አይፒ ኮርስ

በንድፍዎ ውስጥ የሂሳብ ስራዎችን ለመስራት የIntel® FPGA ኢንቲጀር IP ኮሮችን መጠቀም ይችላሉ።

እነዚህ ተግባራት የራስዎን ተግባራት ኮድ ከመፃፍ የበለጠ ቀልጣፋ የሎጂክ ውህደት እና የመሣሪያ ትግበራን ያቀርባሉ። የእርስዎን የንድፍ መስፈርቶች ለማስተናገድ የአይፒ ኮሮችን ማበጀት ይችላሉ።

የኢንቴል ኢንቲጀር አርቲሜቲክ አይፒ ኮሮች በሚከተሉት ሁለት ምድቦች ይከፈላሉ።

የሚከተለው ሠንጠረዥ የኢንቲጀር አርቲሜቲክ አይፒ ኮሮችን ይዘረዝራል።

ሠንጠረዥ 1.

የአይፒ ኮሮች ዝርዝር

አይፒ ኮርስ

LPM IP ኮሮች

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_አወዳድር
Intel-specific (ALT) አይፒ ኮሮች ALTECC

ተግባር አብቅቷልview Counter Divider Multiplier
Adder ወይም subtractor Comparator
ECC ኢንኮደር/ዲኮደር

የሚደገፍ መሳሪያ
Arria® II GX፣ Arria II GZ፣ Arria V፣ Intel Arria 10፣ Cyclone® IV E፣ Cyclone IV GX፣ Cyclone V፣ Intel Cyclone 10 LP፣
ኢንቴል ሳይክሎን 10 GX፣ MAX® II፣ MAX V፣ MAX 10፣ Stratix® IV፣ Stratix V
Arria II GX፣ Arria II GZ፣ Arria V፣ Intel Arria 10፣ Cyclone IV E፣ Cyclone IV GX፣
ሳይክሎን ቪ፣ ኢንቴል ሳይክሎን 10 LP፣ Intel Cyclone 10 GX፣ MAX II፣ MAX V፣ MAX 10፣ Stratix IV፣ Stratix V፣ Intel Stratix 10
Arria II GX፣ Arria II GZ፣ Arria V፣ Intel Arria 10፣ Cyclone IV E፣ Cyclone IV GX፣
ሳይክሎን ቪ፣ ኢንቴል ሳይክሎን 10 LP፣ Intel Cyclone 10 GX፣ MAX II፣ MAX V፣ MAX 10፣ Stratix IV፣ Stratix V፣ Intel Stratix 10
Arria II GX፣ Arria II GZ፣ Arria V፣ Cyclone IV E፣ Cyclone IV GX፣ Cyclone V፣ Intel Cyclone 10 LP፣ MAX 10፣ MAX
II፣ MAX V፣ Stratix IV፣ Stratix V
Arria II GX፣ Arria II GZ፣ Arria V፣ Cyclone IV E፣ Cyclone IV GX፣ Cyclone V፣ Intel Cyclone 10 LP፣ MAX 10፣ MAX
II፣ MAX V፣ Stratix IV፣ Stratix V
Arria II GX፣ Arria II GZ፣ Arria V፣ Intel Arria 10፣ Cyclone IV E፣ Cyclone IV GX፣
ሳይክሎን ቪ፣ ኢንቴል ሳይክሎን 10 LP፣ ኢንቴል ሳይክሎን 10 ጂኤክስ፣ MAX II፣ MAX V፣ MAX
10፣ Stratix IV፣ Stratix V ቀጥሏል…

ኢንቴል ኮርፖሬሽን. መብቱ በህግ የተጠበቀ ነው. ኢንቴል፣ የኢንቴል አርማ እና ሌሎች የኢንቴል ምልክቶች የኢንቴል ኮርፖሬሽን ወይም የስርጭቱ የንግድ ምልክቶች ናቸው። ኢንቴል የኤፍፒጂኤ እና ሴሚኮንዳክተር ምርቶቹን በIntel መደበኛ ዋስትና መሰረት ለአሁኑ ዝርዝር መግለጫዎች ዋስትና ይሰጣል፣ነገር ግን በማናቸውም ምርቶች እና አገልግሎቶች ላይ ያለማሳወቂያ በማንኛውም ጊዜ ለውጦችን የማድረግ መብቱ የተጠበቀ ነው። ኢንቴል በዚህ ውስጥ የተገለጸውን ማንኛውንም መረጃ፣ ምርት ወይም አገልግሎት ከመተግበሩ ወይም ከመጠቀሙ የተነሳ ምንም አይነት ሃላፊነት ወይም ተጠያቂነት አይወስድም። የኢንቴል ደንበኞች በማናቸውም የታተመ መረጃ ላይ ከመታመንዎ በፊት እና ለምርቶች ወይም አገልግሎቶች ትዕዛዝ ከማቅረባቸው በፊት የቅርብ ጊዜውን የመሳሪያ ዝርዝር መግለጫዎችን እንዲያገኙ ይመከራሉ። *ሌሎች ስሞች እና የንግድ ምልክቶች እንደሌሎች ንብረት ሊጠየቁ ይችላሉ።

ISO 9001: 2015 ተመዝግቧል

1. ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮሮች 683490 | 2020.10.05

IP Cores Intel FPGA ማባዛት Adder ወይም ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
PARALLEL_ADD

ተግባር አብቅቷልview ማባዣ-አዴር
በማህደረ ትውስታ ላይ የተመሰረተ ቋሚ Coefficient Multiplier
ማባዣ-አኩሙሌተር ማባዣ-አዴር
ውስብስብ ማባዣ
ኢንቲጀር ካሬ-ሥር
ትይዩ Adder

የሚደገፍ መሳሪያ
Arria V፣ Stratix V፣ Cyclone V፣ Intel Stratix 10፣ Intel Aria 10፣ Intel Cyclone
10 GX
Arria II GX፣ Arria II GZ፣ Arria V፣ Intel Arria 10 (Intel Quartus® Prime Standard Edition)፣ ሳይክሎን IV ኢ፣ ሳይክሎን IV GX፣ ሳይክሎን ቪ፣ ኢንቴል
ሳይክሎን 10 LP፣ MAX II፣ MAX V፣ MAX 10፣ Stratix IV፣ Stratix V
Arria II GX፣ Arria II GZ፣ Cyclone IV E፣ Cyclone IV GX፣ Intel Cyclone 10 LP፣ MAX 10፣ MAX II፣ MAX V፣ Stratix IV
Arria II GX፣ Arria II GZ፣ ሳይክሎን IV ኢ፣ ሳይክሎን IV GX፣ ኢንቴል ሳይክሎን 10 LP፣ MAX 10፣ MAX II፣ MAX V፣ Stratix IV
Arria II GX፣ Arria II GZ፣ Intel Arria 10፣ Arria V፣ Arria V GZ፣ Cyclone IV E፣ Cyclone IV GX፣ Cyclone V፣ Intel
ሳይክሎን 10 ጂኤክስ፣ ኢንቴል ሳይክሎን 10 LP፣ MAX 10፣ Stratix V፣ Intel Stratix 10
Arria II GX፣ Arria II GZ፣ Arria V፣ Intel Arria 10፣ Cyclone IV E፣ Cyclone IV GX፣
ሳይክሎን ቪ፣ ኢንቴል ሳይክሎን 10 LP፣ Intel Cyclone 10 GX፣ MAX II፣ MAX V፣ MAX
10፣ Stratix IV፣ Stratix V
Arria II GX፣ Arria II GZ፣ Arria V፣ Intel Arria 10፣ Cyclone IV E፣ Cyclone IV GX፣
ሳይክሎን ቪ፣ ኢንቴል ሳይክሎን 10 LP፣ ኢንቴል ሳይክሎን 10 ጂኤክስ፣ MAX II፣ MAX V፣ MAX
10፣ Stratix IV፣ Stratix V

ተዛማጅ መረጃ
· የኢንቴል ኤፍፒጂኤዎች እና ፕሮግራሚካል መሳሪያዎች የመልቀቂያ ማስታወሻዎች
የIntel FPGA IP Cores መግቢያ ስለ Intel FPGA IP Cores ተጨማሪ መረጃ ይሰጣል።
· ተንሳፋፊ ነጥብ IP ኮሮች የተጠቃሚ መመሪያ ስለ ኢንቴል FPGA ተንሳፋፊ ነጥብ IP ኮሮች የበለጠ መረጃ ይሰጣል።
· የIntel FPGA IP Cores መግቢያ ስለ ኢንቴል FPGA አይ ፒ ኮሮች ሁሉ አጠቃላይ መረጃ ይሰጣል፣ ይህም ፓራሜትሪንግ ማድረግን፣ ማመንጨትን፣ ማሻሻል እና የአይፒ ኮሮችን ማስመሰልን ጨምሮ።
· ስሪት-ገለልተኛ IP እና Qsys Simulation Scripts መፍጠር ለሶፍትዌር ወይም የአይፒ ስሪት ማሻሻያ በእጅ ማሻሻያ የማይፈልጉ የማስመሰል ስክሪፕቶችን ይፍጠሩ።
· የፕሮጀክት አስተዳደር ምርጥ ልምዶች መመሪያዎች ለፕሮጀክትዎ እና አይፒዎ ቀልጣፋ አስተዳደር እና ተንቀሳቃሽነት files.
ኢንቲጀር አርቲሜቲክ አይፒ ኮርስ የተጠቃሚ መመሪያ ሰነድ መዛግብት በገጽ 98 ላይ ለቀደሙት የኢንቲጀር አርቲሜቲክ አይፒ ኮሮች የተጠቃሚ መመሪያዎች ዝርዝር ይሰጣል።

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 6

ግብረ መልስ ላክ

683490 | 2020.10.05 ግብረ መልስ ላክ

2. LPM_COUNTER (ቆጣሪ) አይፒ ኮር

ምስል 1.

LPM_COUNTER IP ኮር እስከ 256 ቢት ስፋት ያለው ውፅዓት ያላቸው ቆጣሪዎች፣ ታች ቆጣሪዎች እና ላይ ወይም ታች ቆጣሪዎችን የሚፈጥር ሁለትዮሽ ቆጣሪ ነው።

የሚከተለው ምስል የLPM_COUNTER IP ኮር ወደቦችን ያሳያል።

LPM_COUNTER ወደቦች

LPM_COUNTER

ssclr sload sset ውሂብ[]

q[]

ላይ ታች

ኮት

aclr ጭነት አስት

clk_en cnt_en cin
inst

2.1. ባህሪያት
LPM_COUNTER IP ኮር የሚከተሉትን ባህሪያት ያቀርባል፡- · ወደ ላይ፣ ወደ ታች እና ወደ ላይ/ታች ቆጣሪዎችን ያመነጫል · የሚከተሉትን የቆጣሪ አይነቶች ያመነጫል።
- ተራ ሁለትዮሽ - ቆጣሪው ከዜሮ ጀምሮ ይጨምራል ወይም ከ255 ጀምሮ ይቀንሳል
- ሞዱሉስ - ቆጣሪው በተጠቃሚው ከተገለጸው የሞጁል እሴት ይጨምራል ወይም ይቀንሳል እና ይደግማል።
· የአማራጭ የተመሳሰለ ግልጽ፣ ጭነት እና የግብዓት ወደቦችን ያዘጋጃል · አማራጭ ያልተመሳሰሉ ግልጽ፣ ጫን እና የግቤት ወደቦችን ይደግፋል

ISO 9001: 2015 ተመዝግቧል

2. LPM_COUNTER (ቆጣሪ) አይፒ ኮር
683490 | 2020.10.05
2.2. Verilog HDL ፕሮቶታይፕ
የሚከተለው የVerilog HDL ፕሮቶታይፕ በቬሪሎግ ዲዛይን ውስጥ ይገኛል። File (.v) lpm.v በ ውስጥ edasynthesis ማውጫ.
ሞጁል lpm_counter (q፣ ዳታ፣ ሰዓት፣ ሲን፣ ኮውት፣ clk_en፣ cnt_en፣ updown፣ aset፣ aclr፣ aload፣ sset፣ sclr፣ sload፣ eq); መለኪያ lpm_type = "lpm_counter"; መለኪያ lpm_width = 1; መለኪያ lpm_modulus = 0; መለኪያ lpm_direction = "UUSED"; መለኪያ lpm_avalue = "ያልተጠቀመ"; መለኪያ lpm_svalue = "ያልዋለ"; መለኪያ lpm_pvalue = "ያልተጠቀመ"; መለኪያ lpm_port_updown = "PORT_CONNECTIVITY"; መለኪያ lpm_hint = "ያልተጠቀመ"; ውጤት [lpm_width-1:0] q; የውጤት መለኪያ; ውፅዓት [15:0] eq; ግቤት cin; ግብዓት [lpm_width-1:0] ውሂብ; የግቤት ሰዓት፣ clk_en፣ cnt_en፣ ወደላይ; የግቤት አስት, aclr, aload; የግቤት ስብስብ, sclr, sload; endmodule
2.3. የVHDL አካል መግለጫ
የVHDL አካል መግለጫ በVHDL ዲዛይን ውስጥ ይገኛል። File (.vhd) LPM_PACK.vhd በ ውስጥ librariesvhdllpm ማውጫ።
አካል LPM_COUNTER አጠቃላይ ( LPM_WIDTH : ተፈጥሯዊ ፤ LPM_MODULUS : ተፈጥሯዊ : = 0 ፤ LPM_DIRECTION : string : = "Unused" ፤ LPM_AVALUE : string : = "Unused "; LPM_SVALUE : string " string : = "Unused " : PORT PORT PORT string : = " ጥቅም ላይ ያልዋለ " ፤ LPM_AVALUE ; LPM_PVALUE : string : = "ያልተጠቀመ"; LPM_TYPE : string : = L_COUNTER; ወደብ (DATA : በ std_logic_vector (LPM_WIDTH-1 እስከ 0):= (OTHERS =>
'0'); ሰዓት: በ std_logic; CLK_EN: በ std_logic: = '1'; CNT_EN፡ በ std_logic፡= '1'; ወደላይ: በ std_logic: = '1'; SLOAD : በ std_logic := '0'; SSET: በ std_logic: = '0'; SCLR: በ std_logic: = '0'; ጫን : በ std_logic : = '0'; ASET: በ std_logic: = '0'; ACLR: በ std_logic: = '0'; CIN: በ std_logic: = '1'; COUT : out std_logic := '0'; ጥ: ከ std_logic_vector (LPM_WIDTH-1 እስከ 0); EQ: ከ std_logic_vector (15 እስከ 0) ውጪ;
የመጨረሻ ክፍል;

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 8

ግብረ መልስ ላክ

2. LPM_COUNTER (ቆጣሪ) IP ኮር 683490 | 2020.10.05

2.4. VHDL LIBRARY_USE መግለጫ
የVHDL ክፍል መግለጫን ከተጠቀሙ የVHDL LIBRARY-USE መግለጫ አያስፈልግም።
LIBRARY lpm; lpm.lpm_components.all ይጠቀሙ;

2.5. ወደቦች

የሚከተሉት ሰንጠረዦች የ LPM_COUNTER IP ኮር የግብአት እና የውጤት ወደቦች ይዘረዝራሉ።

ሠንጠረዥ 2.

LPM_COUNTER የግቤት ወደቦች

የወደብ ስም

ያስፈልጋል

መግለጫ

ውሂብ[]

አይ

ወደ ቆጣሪው ትይዩ የውሂብ ግቤት። የግቤት ወደቡ መጠን በ LPM_WIDTH ልኬት ዋጋ ላይ ይወሰናል።

ሰዓት

አዎ

አዎንታዊ-ጠርዝ-ቀስቃሽ የሰዓት ግቤት።

clk_en

አይ

ሁሉንም የተመሳሰለ እንቅስቃሴዎችን ለማንቃት የሰዓት ግቤትን አንቃ። ከተተወ፣ ነባሪው ዋጋ 1 ነው።

cnt_en

አይ

sload፣ sset ወይም sclr ላይ ተጽእኖ ሳያሳድር ቆጠራውን ለማሰናከል ግቤትን ይቁጠሩ። ከተተወ፣ ነባሪው ዋጋ 1 ነው።

ላይ ታች

አይ

የቆጠራውን አቅጣጫ ይቆጣጠራል. ከፍተኛ (1) ሲረጋገጥ፣ የቆጠራው አቅጣጫ ወደ ላይ ነው፣ እና ዝቅተኛ (0) ሲረጋገጥ፣ የመቁጠሪያው አቅጣጫ ወደታች ነው። የLPM_DIRECTION ልኬት ጥቅም ላይ ከዋለ፣ ወደ ላይ ያለው ወደብ ሊገናኝ አይችልም። LPM_DIRECTION ጥቅም ላይ ካልዋለ፣ ወደብ የሚወርድ አማራጭ ነው። ከተተወ፣ ነባሪው እሴቱ (1) ላይ ነው።

ሲን

አይ

ወደ ዝቅተኛ-ትዕዛዝ ቢት ይውሰዱ። ለላይ ቆጣሪዎች, የሲን ግቤት ባህሪ ነው

ከ cnt_en ግቤት ባህሪ ጋር ተመሳሳይ። ከተተወ፣ ነባሪው ዋጋ 1 ነው።

(ቪሲሲ)

aclr

አይ

ያልተመሳሰለ ግልጽ ግቤት። ሁለቱም aset እና aclr ጥቅም ላይ ከዋሉ እና ከተረጋገጡ፣ aclr ንብረትን ይሽራል። ከተተወ፣ ነባሪው ዋጋ 0 ነው (ተሰናከለ)።

አስት

አይ

ያልተመሳሰለ ስብስብ ግቤት። የq[] ውጤቶቹን እንደ ሁሉም 1ዎች ወይም በLPM_AVALUE መለኪያው ለተገለጸው እሴት ይገልጻል። ሁለቱም የ aset እና aclr ወደቦች ጥቅም ላይ ከዋሉ እና ከተረጋገጡ፣ የ aclr ወደብ ዋጋ የንብረት ወደቡን ዋጋ ይሽራል። ከተተወ፣ ነባሪው ዋጋ 0 ነው፣ ተሰናክሏል።

ጫን

አይ

ቆጣሪውን በመረጃ ግቤት ላይ ካለው እሴት ጋር ባልተመሳሰል መልኩ የሚጭን ያልተመሳሰለ የጭነት ግብዓት። የጭነት ወደብ ስራ ላይ ሲውል ዳታ[] ወደብ መገናኘት አለበት። ከተተወ፣ ነባሪው ዋጋ 0 ነው፣ ተሰናክሏል።

sclr

አይ

በሚቀጥለው ንቁ የሰዓት ጠርዝ ላይ ያለውን ቆጣሪ የሚያጸዳው የተመሳሰለ ግልጽ ግቤት። ሁለቱም የ sset እና sclr ወደቦች ጥቅም ላይ ከዋሉ እና ከተረጋገጡ የ Sclr ወደብ ዋጋ የስብ ወደብ ዋጋን ይሽራል። ከተተወ፣ ነባሪው ዋጋ 0 ነው፣ ተሰናክሏል።

ቅንብር

አይ

ቆጣሪውን በሚቀጥለው ንቁ የሰዓት ጠርዝ ላይ የሚያዘጋጀው የተመሳሰለ ስብስብ ግብዓት። የq ውጤቶቹን ዋጋ እንደ ሁሉም 1ዎች ወይም በLPM_SVALUE ግቤት ለተገለጸው እሴት ይገልጻል። ሁለቱም sset እና sclr ወደቦች ጥቅም ላይ ከዋሉ እና ከተረጋገጡ፣
የ sclr ወደብ ዋጋ የስብስብ ወደብ ዋጋን ይሽራል። ከተተወ፣ ነባሪው ዋጋ 0 ነው (ተሰናከለ)።

ስሎድ

አይ

በሚቀጥለው ንቁ የሰዓት ጠርዝ ላይ ቆጣሪውን ከውሂብ ጋር የሚጭን የተመሳሰለ የጭነት ግብዓት። የስሎድ ወደብ ስራ ላይ ሲውል ዳታ[] ወደብ መገናኘት አለበት። ከተተወ፣ ነባሪው ዋጋ 0 ነው (ተሰናከለ)።

ግብረ መልስ ላክ

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 9

2. LPM_COUNTER (ቆጣሪ) IP ኮር 683490 | 2020.10.05

ሠንጠረዥ 3.

LPM_COUNTER የውጤት ወደቦች

የወደብ ስም

ያስፈልጋል

መግለጫ

q[]

አይ

የውሂብ ውፅዓት ከቆጣሪው. የውጤት ወደብ መጠን በ

የLPM_WIDTH መለኪያ እሴት። ወይ q[] ወይም ቢያንስ ከ eq[15] ወደቦች አንዱ

መገናኘት አለበት.

እኩል[15]

አይ

ቆጣሪ ውፅዓት መፍታት። eq[15..0] ወደብ በፓራሜትር አርታዒው ውስጥ ተደራሽ አይደለም ምክንያቱም መለኪያው AHDLን ብቻ ነው የሚደግፈው።
የq[] ወደብ ወይም eq[] ወደብ መገናኘት አለበት። እስከ c eq ወደቦች መጠቀም ይቻላል (0 <= c <= 15)። ዝቅተኛዎቹ 16 የቁጥር እሴቶች ብቻ ነው የተገለጹት። የመቁጠሪያ እሴቱ ሐ ሲሆን የ eqc ውፅዓት ከፍተኛ ነው (1)። ለ example, ቆጠራው 0, eq0 = 1, ቆጠራው 1, eq1 = 1, እና ቆጠራው 15 ሲሆን, eq 15 = 1. ለ 16 ወይም ከዚያ በላይ ለሆኑ የቁጥር እሴቶች ዲኮድ የተደረገው ውፅዓት ውጫዊ ዲኮዲንግ ያስፈልገዋል. eq [15..0] ውፅዓቶች ከq[] ጋር ተመሳሳይ ናቸው።

ኮት

አይ

የቆጣሪውን MSB ቢት ያካሂዱ። ትልቅ ቆጣሪ ለመፍጠር ከሌላ ቆጣሪ ጋር ለመገናኘት ጥቅም ላይ ሊውል ይችላል.

2.6. መለኪያዎች

የሚከተለው ሠንጠረዥ የ LPM_COUNTER IP ኮር መለኪያዎችን ይዘረዝራል።

ሠንጠረዥ 4.

LPM_COUNTER መለኪያዎች

የመለኪያ ስም

ዓይነት

LPM_WIDTH

ኢንቲጀር

LPM_DIRECTION

ሕብረቁምፊ

LPM_MODULUS LPM_AVALUE

ኢንቲጀር
ኢንቲጀር / ሕብረቁምፊ

LPM_SVALUE LPM_HINT

ኢንቲጀር / ሕብረቁምፊ
ሕብረቁምፊ

LPM_TYPE

ሕብረቁምፊ

ያስፈልጋል አዎ አይደለም አይደለም አይደለም
አይ ቁጥር
አይ

መግለጫ
ጥቅም ላይ ከዋሉ የውሂብ[] እና q[] ወደቦችን ስፋቶች ይገልጻል።
እሴቶች ወደላይ፣ ወደ ታች እና ጥቅም ላይ ያልዋሉ ናቸው። የLPM_DIRECTION ልኬት ጥቅም ላይ ከዋለ፣ ወደ ላይ ያለው ወደብ ሊገናኝ አይችልም። ወደ ላይ ያለው ወደብ በማይገናኝበት ጊዜ የLPM_DIRECTION ግቤት ነባሪ ዋጋው ከፍ ያለ ነው።
ከፍተኛው ቆጠራ፣ አንድ ሲደመር። በቆጣሪው ዑደት ውስጥ የልዩ ግዛቶች ብዛት። የጭነት ዋጋው ከ LPM_MODULUS ግቤት በላይ ከሆነ የቆጣሪው ባህሪ አልተገለጸም።
ንብረቱ ከፍ ባለበት ጊዜ የሚጫነው ቋሚ እሴት። የተገለጸው ዋጋ የሚበልጥ ወይም እኩል ከሆነ , የቆጣሪው ባህሪ ያልተገለጸ (X) ሎጂክ ደረጃ ነው, የት LPM_MODULUS ነው፣ ካለ፣ ወይም 2 ^ LPM_WIDTH ነው። ኢንቴል ይህንን እሴት ለ AHDL ዲዛይኖች እንደ አስርዮሽ ቁጥር እንዲገልጹ ይመክራል።
የሰዓት ወደብ ከፍ ባለ ጫፍ ላይ የተጫነው ቋሚ እሴት የሸቀጦቹ ወደብ ከፍ ባለ ጊዜ። ኢንቴል ይህንን እሴት ለ AHDL ዲዛይኖች እንደ አስርዮሽ ቁጥር እንዲገልጹ ይመክራል።
በVHDL ዲዛይን ውስጥ የፓራሜትራይዝድ ሞጁሎች (LPM) ተግባርን ቤተ-መጽሐፍት ሲያፋጥኑ File (.vhd)፣ ኢንቴል-ተኮር መለኪያን ለመለየት የLPM_HINT መለኪያን መጠቀም አለቦት። ለ example፡ LPM_HINT = “CHAIN_SIZE = 8፣ ONE_INPUT_IS_CONSTANT = አዎ”
ነባሪው ዋጋ ጥቅም ላይ ያልዋለ ነው።
በVHDL ዲዛይን ውስጥ የፓራሜትራይዝድ ሞጁሎች (LPM) ህጋዊ አካል ስም ቤተ-መጽሐፍትን ይለያል files.
ቀጠለ…

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 10

ግብረ መልስ ላክ

2. LPM_COUNTER (ቆጣሪ) IP ኮር 683490 | 2020.10.05

የመለኪያ ስም INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

ሕብረቁምፊን ይተይቡ
ሕብረቁምፊ
ሕብረቁምፊ

የሚፈለግ ቁ
አይ
አይ

መግለጫ
ይህ ግቤት ለሞዴሊንግ እና ለባህሪ ማስመሰል ዓላማዎች ያገለግላል። ይህ ግቤት ለሞዴሊንግ እና ለባህሪ ማስመሰል ዓላማዎች ያገለግላል። የፓራሜትር አርታዒው የዚህን ግቤት ዋጋ ያሰላል.
ኢንቴል-ተኮር መለኪያ. በVHDL ዲዛይን ውስጥ የCARRY_CNT_EN መለኪያን ለመለየት የLPM_HINT መለኪያን መጠቀም አለቦት fileኤስ. እሴቶች SMART፣ በርቷል፣ ጠፍቷል እና ጥቅም ላይ ያልዋሉ ናቸው። የ LPM_COUNTER ተግባር የ cnt_en ሲግናል በተሸካሚው ሰንሰለት ውስጥ ለማሰራጨት ያስችላል። በአንዳንድ አጋጣሚዎች የCARRY_CNT_EN መለኪያ ቅንጅቱ በፍጥነቱ ላይ መጠነኛ ተጽእኖ ሊኖረው ስለሚችል እሱን ማጥፋት ይፈልጉ ይሆናል። ነባሪ እሴቱ SMART ነው፣ ይህም በመጠን እና ፍጥነት መካከል ያለውን ምርጥ ልውውጥ ያቀርባል።
ኢንቴል-ተኮር መለኪያ. በVHDL ዲዛይን ውስጥ የLABWIDE_SCLR መለኪያን ለመለየት የLPM_HINT መለኪያን መጠቀም አለቦት fileኤስ. እሴቶች በርተዋል፣ ጠፍቷል ወይም ጥቅም ላይ ያልዋሉ ናቸው። ነባሪው ዋጋ በርቷል። ጊዜ ያለፈባቸው የመሣሪያ ቤተሰቦች ውስጥ የሚገኘውን የLABwide sclr ባህሪን እንዲያሰናክሉ ይፈቅድልዎታል። ይህንን አማራጭ ማጥፋት በከፊል የተሞሉትን ላቦራቶሪዎች ሙሉ በሙሉ የመጠቀም እድሎችን ይጨምራል፣ እና ስለዚህ SCLR ሙሉ ለሙሉ ላብራቶሪ በማይተገበርበት ጊዜ ከፍተኛ የሎጂክ ትፍገትን ሊፈቅድ ይችላል። ይህ ግቤት ለኋላ ተኳኋኝነት ይገኛል፣ እና ኢንቴል ይህን ግቤት እንዳይጠቀሙ ይመክራል።
ወደ ላይ ያለውን የግቤት ወደብ አጠቃቀም ይገልጻል። ከተተወ ነባሪው እሴቱ PORT_CONNECTIVITY ነው። የወደብ ዋጋው ወደ PORT_USED ሲዋቀር፣ ወደቡ ጥቅም ላይ እንደዋለ ነው የሚስተዋለው። የወደብ እሴቱ ወደ PORT_UNUSED ሲዋቀር፣ ወደቡ ጥቅም ላይ እንዳልዋለ ይቆጠራል። የወደብ እሴቱ ወደ PORT_CONNECTIVITY ሲዋቀር የወደብ አጠቃቀም የሚወሰነው የወደብ ግንኙነትን በመፈተሽ ነው።

ግብረ መልስ ላክ

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 11

683490 | 2020.10.05 ግብረ መልስ ላክ

3. LPM_DIVIDE (አከፋፋይ) ኢንቴል FPGA IP ኮር

ምስል 2.

LPM_DIVIDE ኢንቴል FPGA IP ኮር የቁጥር ግቤት እሴትን በዲኖሚነተር ግቤት እሴት ለመከፋፈል አካፋይን ይተገብራል።

የሚከተለው ምስል የ LPM_DIVIDE IP ኮር ወደቦችን ያሳያል።

LPM_DIVIDE ወደቦች

LPM_DIVIDE

ቁጥር[] denom[] ሰዓት

ጥቅስ[] ይቀራል[]

clken aclr

inst

3.1. ባህሪያት
LPM_DIVIDE IP ኮር የሚከተሉትን ባህሪያት ያቀርባል፡- · የቁጥር ግቤት እሴትን በተከፋፈለ ግብአት የሚከፋፍል አካፋይ ያመነጫል።
ዋጋን እና ቀሪውን ለማምረት. · የውሂብ ስፋት 1 ቢት ይደግፋል። · የተፈረመ እና ያልተፈረመ የውሂብ ውክልና ቅርፀትን ለሁለቱም ቁጥሮችን ይደግፋል
እና የተከፋፈለ እሴቶች. · አካባቢን ወይም የፍጥነት ማመቻቸትን ይደግፋል። · አወንታዊ ቀሪ ውጤትን የመግለጽ አማራጭ ይሰጣል። · የቧንቧ መስመር ሊዋቀር የሚችል የውጤት መዘግየትን ይደግፋል። · አማራጭ ያልተመሳሰሉ ግልጽ እና የሰዓት ማንቃት ወደቦችን ይደግፋል።

3.2. Verilog HDL ፕሮቶታይፕ
የሚከተለው የVerilog HDL ፕሮቶታይፕ በቬሪሎግ ዲዛይን ውስጥ ይገኛል። File (.v) lpm.v በ ውስጥ edasynthesis ማውጫ.
ሞጁል lpm_divide ( ጥቅስ፣ ቀሪ፣ ቁጥር፣ ዲኖም፣ ሰዓት፣ ክሎን፣ aclr); መለኪያ lpm_type = "lpm_divide"; መለኪያ lpm_widthn = 1; መለኪያ lpm_widthd = 1; መለኪያ lpm_nrepresentation = "ያልተመደበ"; መለኪያ lpm_drepresentation = "ያልተመደበ"; መለኪያ lpm_remainderpositive = "TRUE"; መለኪያ lpm_pipeline = 0;

ISO 9001: 2015 ተመዝግቧል

3. LPM_DIVIDE (አከፋፋይ) ኢንቴል FPGA IP ኮር 683490 | 2020.10.05

መለኪያ lpm_hint = "ያልተጠቀመ"; የግቤት ሰዓት; የግቤት ክላንክ; ግቤት aclr; ግብዓት [lpm_widthn-1:0] ቁጥር; ግብዓት [lpm_widthd-1:0] denom; ውፅዓት [lpm_widthn-1:0] ጥቅስ; ውፅዓት [lpm_widthd-1:0] ይቀራል; endmodule

3.3. የVHDL አካል መግለጫ
የVHDL አካል መግለጫ በVHDL ዲዛይን ውስጥ ይገኛል። File (.vhd) LPM_PACK.vhd በ ውስጥ librariesvhdllpm ማውጫ።
አካል LPM_DIVIDE አጠቃላይ (LPM_WIDTHN: ተፈጥሯዊ; LPM_WIDTHD: ተፈጥሯዊ;
LPM_Nውክልና፡ string := "ያልተመዘገበ"; LPM_DRPRESENTATION : string : = "ያልተመዘገበ"; LPM_PIPELINE፡ ተፈጥሯዊ፡= 0; LPM_TYPE ፡ string = L_DIVIDE; LPM_HINT፡ ሕብረቁምፊ፡= "ያልተጠቀመ"); ወደብ (NUMER: በ std_logic_vector (LPM_WIDTHN-1 እስከ 0)፤ DENOM : በ std_logic_vector (LPM_WIDTHD-1 እስከ 0)፤ ACLR : በ std_logic := '0'፤ CLOCK : በ std_logic ውስጥ : CL= 'N : = '0'; QUOTIENT: ከ std_logic_vector (LPM_WIDTHN-1 እስከ 1) መውጣት: ከ std_logic_vector (LPM_WIDTHD-0 እስከ 1) የመጨረሻ ክፍል;

3.4. VHDL LIBRARY_USE መግለጫ
የVHDL ክፍል መግለጫን ከተጠቀሙ የVHDL LIBRARY-USE መግለጫ አያስፈልግም።
LIBRARY lpm; lpm.lpm_components.all ይጠቀሙ;

3.5. ወደቦች

የሚከተሉት ሰንጠረዦች የ LPM_DIVIDE IP ኮር የግብአት እና የውጤት ወደቦች ይዘረዝራሉ።

ሠንጠረዥ 5.

LPM_DIVIDE የግቤት ወደቦች

የወደብ ስም

ያስፈልጋል

ቁጥር[]

አዎ

ዲኖም[]

አዎ

መግለጫ
የቁጥር መረጃ ግቤት። የግቤት ወደቡ መጠን በLPM_WIDTHN ግቤት ዋጋ ይወሰናል።
አከፋፋይ ውሂብ ግቤት። የግቤት ወደብ መጠን በ LPM_WIDTHD ልኬት ዋጋ ይወሰናል።
ቀጠለ…

ግብረ መልስ ላክ

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 13

3. LPM_DIVIDE (አከፋፋይ) ኢንቴል FPGA IP ኮር 683490 | 2020.10.05

ወደብ ስም ሰዓት ክላንክ
aclr

የሚፈለግ ቁ
አይ

መግለጫ
ለቧንቧ መስመር አጠቃቀም የሰዓት ግቤት። ለLPM_PIPELINE ዋጋዎች ከ0 (ነባሪ)፣ የሰዓት ወደብ መንቃት አለበት።
የሰዓት ቧንቧ መስመር አጠቃቀምን ያነቃል። የ claken ወደብ ከፍ ያለ ሲሆን, የማከፋፈያው ክዋኔው ይከናወናል. ምልክቱ ዝቅተኛ ሲሆን, ምንም ክዋኔ አይከሰትም. ከተተወ፣ ነባሪው ዋጋ 1 ነው።
ያልተመሳሰለ ግልጽ ወደብ በማንኛውም ጊዜ የቧንቧ መስመርን ከሰአት ግብዓት ጋር በማመሳሰል ወደ ሁሉም '0'ዎች ዳግም ለማስጀመር ጥቅም ላይ ይውላል።

ሠንጠረዥ 6.

LPM_DIVIDE የውጤት ወደቦች

የወደብ ስም

ያስፈልጋል

መግለጫ

ጥቅስ[]

አዎ

የውሂብ ውፅዓት. የውጤት ወደብ መጠን በLPM_WIDTHN ላይ የተመሰረተ ነው።

መለኪያ እሴት.

ይቆዩ[]

አዎ

የውሂብ ውፅዓት. የውጤት ወደብ መጠን በLPM_WIDTHD ላይ የተመሰረተ ነው።

መለኪያ እሴት.

3.6. መለኪያዎች

የሚከተለው ሠንጠረዥ የ LPM_DIVIDE Intel FPGA IP core መለኪያዎችን ይዘረዝራል።

የመለኪያ ስም

ዓይነት

ያስፈልጋል

መግለጫ

LPM_WIDTHN

ኢንቲጀር

አዎ

የቁጥር ስፋቶችን ይገልጻል[] እና

ጥቅስ[] ወደቦች። ዋጋዎች ከ1 እስከ 64 ናቸው።

LPM_WIDTHD

ኢንቲጀር

አዎ

የዲኖም ስፋቶችን ይገልጻል[] እና

ቀሪ[] ወደቦች። ዋጋዎች ከ1 እስከ 64 ናቸው።

LPM_NrePRESENTATION LPM_DREPRESENTATION

የሕብረቁምፊ ሕብረቁምፊ

አይ

የቁጥር ግቤት ውክልና ይፈርሙ።

እሴቶች የተፈረሙ እና ያልተመዘገቡ ናቸው። ይህ ሲሆን

መለኪያው ወደ SIGNED ተቀናብሯል፣ አካፋይ

የቁጥር[] ግቤትን በሁለት የተፈረመ እንደሆነ ይተረጉመዋል

ማሟያ.

አይ

የተከፋፈለው ግቤት ውክልና ይፈርሙ።

እሴቶች የተፈረሙ እና ያልተመዘገቡ ናቸው። ይህ ሲሆን

መለኪያው ወደ SIGNED ተቀናብሯል፣ አካፋይ

የ denom[] ግብአቱን እንደ የተፈረመ ሁለት ይተረጉመዋል

ማሟያ.

LPM_TYPE

ሕብረቁምፊ

አይ

የፓራሜትሪ ቤተ-መጽሐፍትን ይለያል

ሞጁሎች (LPM) የህጋዊ አካል ስም በVHDL ንድፍ ውስጥ

files (.vhd)

LPM_HINT

ሕብረቁምፊ

አይ

ቤተ-መጽሐፍት ሲያፋጥኑ

parameterized modules (LPM) ተግባር በ ሀ

VHDL ንድፍ File (.vhd)፣ መጠቀም አለብህ

ኢንቴል-ለመጥቀስ የ LPM_HINT መለኪያ

የተወሰነ መለኪያ. ለ exampለ፡ LPM_HINT

= “CHAIN_SIZE = 8፣

ONE_INPUT_IS_CONSTANT = አዎ” ያለው

ነባሪ ዋጋ ጥቅም ላይ አልዋለም።

LPM_REMAINDERPOSITIVE

ሕብረቁምፊ

አይ

ኢንቴል-ተኮር መለኪያ. መጠቀም አለብህ

የ LPM_HINT መለኪያ

LPM_REMAINDERPOSITIVE መለኪያ በ ውስጥ

VHDL ንድፍ fileኤስ. እሴቶች እውነት ወይም ውሸት ናቸው።

ይህ ግቤት ወደ TRUE ከተዋቀረ የ

የተቀረው[] ወደብ ዋጋ የበለጠ መሆን አለበት።

ቀጠለ…

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 14

ግብረ መልስ ላክ

3. LPM_DIVIDE (አከፋፋይ) ኢንቴል FPGA IP ኮር 683490 | 2020.10.05

የመለኪያ ስም

ዓይነት

MAXIMIZE_SPEED

ኢንቲጀር

LPM_PIPELINE

ኢንቲጀር

አላማው_DEVICE_FAMILY ዝለል_BITS

ሕብረቁምፊ ኢንቲጀር

የሚፈለግ ቁጥር
አይ አይ አይ

መግለጫ
ከዜሮ በላይ ወይም እኩል ነው. ይህ ግቤት ወደ TRUE ከተዋቀረ የቀረው[] ወደብ ዋጋ ወይ ዜሮ ነው ወይም እሴቱ ልክ እንደ የቁጥር ወደብ ዋጋ አዎንታዊ ወይም አሉታዊ የሆነ ምልክት ነው። አካባቢን ለመቀነስ እና ፍጥነትን ለማሻሻል ኢንቴል ይህንን ግቤት ወደ TRUE እንዲያቀናብር ይመክራል ቀሪው አዎንታዊ መሆን ሲኖርበት ወይም ቀሪው አስፈላጊ በማይሆንበት።
ኢንቴል-ተኮር መለኪያ. በVHDL ዲዛይን ውስጥ የMAXIMIZE_SPEED ልኬትን ለመለየት የLPM_HINT መለኪያን መጠቀም አለቦት fileኤስ. እሴቶቹ [0..9] ናቸው። ጥቅም ላይ ከዋለ፣ ኢንቴል ኳርተስ ፕራይም ሶፍትዌሩ የተወሰነ የ LPM_DIVIDE ተግባርን ለፍጥነት ከማዘዋወር ይልቅ ለማመቻቸት ይሞክራል እና የoptimization Technique Logic አማራጩን ይሽራል። MAXIMIZE_SPEED ጥቅም ላይ ካልዋለ፣ በምትኩ የማሻሻያ ቴክኒክ አማራጩ ዋጋ ጥቅም ላይ ይውላል። የMAXIMIZE_SPEED ዋጋ 6 ወይም ከዚያ በላይ ከሆነ፣ ኮምፕሌተሩ የተሸከሙ ሰንሰለቶችን በመጠቀም LPM_DIVIDE IP ኮርን ለከፍተኛ ፍጥነት ያመቻቻል። እሴቱ 5 ወይም ከዚያ ያነሰ ከሆነ, ማጠናከሪያው ንድፉን ያለ ተሸካሚ ሰንሰለቶች ይተገብራል.
ከቁጥር[] እና ከቅሪ[] ውጽዓቶች ጋር የተቆራኙ የቆይታ ጊዜ ዑደቶችን ብዛት ይገልጻል። የዜሮ (0) እሴት የሚያመለክተው ምንም መዘግየት አለመኖሩን እና ሙሉ በሙሉ ጥምር ተግባር በቅጽበት መሆኑን ነው። ከተተወ፣ ነባሪው ዋጋ 0 ነው (ከቧንቧ ያልተሰራ)። ከLPM_WIDTHN በላይ ላለው የLPM_PIPELINE ልኬት ዋጋ መግለጽ አይችሉም።
ይህ ግቤት ለሞዴሊንግ እና ለባህሪ ማስመሰል ዓላማዎች ያገለግላል። የፓራሜትር አርታዒው የዚህን ግቤት ዋጋ ያሰላል.
መሪ ጂኤንዲ ቁጥርን ለLPM_DIVIDE IP ኮር በማቅረብ በመሪ ቢትስ ላይ አመክንዮ ለማመቻቸት ይበልጥ ቀልጣፋ ክፍልፋይ ቢት ክፍፍል ይፈቅዳል። ወደዚህ ግቤት በቁጥር ውፅዓት ላይ መሪ GND ቁጥር ይግለጹ።

ግብረ መልስ ላክ

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 15

683490 | 2020.10.05 ግብረ መልስ ላክ

4. LPM_MULT (ማባዛት) አይፒ ኮር

ምስል 3.

LPM_MULT IP ኮር አንድን ምርት እንደ ውፅዓት ለማምረት ሁለት የግብአት ውሂብ እሴቶችን ለማባዛት ማባዣን ይጠቀማል።

የሚከተለው ምስል የ LPM_MULT IP ኮር ወደቦችን ያሳያል።

LPM_Mult ወደቦች

LPM_MULT የሰዓት ዳታ[] ውጤት[] datab[] aclr/sclr clken
inst

ተዛማጅ የመረጃ ባህሪዎች በገጽ 71 ላይ

4.1. ባህሪያት
LPM_MULT IP core የሚከተሉትን ባህሪያት ያቀርባል፡ · ሁለት የግብአት ዳታ እሴቶችን የሚያበዛ ብዜት ያመነጫል · የውሂብ ስፋትን 1 ቢት ይደግፋል · የተፈረመ እና ያልተፈረመ የውሂብ ውክልና ቅርጸትን ይደግፋል · አካባቢን ወይም ፍጥነትን ማመቻቸትን ይደግፋል · የቧንቧ መስመር ዝርጋታ በሚዋቀር የውጤት መዘግየት ይደግፋል · ያቀርባል በልዩ ዲጂታል ሲግናል ሂደት (DSP) ውስጥ የመተግበር አማራጭ
የማገጃ ወረዳዎች ወይም አመክንዮአዊ አካላት (LEs) ማሳሰቢያ፡- ቤተኛ ከሚደገፈው መጠን የሚበልጡ ማባዣዎችን ሲገነቡ/
ከ DSP ብሎኮች መጨፍጨፍ የሚመጣ የአፈፃፀም ተፅእኖ ይሆናል። · አማራጭ ያልተመሳሰለ ግልጽ እና ሰዓት የግቤት ወደቦችን ያስችላል · ለIntel Stratix 10፣ Intel Arria 10 እና Intel Cyclone 10 GX መሳሪያዎች አማራጭ ማመሳሰልን ይደግፋል

ISO 9001: 2015 ተመዝግቧል

4. LPM_MULT (ማባዛት) IP ኮር 683490 | 2020.10.05
4.2. Verilog HDL ፕሮቶታይፕ
የሚከተለው የVerilog HDL ፕሮቶታይፕ በቬሪሎግ ዲዛይን ውስጥ ይገኛል። File (.v) lpm.v በ ውስጥ edasynthesis ማውጫ.
ሞጁል lpm_mult (ውጤት፣ ዳታአ፣ ዳታብ፣ ድምር፣ ሰዓት፣ ክሎን፣ አሲልአር) መለኪያ lpm_type = “lpm_mult”; መለኪያ lpm_widtha = 1; መለኪያ lpm_widthb = 1; መለኪያ lpm_widths = 1; መለኪያ lpm_widthp = 1; መለኪያ lpm_representation = "ያልተመደበ"; መለኪያ lpm_pipeline = 0; መለኪያ lpm_hint = "ያልተጠቀመ"; የግቤት ሰዓት; የግቤት ክላንክ; ግቤት aclr; ግብዓት [lpm_widtha-1:0] ውሂብ; ግብዓት [lpm_widthb-1:0] ዳታብ; ግብዓት [lpm_widths-1:0] ድምር; ውጤት [lpm_widthp-1:0] ውጤት; endmodule
4.3. የVHDL አካል መግለጫ
የVHDL አካል መግለጫ በVHDL ዲዛይን ውስጥ ይገኛል። File (.vhd) LPM_PACK.vhd በ ውስጥ librariesvhdllpm ማውጫ።
አካል LPM_MULT አጠቃላይ (LPM_WIDTHA: ተፈጥሯዊ; LPM_WIDTHB: ተፈጥሯዊ; LPM_WIDTHS: ተፈጥሯዊ: = 1; LPM_WIDTHP: ተፈጥሯዊ;
LPM_ውክልና፡ string := "ያልተመዘገበ"; LPM_PIPELINE፡ ተፈጥሯዊ፡= 0; LPM_TYPE፡ ሕብረቁምፊ፡= L_MULT; LPM_HINT፡ ሕብረቁምፊ፡= "ያልተጠቀመ"); ወደብ ( DATAA : በ std_logic_vector (LPM_WIDTHA-1 እስከ 0); DATAB: በ std_logic_vector (LPM_WIDTHB-1 እስከ 0); ACLR: በ std_logic: = '0'; CLOCK: በ std_logic ውስጥ: CL= '0' : = '1'; SUM: በ std_logic_vector (LPM_WIDTHS-1 እስከ 0) := (OTHERS => '0') ፤ ውጤት : ከ std_logic_vector (LPM_WIDTHP-1 እስከ 0)); የመጨረሻ ክፍል;
4.4. VHDL LIBRARY_USE መግለጫ
የVHDL ክፍል መግለጫን ከተጠቀሙ የVHDL LIBRARY-USE መግለጫ አያስፈልግም።
LIBRARY lpm; lpm.lpm_components.all ይጠቀሙ;

ግብረ መልስ ላክ

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 17

4. LPM_MULT (ማባዛት) IP ኮር 683490 | 2020.10.05

4.5. ምልክቶች

ሠንጠረዥ 7.

LPM_MULT የግቤት ሲግናሎች

የምልክት ስም

ያስፈልጋል

መግለጫ

ዳታ[]

አዎ

የውሂብ ግቤት.

ለIntel Stratix 10፣ Intel Arria 10 እና Intel Cyclone 10 GX መሳሪያዎች የግቤት ሲግናል መጠን በDataa ወርድ መለኪያ እሴት ይወሰናል።

ለቆዩ እና ለIntel Cyclone 10 LP መሳሪያዎች፣ የግቤት ሲግናል መጠን በ LPM_WIDTHA ግቤት ዋጋ ይወሰናል።

ዳታብ[]

አዎ

የውሂብ ግቤት.

ለIntel Stratix 10፣ Intel Arria 10 እና Intel Cyclone 10 GX መሳሪያዎች የግቤት ሲግናል መጠን በዳታብ ስፋት መለኪያ እሴት ላይ የተመሰረተ ነው።

ለአሮጌ እና Intel Cyclone 10 LP መሳሪያዎች የግቤት ሲግናል መጠኑ ይወሰናል

በLPM_WIDTHB መለኪያ እሴት ላይ።

ሰዓት

አይ

ለቧንቧ መስመር አጠቃቀም የሰዓት ግቤት።

ለቆዩ እና ለIntel Cyclone 10 LP መሳሪያዎች የሰዓት ምልክቱ ከ0 (ነባሪ) ላሉት LPM_PIPELINE እሴቶች መንቃት አለበት።

ለIntel Stratix 10፣ Intel Arria 10 እና Intel Cyclone 10 GX መሳሪያዎች የLatency ዋጋ ከ1 (ነባሪ) ካልሆነ የሰዓት ምልክቱ መንቃት አለበት።

ክላንክ

አይ

ለቧንቧ መስመር አጠቃቀም ሰዓት ማንቃት። የክላውን ሲግናል ከፍ ሲል፣ የ

የ adder/ subtractor ክወና ይከናወናል. ምልክቱ ዝቅተኛ ሲሆን, ምንም ክወና የለም

ይከሰታል። ከተተወ፣ ነባሪው ዋጋ 1 ነው።

aclr sclr

አይ

የቧንቧ መስመርን ወደ ሁሉም 0ዎች ለመመለስ በማንኛውም ጊዜ ጥቅም ላይ የሚውል ያልተመሳሰለ ግልጽ ምልክት

ከሰዓት ምልክት ጋር የማይመሳሰል። የቧንቧ መስመር ወደ ያልተገለጸ (X) ይጀምራል

የሎጂክ ደረጃ. ውጤቶቹ ወጥነት ያላቸው፣ ግን ዜሮ ያልሆኑ እሴቶች ናቸው።

አይ

የቧንቧ መስመርን ወደ ሁሉም 0ዎች ለመመለስ በማንኛውም ጊዜ ጥቅም ላይ የሚውል የተመሳሰለ ግልጽ ምልክት

ከሰዓት ምልክት ጋር በማመሳሰል። የቧንቧ መስመር ወደ ያልተገለጸ (X) ይጀምራል

የሎጂክ ደረጃ. ውጤቶቹ ወጥነት ያላቸው፣ ግን ዜሮ ያልሆኑ እሴቶች ናቸው።

ሠንጠረዥ 8.

LPM_MULT የውጤት ምልክቶች

የምልክት ስም

ያስፈልጋል

መግለጫ

ውጤት[]

አዎ

የውሂብ ውፅዓት.

ለቆዩ እና ለIntel Cyclone 10 LP መሳሪያዎች፣ የውጤት ሲግናል መጠን በLPM_WIDTHP ግቤት እሴት ላይ የተመሰረተ ነው። LPM_WIDTHP <max (LPM_WIDTHA + LPM_WIDTHB፣ LPM_WIDTHS) ወይም (LPM_WIDTHA + LPM_WIDTHS) ከሆነ፣ LPM_WIDTHP MSBs ብቻ ይገኛሉ።

ለIntel Stratix 10፣ Intel Arria 10 እና Intel Cyclone 10 GX የውጤት ምልክቶች መጠን በውጤቱ ስፋት መለኪያ ይወሰናል።

4.6. የ Stratix V፣ Arria V፣ Cyclone V እና Intel Cyclone 10 LP መሳሪያዎች መለኪያዎች

4.6.1. አጠቃላይ ትር

ሠንጠረዥ 9.

አጠቃላይ ትር

መለኪያ

ዋጋ

የማባዛት ውቅር

የ'ዳታ' ግብዓትን በ'ዳታብ' ግብዓት ማባዛት።

ነባሪ እሴት

መግለጫ

የ'ዳታ' ግብዓትን በ'ዳታብ' ግብዓት ማባዛት።

ለተባዛው ተፈላጊውን ውቅር ይምረጡ.
ቀጠለ…

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 18

ግብረ መልስ ላክ

4. LPM_MULT (ማባዛት) IP ኮር 683490 | 2020.10.05

መለኪያ
የ'ዳታ' ግቤት ምን ያህል ስፋት ሊኖረው ይገባል? የ'ዳታብ' ግቤት ምን ያህል ስፋት ሊኖረው ይገባል? የ'ውጤት' ውፅዓት ስፋት እንዴት መወሰን አለበት? ስፋቱን ይገድቡ

ዋጋ
'ዳታ' ግብዓትን በራሱ ማባዛት (ስኩዌር ኦፕሬሽን)
1-256 ቢት

ነባሪ እሴት

መግለጫ

8 ቢት

የዳታ[] ወደብ ስፋት ይግለጹ።

1-256 ቢት

8 ቢት

የዳታብ[] ወደብ ስፋት ይግለጹ።

ስፋቱን በራስ-ሰር አስሉ ስፋቱን ይገድቡ
1-512 ቢት

በራስ-ሰር ስፋቱን ያሰሉ

የውጤቱን[] ወደብ ስፋት ለመወሰን የተፈለገውን ዘዴ ይምረጡ።

16 ቢት

የውጤቱን[] ወደብ ስፋት ይግለጹ።
ይህ ዋጋ ውጤታማ የሚሆነው በዓይነት መለኪያው ውስጥ ያለውን ስፋት ገድብ ከመረጡ ብቻ ነው።

4.6.2. አጠቃላይ 2 ትር

ሠንጠረዥ 10. አጠቃላይ 2 ትር

መለኪያ

ዋጋ

የውሂብ ግቤት

የ'ዳታብ' ግቤት አውቶቡስ ቋሚ እሴት አለው?

አይ አዎ

የማባዛት አይነት

የትኛው ዓይነት

ያልተፈረመ

ማባዛት ይፈልጋሉ? ተፈርሟል

መተግበር

የትኛውን ማባዣ አተገባበር መጠቀም አለበት?

ነባሪውን ትግበራ ተጠቀም
የተወሰነውን የማባዣ ዑደት ይጠቀሙ (ለሁሉም ቤተሰቦች አይገኝም)
የሎጂክ ክፍሎችን ተጠቀም

ነባሪ እሴት

መግለጫ

አይ

የቋሚውን ዋጋ ለመለየት አዎ የሚለውን ይምረጡ

'ዳታብ' የግቤት አውቶቡስ፣ ካለ።

ያልተፈረመ

ለሁለቱም dataa[] እና datab[] ግብዓቶች የውክልና ቅርጸቱን ይግለጹ።

ነባሪውን ion ይጠቀሙ

የውጤቱን[] ወደብ ስፋት ለመወሰን የተፈለገውን ዘዴ ይምረጡ።

4.6.3. የቧንቧ መስመር ዝርጋታ

ሠንጠረዥ 11. የቧንቧ መስመር

መለኪያ

ቁ

ተግባር?

አዎ

ዋጋ

'aclr' ይፍጠሩ

—

ያልተመሳሰለ ግልጽ ወደብ

ነባሪ እሴት

መግለጫ

አይ

የቧንቧ መስመር ምዝገባን ለማንቃት አዎ የሚለውን ይምረጡ

የማባዛት ውጤት እና የሚፈለገውን ይግለጹ

በሰዓት ዑደት ውስጥ የውጤት መዘግየት. በማንቃት ላይ

የቧንቧ መስመር መመዝገቢያ ተጨማሪ መዘግየትን ይጨምራል

ውጤት.

አልተረጋገጠም።

የ aclr ወደብ ያልተመሳሰለ ግልጽ ለቧንቧ መስመር መዝገብ እንዲጠቀም ለማስቻል ይህን አማራጭ ይምረጡ።
ቀጠለ…

ግብረ መልስ ላክ

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 19

4. LPM_MULT (ማባዛት) IP ኮር 683490 | 2020.10.05

መለኪያ
የ'clken' ሰዓት አንቃ ሰዓት ይፍጠሩ
ማመቻቸት
ምን አይነት ማመቻቸት ይፈልጋሉ?

እሴት -
ነባሪ የፍጥነት አካባቢ

ነባሪ እሴት

መግለጫ

አልተረጋገጠም።

ለቧንቧ መስመር መመዝገቢያ የሰዓት ወደብ ገባሪ ከፍተኛ ሰዓት ማንቃትን ይገልጻል

ነባሪ

ለአይፒ ኮር የተፈለገውን ማመቻቸት ይግለጹ.
የኢንቴል ኳርተስ ፕራይም ሶፍትዌር ለአይፒ ኮር ምርጡን ማመቻቸት ለመወሰን ነባሪ ምረጥ።

4.7. የIntel Stratix 10፣ Intel Aria 10 እና Intel Cyclone 10 GX መሳሪያዎች መለኪያዎች

4.7.1. አጠቃላይ ትር

ሠንጠረዥ 12. አጠቃላይ ትር

መለኪያ

ዋጋ

ነባሪ እሴት

መግለጫ

ማባዣ ውቅረት አይነት
የውሂብ ወደብ ስፋቶች

የ'ዳታ' ግብዓትን በ'ዳታብ' ግብዓት ማባዛት።
'ዳታ' ግብዓትን በራሱ ማባዛት (ስኩዌር ኦፕሬሽን)

የ'ዳታ' ግብዓትን በ'ዳታብ' ግብዓት ማባዛት።

ለተባዛው ተፈላጊውን ውቅር ይምረጡ.

የውሂብ ስፋት

1-256 ቢት

8 ቢት

የዳታ[] ወደብ ስፋት ይግለጹ።

የውሂብ ጎታ ስፋት

1-256 ቢት

8 ቢት

የዳታብ[] ወደብ ስፋት ይግለጹ።

የ'ውጤት' ውፅዓት ስፋት እንዴት መወሰን አለበት?

ዓይነት

ስፋቱን በራስ-ሰር ያሰሉ
ስፋቱን ይገድቡ

በራስ-ሰር ስፋቱን ያሰሉ

የውጤቱን[] ወደብ ስፋት ለመወሰን የተፈለገውን ዘዴ ይምረጡ።

ዋጋ

1-512 ቢት

16 ቢት

የውጤት ስፋት

1-512 ቢት

—

የውጤት[] ወደብ ውጤታማ ስፋት ያሳያል።

4.7.2. አጠቃላይ 2 ትር

ሠንጠረዥ 13. አጠቃላይ 2 ትር

መለኪያ

የውሂብ ግቤት

የ'ዳታብ' ግቤት አውቶቡስ ቋሚ እሴት አለው?

አይ አዎ

ዋጋ

ነባሪ እሴት

መግለጫ

አይ

የቋሚውን ዋጋ ለመለየት አዎ የሚለውን ይምረጡ

'ዳታብ' የግቤት አውቶቡስ፣ ካለ።

ቀጠለ…

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 20

ግብረ መልስ ላክ

4. LPM_MULT (ማባዛት) IP ኮር 683490 | 2020.10.05

መለኪያ

ዋጋ

ከ0 በላይ የሆነ ማንኛውም ዋጋ

የማባዛት አይነት

የትኛው ዓይነት

ያልተፈረመ

ማባዛት ይፈልጋሉ? ተፈርሟል

የትግበራ ዘይቤ

የትኛውን ማባዣ አተገባበር መጠቀም አለበት?

ነባሪውን ትግበራ ተጠቀም
የወሰኑ ማባዣ ወረዳዎች ተጠቀም
የሎጂክ ክፍሎችን ተጠቀም

ነባሪ እሴት

መግለጫ

የዳታብ[] ወደብ ቋሚ እሴት ይግለጹ።

ያልተፈረመ

ለሁለቱም dataa[] እና datab[] ግብዓቶች የውክልና ቅርጸቱን ይግለጹ።

ነባሪውን ion ይጠቀሙ

የውጤቱን[] ወደብ ስፋት ለመወሰን የተፈለገውን ዘዴ ይምረጡ።

4.7.3. የቧንቧ መስመር ዝርጋታ

ሠንጠረዥ 14. የቧንቧ መስመር

መለኪያ

ዋጋ

ተግባሩን የቧንቧ መስመር ማድረግ ይፈልጋሉ?

የቧንቧ መስመር

አይ አዎ

የቆይታ ጊዜ አጽዳ የሲግናል አይነት

ከ0 በላይ የሆነ ማንኛውም ዋጋ።
ምንም ACLR SCLR

አንድ 'clken' ሰዓት ይፍጠሩ

—

ሰዓት ማንቃት

ምን አይነት ማመቻቸት ይፈልጋሉ?

ዓይነት

ነባሪ የፍጥነት አካባቢ

ነባሪ እሴት

መግለጫ

ቁጥር 1 የለም
—

የቧንቧ መስመር መመዝገቢያ ወደ ባለብዙ ውፅዓት ለማንቃት አዎ የሚለውን ይምረጡ። የቧንቧ መስመር መዝገቡን ማንቃት ለውጤቱ ተጨማሪ መዘግየትን ይጨምራል።
የሚፈለገውን የውጤት መዘግየት በሰዓት ዑደት ውስጥ ይግለጹ።
ለቧንቧ መመዝገቢያ የዳግም ማስጀመሪያ አይነት ይግለጹ. ምንም የቧንቧ መስመር መዝገብ ካልተጠቀሙ ምንም ይምረጡ። ለቧንቧ መስመር መዝገብ ያልተመሳሰለ ግልጽ ለመጠቀም ACLR ን ይምረጡ። ይህ የACLR ወደብ ያመነጫል። ለቧንቧ መስመር መመዝገቢያ የተመሳሰለ ግልጽ ለመጠቀም SCLR ን ይምረጡ። ይህ የ SCLR ወደብ ያመነጫል።
ለቧንቧ መስመር መመዝገቢያ የሰዓት ወደብ ገባሪ ከፍተኛ ሰዓት ማንቃትን ይገልጻል

ነባሪ

ለአይፒ ኮር የተፈለገውን ማመቻቸት ይግለጹ.
ለአይ ፒ ኮር ምርጡን ማመቻቸት ለመወሰን Intel Quartus Prime ሶፍትዌርን ለመፍቀድ ነባሪ ምረጥ።

ግብረ መልስ ላክ

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 21

683490 | 2020.10.05 ግብረ መልስ ላክ

5. LPM_ADD_SUB (ማሳያ/ተቀራጭ)

ምስል 4.

የ LPM_ADD_SUB IP ኮር የግብአት እሴቶቹን ድምር ወይም ልዩነት የያዘ ውፅዓት ለማዘጋጀት የውሂብ ስብስቦችን ለመጨመር ወይም ለመቀነስ ተጨማሪ ወይም ተቀናሽ እንዲተገብሩ ያስችልዎታል።

የሚከተለው ምስል የLPM_ADD_SUB IP ኮር ወደቦችን ያሳያል።

LPM_ADD_SUB ወደቦች

LPM_ADD_SUB add_sub cin

ዳታ[]

የሰዓት ክላንክ ዳታብ[] aclr

ውጤት[] የተትረፈረፈ cout

inst

5.1. ባህሪያት
LPM_ADD_SUB IP ኮር የሚከተሉትን ባህሪያት ያቀርባል፡- · አዴር፣ ተተኪ እና ተለዋዋጭ በሆነ መልኩ የሚዋቀር adder/ subtractor ያመነጫል።
ተግባራት. · የውሂብ ስፋት 1 ቢት ይደግፋል። · እንደ የተፈረመ እና ያልተፈረመ የውሂብ ውክልና ቅርጸትን ይደግፋል። · አማራጭ ማጓጓዝ (መበደር)፣ ያልተመሳሰለ ግልጽ እና ሰዓት ማንቃትን ይደግፋል
የግቤት ወደቦች. · አማራጭ ማጓጓዝ (መበደር) እና የተትረፈረፈ የውጤት ወደቦችን ይደግፋል። · አንዱን የግቤት ዳታ አውቶቡሶችን ለቋሚ ይመድባል። · የቧንቧ ዝርጋታ በሚዋቀር የውጤት መዘግየት ይደግፋል።

ISO 9001: 2015 ተመዝግቧል

5. LPM_ADD_SUB (Adder/ Subtractor) 683490 | 2020.10.05
5.2. Verilog HDL ፕሮቶታይፕ
የሚከተለው የVerilog HDL ፕሮቶታይፕ በቬሪሎግ ዲዛይን ውስጥ ይገኛል። File (.v) lpm.v በ ውስጥ edasynthesis ማውጫ.
ሞጁል lpm_add_sub (ውጤት ፣ ኮውት ፣ የተትረፈረፈ ፣ add_sub ፣ cin ፣ dataa ፣ datab ፣ ሰዓት ፣ clken ፣ aclr); መለኪያ lpm_type = "lpm_add_sub"; መለኪያ lpm_width = 1; መለኪያ lpm_direction = "UUSED"; መለኪያ lpm_representation = "ሲግናል"; መለኪያ lpm_pipeline = 0; መለኪያ lpm_hint = "ያልተጠቀመ"; ግብዓት [lpm_width-1:0] dataa, datab; ግቤት add_sub, cin; የግቤት ሰዓት; የግቤት ክላንክ; ግቤት aclr; ውጤት [lpm_width-1:0] ውጤት; የውጤት መጨናነቅ, ከመጠን በላይ መፍሰስ; endmodule
5.3. የVHDL አካል መግለጫ
የVHDL አካል መግለጫ በVHDL ዲዛይን ውስጥ ይገኛል። File (.vhd) LPM_PACK.vhd በ ውስጥ librariesvhdllpm ማውጫ።
አካል LPM_ADD_SUB አጠቃላይ (LPM_WIDTH: ተፈጥሯዊ;
LPM_DIRECTION : string : = "Unused"; LPM_ውክልና፡ ሕብረቁምፊ፡= "የተፈረመ"፤ LPM_PIPELINE፡ ተፈጥሯዊ፡= 0; LPM_TYPE ፡ string = L_ADD_SUB; LPM_HINT፡ ሕብረቁምፊ፡= "ያልተጠቀመ"); ወደብ (DATAA : በ std_logic_vector (LPM_WIDTH-1 እስከ 0); DATAB: በ std_logic_vector (LPM_WIDTH-1 እስከ 0); ACLR: በ std_logic: = '0'; CLOCK: በ std_logic ውስጥ: CL '0'; : = '1'; CIN: በ std_logic: = 'Z'; በ std_logic: = '1'; RESULT: out std_logic_vector(LPM_WIDTH-1 down to 0); out std_logic; የመጨረሻ ክፍል;
5.4. VHDL LIBRARY_USE መግለጫ
የVHDL ክፍል መግለጫን ከተጠቀሙ የVHDL LIBRARY-USE መግለጫ አያስፈልግም።
LIBRARY lpm; lpm.lpm_components.all ይጠቀሙ;
5.5. ወደቦች
የሚከተሉት ሰንጠረዦች የ LPM_ADD_SUB IP ኮር የግብአት እና የውጤት ወደቦች ይዘረዝራሉ።

ግብረ መልስ ላክ

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 23

5. LPM_ADD_SUB (Adder/ Subtractor) 683490 | 2020.10.05

ሠንጠረዥ 15. LPM_ADD_SUB IP ኮር ግቤት ወደቦች

የወደብ ስም

ያስፈልጋል

መግለጫ

ሲን

አይ

ወደ ዝቅተኛ-ትዕዛዝ ቢት ይውሰዱ። ለተጨማሪ ክዋኔዎች ነባሪ እሴቱ 0. ለ

የመቀነስ ስራዎች፣ ነባሪው ዋጋ 1 ነው።

ዳታ[]

አዎ

የውሂብ ግቤት. የግቤት ወደቡ መጠን በ LPM_WIDTH ልኬት ዋጋ ላይ ይወሰናል።

ዳታብ[]

አዎ

የውሂብ ግቤት. የግቤት ወደቡ መጠን በ LPM_WIDTH ልኬት ዋጋ ላይ ይወሰናል።

add_sub

አይ

በመደመር እና በመቀነስ መካከል ተለዋዋጭ መቀያየርን ለማንቃት አማራጭ የግቤት ወደብ

ተግባራት. የLPM_DIRECTION መለኪያ ጥቅም ላይ ከዋለ add_sub መጠቀም አይቻልም። ከሆነ

ተትቷል፣ ነባሪ እሴቱ ADD ነው። ኢንቴል እንዲጠቀሙ ይመክራል።

የLPM_DIRECTION መለኪያ የLPM_ADD_SUB ተግባርን የሚገልጽ፣

ቋሚ ለ add_sub ወደብ ከመመደብ ይልቅ።

ሰዓት

አይ

ለቧንቧ መስመር አጠቃቀም ግቤት. የሰዓት ወደብ ለቧንቧ መስመር የሰዓት ግቤት ያቀርባል

ክወና. ለLPM_PIPELINE ዋጋዎች ከ0 (ነባሪ)፣ የሰዓት ወደብ መሆን አለበት።

ነቅቷል.

ክላንክ

አይ

ለቧንቧ መስመር አጠቃቀም ሰዓት ማንቃት። የክላንክ ወደብ ከፍ ብሎ ሲረጋገጥ፣ መጨመሪያው/

የመቀነስ ሥራ ይከናወናል. ምልክቱ ዝቅተኛ ሲሆን, ምንም ክዋኔ አይከሰትም. ከሆነ

ተትቷል፣ ነባሪው ዋጋ 1 ነው።

aclr

አይ

ለቧንቧ መስመር አጠቃቀም የማይመሳሰል ግልጽ። የቧንቧ መስመር ወደ ያልተገለጸ (X) ይጀምራል

የሎጂክ ደረጃ. የ aclr ወደብ በማንኛውም ጊዜ የቧንቧ መስመርን ወደ ሁሉም 0ዎች ለማቀናበር ጥቅም ላይ ሊውል ይችላል,

ከሰዓት ምልክት ጋር የማይመሳሰል።

ሠንጠረዥ 16. LPM_ADD_SUB IP ኮር የውጤት ወደቦች

የወደብ ስም

ያስፈልጋል

መግለጫ

ውጤት[]

አዎ

የውሂብ ውፅዓት. የውጤት ወደብ መጠን በ LPM_WIDTH ግቤት ላይ ይወሰናል

ዋጋ.

ኮት

አይ

በጣም አስፈላጊ የሆነውን ቢት (ኤም.ኤስ.ቢ.) ማካሄድ (መበደር)። የኩውት ወደብ አካላዊ አለው

እንደ MSB ተሸካሚ (መበደር) ትርጓሜ። የኩውት ወደብ ይገነዘባል

UNSIGNED ክወናዎች ውስጥ ከመጠን ያለፈ. የኩምቢው ወደብ በተመሳሳይ መንገድ ይሰራል

የተፈረመ እና ያልተመዘገቡ ስራዎች።

የተትረፈረፈ

አይ

አማራጭ የትርፍ ፍሰት ልዩ ውፅዓት። የተትረፈረፈ ወደብ እንደ አካላዊ ትርጓሜ አለው።

ተሸካሚው XOR ወደ MSB ከኤም.ኤስ.ቢ. የተትረፈረፈ ወደብ

ውጤቱ ከተገኘው ትክክለኛነት ሲያልፍ ያስረግጣል፣ እና ጥቅም ላይ የሚውለው እ.ኤ.አ

LPM_REPRESENTATION ልኬት ዋጋ SIGNED ነው።

5.6. መለኪያዎች

የሚከተለው ሰንጠረዥ የ LPM_ADD_SUB IP ዋና መለኪያዎችን ይዘረዝራል።

ሠንጠረዥ 17. LPM_ADD_SUB IP Core Parameters

የመለኪያ ስም LPM_WIDTH

ኢንቲጀር ይተይቡ

ያስፈልጋል አዎ

መግለጫ
የዳታ[]፣ datab[] እና የውጤት[] ወደቦችን ስፋቶች ይገልጻል።

LPM_DIRECTION

ሕብረቁምፊ

አይ

እሴቶች ADD፣ SUB እና ጥቅም ላይ ያልዋሉ ናቸው። ከተተወ፣ ነባሪው እሴቱ DEFAULT ነው፣ ይህም መለኪያው እሴቱን ከ add_sub ወደብ እንዲወስድ ይመራል። LPM_DIRECTION ጥቅም ላይ ከዋለ የ add_sub ወደብ መጠቀም አይቻልም። ኢንቴል ቋሚ ወደ add_sub ወደብ ከመመደብ ይልቅ የLPM_ADD_SUB ተግባርን ለመጥቀስ የLPM_DIRECTION መለኪያን እንድትጠቀም ይመክራል።
ቀጠለ…

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 24

ግብረ መልስ ላክ

5. LPM_ADD_SUB (Adder/ Subtractor) 683490 | 2020.10.05

የመለኪያ ስም LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
የታሰበ_DEVICE_FAMILY

የሕብረቁምፊ ኢንቲጀር ሕብረቁምፊ ሕብረቁምፊ ኢንቲጀር ይተይቡ
ሕብረቁምፊ

የሚፈለግ የለም የለም የለም የለም የለም
አይ

መግለጫ
የተከናወነውን የመደመር አይነት ይገልጻል። እሴቶች የተፈረሙ እና ያልተመዘገቡ ናቸው። ከተተወ፣ ነባሪ እሴቱ ተፈርሟል። ይህ ግቤት ወደ SIGNED ሲዋቀር፣አድደሩ/ተቀራሹ የውሂብ ግቤትን እንደ የተፈረመ ሁለት ማሟያ ይተረጉመዋል።
ከውጤቱ[] ውፅዓት ጋር የተጎዳኙ የቆይታ ጊዜ ዑደቶች ብዛት ይገልጻል። የዜሮ (0) እሴት የሚያመለክተው ምንም መዘግየት አለመኖሩን እና ሙሉ በሙሉ ጥምር ተግባር በቅጽበት እንደሚሆን ነው። ከተተወ፣ ነባሪው ዋጋ 0 ነው (የቧንቧ መስመር የሌለው)።
በVHDL ንድፍ ውስጥ ኢንቴል-ተኮር መለኪያዎችን እንዲገልጹ ያስችልዎታል files (.vhd) ነባሪው ዋጋ ጥቅም ላይ ያልዋለ ነው።
በVHDL ዲዛይን ውስጥ የፓራሜትራይዝድ ሞጁሎች (LPM) ህጋዊ አካል ስም ቤተ-መጽሐፍትን ይለያል files.
ኢንቴል-ተኮር መለኪያ. የONE_INPUT_IS_CONSTANT ልኬትን በVHDL ንድፍ ውስጥ ለመለየት የLPM_HINT መለኪያን መጠቀም አለቦት fileኤስ. እሴቶቹ አዎ፣ አይ እና ጥቅም ላይ ያልዋሉ ናቸው። አንድ ግቤት ቋሚ ከሆነ የበለጠ ማመቻቸትን ያቀርባል. ከተተወ፣ ነባሪው ዋጋ NO ነው።
ኢንቴል-ተኮር መለኪያ. በVHDL ዲዛይን ውስጥ የMAXIMIZE_SPEED ልኬትን ለመለየት የLPM_HINT መለኪያን መጠቀም አለቦት fileኤስ. በ 0 እና 10 መካከል ያለውን ዋጋ መግለጽ ይችላሉ። ጥቅም ላይ ከዋለ፣ ኢንቴል ኳርትስ ፕራይም ሶፍትዌር የተወሰነውን የ LPM_ADD_SUB ተግባርን ለፍጥነት ከማሽከርከር ይልቅ ለማመቻቸት ይሞክራል እና የማመቻቸት ቴክኒክ አመክንዮ አማራጩን ይሽራል። MAXIMIZE_SPEED ጥቅም ላይ ካልዋለ፣ በምትኩ የማሻሻያ ቴክኒክ አማራጩ ዋጋ ጥቅም ላይ ይውላል። የMAXIMIZE_SPEED ቅንብር 6 ወይም ከዚያ በላይ ከሆነ፣ ማጠናከሪያው LPM_ADD_SUB IP ኮርን ለከፍተኛ ፍጥነት የተሸከሙ ሰንሰለቶችን በመጠቀም ያመቻቻል። መቼቱ 5 ወይም ከዚያ ያነሰ ከሆነ, ኮምፕሌተሩ ንድፉን ያለ ተሸካሚ ሰንሰለቶች ይተገብራል. ይህ ግቤት የ add_sub ወደብ ጥቅም ላይ በማይውልበት ጊዜ ብቻ ለሳይክሎን፣ Stratix እና Stratix GX መሣሪያዎች መገለጽ አለበት።
ይህ ግቤት ለሞዴሊንግ እና ለባህሪ ማስመሰል ዓላማዎች ያገለግላል። የፓራሜትር አርታዒው የዚህን ግቤት ዋጋ ያሰላል.

ግብረ መልስ ላክ

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 25

683490 | 2020.10.05 ግብረ መልስ ላክ

6. LPM_COMPARE (Comparator)

ምስል 5.

LPM_COMPARE IP core በመካከላቸው ያለውን ግንኙነት ለማወቅ የሁለት የውሂብ ስብስቦችን ዋጋ ያወዳድራል። በጣም ቀላል በሆነ መልኩ፣ ሁለት ቢት ዳታዎች እኩል መሆናቸውን ለማወቅ ልዩ-OR በር መጠቀም ይችላሉ።

የሚከተለው ምስል የ LPM_COMPARE IP ኮር ወደቦችን ያሳያል።

LPM_COMPARE ወደቦች

LPM_አወዳድር

ክላንክ

አልብ

አኢብ

ዳታ[]

አግቢ

ዳታብ[]

ageb

ሰዓት

አኔብ

aclr

አለብ

inst

6.1. ባህሪያት
LPM_COMPARE IP ኮር የሚከተሉትን ባህሪያት ያቀርባል፡- · ሁለት የውሂብ ስብስቦችን ለማነፃፀር የማነፃፀሪያ ተግባር ያመነጫል · የውሂብ ስፋት 1 ቢት ይደግፋል · የውሂብ ውክልና ቅርፀትን ለምሳሌ የተፈረመ እና ያልተፈረመ · የሚከተሉትን የውጤት ዓይነቶች ይፈጥራል።
- alb (ግቤት A ከግቤት B ያነሰ ነው) - aeb (ግቤት A ከግብአት B ጋር እኩል ነው) - agb (ግቤት A ከግቤት B ይበልጣል) - አጌብ (ግቤት A ከግብአት B ይበልጣል ወይም እኩል ነው) - aneb ( ግብዓት A ከግብአት B ጋር እኩል አይደለም) — አለብ (ግቤት A ከግብአት B ያነሰ ወይም እኩል ነው) · አማራጭ ያልተመሳሰለ ግልጽ እና ሰዓት የግቤት ወደቦችን ይደግፋል · ዳታብ[] ግብዓትን ወደ ቋሚ ይመድባል · የቧንቧ መስመርን በሚዋቀር የውጤት መዘግየት ይደግፋል

ISO 9001: 2015 ተመዝግቧል

6. LPM_COMPARE (Comparator) 683490 | 2020.10.05
6.2. Verilog HDL ፕሮቶታይፕ
የሚከተለው የVerilog HDL ፕሮቶታይፕ በቬሪሎግ ዲዛይን ውስጥ ይገኛል። File (.v) lpm.v በ ውስጥ edasynthesis ማውጫ.
ሞጁል lpm_compare ( alb, aeb, agb, aleb, aneb, ageb, dataa, datab, clock, clken, aclr); መለኪያ lpm_type = "lpm_compare"; መለኪያ lpm_width = 1; መለኪያ lpm_representation = "ያልተመደበ"; መለኪያ lpm_pipeline = 0; መለኪያ lpm_hint = "ያልተጠቀመ"; ግብዓት [lpm_width-1:0] dataa, datab; የግቤት ሰዓት; የግቤት ክላንክ; ግቤት aclr; ውፅኢት አልብ፣ ኤብ፣ አግብ፣ አለብ፣ አነብ፣ አግብ; endmodule
6.3. የVHDL አካል መግለጫ
የVHDL አካል መግለጫ በVHDL ዲዛይን ውስጥ ይገኛል። File (.vhd) LPM_PACK.vhd በ ውስጥ librariesvhdllpm ማውጫ።
አካል LPM_COMPARE አጠቃላይ (LPM_WIDTH: ተፈጥሯዊ;
LPM_ውክልና፡ string := "ያልተመዘገበ"; LPM_PIPELINE፡ ተፈጥሯዊ፡= 0; LPM_TYPE፡ ሕብረቁምፊ፡= L_COMPARE; LPM_HINT፡ ሕብረቁምፊ፡= "ያልተጠቀመ"); ወደብ (DATAA : በ std_logic_vector (LPM_WIDTH-1 እስከ 0); DATAB: በ std_logic_vector (LPM_WIDTH-1 እስከ 0); ACLR: በ std_logic: = '0'; CLOCK: በ std_logic ውስጥ: CL '0'; : = '1'; AGB: out std_logic; AEB : out std_logic; የመጨረሻ ክፍል;
6.4. VHDL LIBRARY_USE መግለጫ
የVHDL ክፍል መግለጫን ከተጠቀሙ የVHDL LIBRARY-USE መግለጫ አያስፈልግም።
LIBRARY lpm; lpm.lpm_components.all ይጠቀሙ;
6.5. ወደቦች
የሚከተሉት ሰንጠረዦች ለ LMP_COMPARE IP ኮር የግብአት እና የውጤት ወደቦች ይዘረዝራሉ።

ግብረ መልስ ላክ

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 27

6. LPM_COMPARE (Comparator) 683490 | 2020.10.05

ሠንጠረዥ 18. LPM_COMPARE የአይፒ ኮር ግቤት ወደቦች

የወደብ ስም

ያስፈልጋል

መግለጫ

ዳታ[]

አዎ

የውሂብ ግቤት. የግቤት ወደቡ መጠን በ LPM_WIDTH ልኬት ዋጋ ላይ ይወሰናል።

ዳታብ[]

አዎ

የውሂብ ግቤት. የግቤት ወደቡ መጠን በ LPM_WIDTH ልኬት ዋጋ ላይ ይወሰናል።

ሰዓት

አይ

ለቧንቧ መስመር አጠቃቀም የሰዓት ግቤት። የሰዓት ወደብ ለቧንቧ መስመር የሰዓት ግቤት ያቀርባል

ክወና. ለLPM_PIPELINE ዋጋዎች ከ0 (ነባሪ)፣ የሰዓት ወደብ መሆን አለበት።

ነቅቷል.

ክላንክ

አይ

ለቧንቧ መስመር አጠቃቀም ሰዓት ማንቃት። የ claken ወደብ ከፍተኛ ሲረጋገጥ, የ

የንጽጽር ክዋኔ ይከናወናል. ምልክቱ ዝቅተኛ ሲሆን, ምንም ክዋኔ አይከሰትም. ከሆነ

ተትቷል፣ ነባሪው ዋጋ 1 ነው።

aclr

አይ

ለቧንቧ መስመር አጠቃቀም የማይመሳሰል ግልጽ። የቧንቧ መስመር ወደ ላልተወሰነ (X) አመክንዮ ይጀምራል

ደረጃ. የ aclr ወደብ በማንኛውም ጊዜ የቧንቧ መስመርን ወደ ሁሉም 0ዎች ለማቀናበር ጥቅም ላይ ሊውል ይችላል,

ከሰዓት ምልክት ጋር የማይመሳሰል።

ሠንጠረዥ 19. LPM_COMPARE የአይፒ ኮር የውጤት ወደቦች

የወደብ ስም

ያስፈልጋል

መግለጫ

አልብ

አይ

የውጤት ወደብ ለማነፃፀር. ግቤት A ከግብአት B ያነሰ ከሆነ ተረጋግጧል።

አኢብ

አይ

የውጤት ወደብ ለማነፃፀር. ግብአት A ከግብአት B ጋር እኩል ከሆነ ተረጋግጧል።

አግቢ

አይ

የውጤት ወደብ ለማነፃፀር. ግቤት A ከግብአት B የሚበልጥ ከሆነ ተረጋግጧል።

ageb

አይ

የውጤት ወደብ ለማነፃፀር. ግቤት A ከግቤት የበለጠ ወይም እኩል ከሆነ ተረጋግጧል

አኔብ

አይ

የውጤት ወደብ ለማነፃፀር. ግብአት A ከግብአት B ጋር እኩል ካልሆነ ተረጋግጧል።

አለብ

አይ

የውጤት ወደብ ለማነፃፀር. ግብአት A ከግብአት B ያነሰ ወይም እኩል ከሆነ የተረጋገጠ።

6.6. መለኪያዎች

የሚከተለው ሠንጠረዥ የ LPM_COMPARE IP ኮር መለኪያዎችን ይዘረዝራል።

ሠንጠረዥ 20. LPM_COMPARE IP core Parameters

የመለኪያ ስም

ዓይነት

ያስፈልጋል

LPM_WIDTH

ኢንቲጀር አዎ

LPM_REPRESENTATION

ሕብረቁምፊ

አይ

LPM_PIPELINE

ኢንቲጀር ቁጥር

LPM_HINT

ሕብረቁምፊ

አይ

መግለጫ
የዳታ[] እና የዳታብ[] ወደቦችን ስፋቶች ይገልጻል።
የተከናወነውን የንፅፅር አይነት ይገልጻል። እሴቶች የተፈረሙ እና ያልተመዘገቡ ናቸው። ከተተወ፣ ነባሪው እሴቱ ያልተመዘገበ ነው። ይህ ግቤት እሴት ወደ SIGNED ሲዋቀር፣ ኮምፓሬተሩ የውሂብ ግቤትን እንደ የተፈረመ የሁለት ማሟያ ይተረጉመዋል።
ከአልብ፣ aeb፣ agb፣ ageb፣ aleb፣ ወይም aneb ውፅዓት ጋር የተቆራኙ የቆይታ ዑደቶችን ብዛት ይገልጻል። የዜሮ (0) እሴት የሚያመለክተው ምንም መዘግየት አለመኖሩን እና ሙሉ በሙሉ ጥምር ተግባር በቅጽበት እንደሚሆን ነው። ከተተወ፣ ነባሪው ዋጋ 0 ነው (ከቧንቧ ያልተሰራ)።
በVHDL ንድፍ ውስጥ ኢንቴል-ተኮር መለኪያዎችን እንዲገልጹ ያስችልዎታል files (.vhd) ነባሪው ዋጋ ጥቅም ላይ ያልዋለ ነው።
ቀጠለ…

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 28

ግብረ መልስ ላክ

6. LPM_COMPARE (Comparator) 683490 | 2020.10.05
የመለኪያ ስም LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

ሕብረቁምፊን ይተይቡ
ሕብረቁምፊ

የሚፈለግ ቁ
አይ

መግለጫ
በVHDL ዲዛይን ውስጥ የፓራሜትራይዝድ ሞጁሎች (LPM) ህጋዊ አካል ስም ቤተ-መጽሐፍትን ይለያል files.
ይህ ግቤት ለሞዴሊንግ እና ለባህሪ ማስመሰል ዓላማዎች ያገለግላል። የፓራሜትር አርታዒው የዚህን ግቤት ዋጋ ያሰላል.
ኢንቴል-ተኮር መለኪያ. የONE_INPUT_IS_CONSTANT ልኬትን በVHDL ንድፍ ውስጥ ለመለየት የLPM_HINT መለኪያን መጠቀም አለቦት fileኤስ. እሴቶቹ አዎ፣ አይ ወይም ጥቅም ላይ ያልዋሉ ናቸው። አንድ ግቤት ቋሚ ከሆነ የበለጠ ማመቻቸትን ያቀርባል. ከተተወ፣ ነባሪው ዋጋ NO ነው።

ግብረ መልስ ላክ

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 29

683490 | 2020.10.05 ግብረ መልስ ላክ

7. ALTECC (የስህተት ማስተካከያ ኮድ፡ ኢንኮደር/ዲኮደር) አይፒ ኮር

ምስል 6.

ኢንቴል የECC ተግባርን ተግባራዊ ለማድረግ የALTECC IP ኮር ያቀርባል። ECC በመረጃ ስርጭት ጊዜ በተቀባዩ በኩል የሚከሰተውን የተበላሸ መረጃን ያገኛል። ይህ የስህተት ማስተካከያ ዘዴ በፍንዳታ ሳይሆን በዘፈቀደ ለሚከሰቱ ሁኔታዎች በጣም ተስማሚ ነው።

ECC ስህተቶችን በመረጃ ኢንኮዲንግ እና ዲኮዲንግ ሂደት ፈልጎ ያገኛል። ለ example, ECC በማስተላለፊያ አፕሊኬሽን ውስጥ ሲተገበር ከምንጩ የተነበበው መረጃ ወደ ተቀባዩ ከመላኩ በፊት በኮድ ተቀምጧል። ከመቀየሪያው የሚወጣው ውፅዓት (የኮድ ቃል) ከተመጣጣኝ ቢት ብዛት ጋር የተያያዘውን ጥሬ መረጃ ያካትታል። ትክክለኛው የተመጣጠነ ቢት ብዛት በግቤት ውሂቡ ላይ ባለው የቢት ብዛት ይወሰናል። የመነጨው ኮድ ቃል ወደ መድረሻው ይተላለፋል።

ተቀባዩ የኮድ ቃሉን ተቀብሎ ዲኮድ ያደርገዋል። በዲኮደር የተገኘ መረጃ ስህተት መፈጠሩን ይወስናል። ዲኮደር ነጠላ-ቢት እና ድርብ-ቢት ስህተቶችን ያገኛል፣ነገር ግን ነጠላ-ቢት ስህተቶችን በተበላሸው ውሂብ ብቻ ማስተካከል ይችላል። ይህ ዓይነቱ ኢሲሲ ነጠላ የስህተት ማስተካከያ ድርብ ስህተት ማወቂያ (SECDED) ነው።

የALTECC IP ኮር ኢንኮደር እና ዲኮደር ተግባራትን ማዋቀር ይችላሉ። ወደ ኢንኮደሩ የገባው የውሂብ ግቤት የኮድ ቃል ለማመንጨት የተቀረፀው የውሂብ ግቤት እና የመነጨው እኩልነት ቢት ጥምረት ነው። የመነጨው ኮድ ቃሉ የመድረሻ እገዳው ላይ ከመድረሱ በፊት ለመፍታታት ወደ ዲኮደር ሞጁል ይተላለፋል። ዲኮደሩ በተቀበለው የኮድ ቃል ውስጥ ምንም ስህተት እንዳለ ለመወሰን ሲንድሮም ቬክተር ያመነጫል። ዲኮደሩ ውሂቡን የሚያስተካክለው ነጠላ-ቢት ስህተቱ ከዳታ ቢትስ ከሆነ ብቻ ነው። የነጠላ ቢት ስህተቱ ከፓርቲ ቢትስ ከሆነ ምንም ምልክት አልተጠቆመም። ዲኮደሩ የተቀበለውን መረጃ ሁኔታ እና ካለም በዲኮደር የተወሰደውን እርምጃ የሚያሳዩ የሰንደቅ ምልክቶች አሉት።

የሚከተሉት አኃዞች የ ALTECC IP ኮር ወደቦች ያሳያሉ።

ALTECC ኢንኮደር ወደቦች

ALTECC_ENCODER

ውሂብ[]

q[]

ሰዓት

ሰዓት ቆጣሪ

aclr

inst

ISO 9001: 2015 ተመዝግቧል

7. ALTECC (የስህተት ማስተካከያ ኮድ፡ ኢንኮደር/ዲኮደር) IP Core 683490 | 2020.10.05

ምስል 7. ALTECC ዲኮደር ወደቦች

ALTECC_DECODER

ውሂብ[] የሰዓት ሰዓት

q[] ስህተት_ተገኝቷል ስህተት_የታረመ
ስህተት_ሞት

aclr

inst

7.1. የALTECC ኢንኮደር ባህሪዎች

የALTECC ኢንኮደር IP ኮር የሚከተሉትን ባህሪያት ያቀርባል፡- · የሃሚንግ ኮድ ፕላን በመጠቀም ዳታ ኢንኮዲንግ ያከናውናል · የ2 ቢት ዳታ ስፋትን ይደግፋል · የተፈረመ እና ያልተፈረመ የውሂብ ውክልና ቅርፀትን ይደግፋል · የአንድ ወይም ሁለት የሰዓት ዑደቶች የውጤት መዘግየትን ይደግፋል · አማራጭን ይደግፋል ያልተመሳሰለ ግልጽ እና ሰዓት ወደቦችን ማንቃት

የALTECC ኢንኮደር IP core ሃሚንግ ኮድን በመጠቀም ውሂቡን ወደ ውስጥ ያስገባ እና ኮድ ያደርገዋል። የሃሚንግ ኮድ ፕላን እኩልነት ቢትስ ያወጣል እና የውጤት ኮድ ቃሉን ለማምረት ከዋናው ውሂብ ጋር አያይዛቸዋል። የተጨመሩት የተመጣጣኝ ቢት ብዛት በመረጃው ስፋት ላይ የተመሰረተ ነው.

የሚከተለው ሠንጠረዥ ለተለያዩ የውሂብ ስፋቶች የተጨመሩትን የተመጣጠነ ቢት ብዛት ይዘረዝራል። የጠቅላላ ቢትስ ዓምድ አጠቃላይ የግቤት ዳታ ቢትስ እና የተቆራኙ ቢት ቢትዎችን ይወክላል።

ሠንጠረዥ 21.

በመረጃ ወርድ መሠረት የተመጣጣኝ ቢት እና የኮድ ቃል ብዛት

የውሂብ ስፋት

የተመጣጣኝ ቢት ብዛት

ጠቅላላ ቢት (የኮድ ቃል)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

የተመጣጣኝ ቢት አመጣጥ እኩል-ተመጣጣኝ ፍተሻን ይጠቀማል። ተጨማሪው 1 ቢት (በሰንጠረዡ ላይ እንደ +1 የሚታየው) እንደ የኮድ ቃሉ ኤም.ቢ.ቢ. ይህ የኮድ ቃሉ እኩል ቁጥር 1 እንዳለው ያረጋግጣል። ለ example, የዳታ ስፋቱ 4 ቢት ከሆነ, 4 ፓሪቲ ቢት በመረጃው ላይ ተያይዟል በድምሩ 8 ቢት ያለው ኮድ ቃል ይሆናል. ከ7-ቢት ኮድ ቃሉ 8 ቢትስ ከ LSB ያልተለመደ የ1 ዎች ቁጥር ካላቸው፣ የኮድ ቃሉ 8 ኛ ቢት (MSB) 1 ሲሆን አጠቃላይ የ 1 ዎች ቁጥር በኮድ ቃሉ ውስጥ እኩል ያደርገዋል።
የሚከተለው ምስል የመነጨውን የኮድ ቃል እና በ 8-ቢት የውሂብ ግብዓት ውስጥ ያለውን የፓርቲ ቢት እና ዳታ ቢት አደረጃጀት ያሳያል።

ግብረ መልስ ላክ

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 31

7. ALTECC (የስህተት ማስተካከያ ኮድ፡ ኢንኮደር/ዲኮደር) IP Core 683490 | 2020.10.05

ምስል 8.

በ8-ቢት የመነጨ የኮድ ቃል ውስጥ የመለያ ቢት እና የዳታ ቢትስ ዝግጅት

ኤም.ኤስ.ቢ.

ኤል.ኤስ.ቢ

4 እኩልነት ቢት

4 የውሂብ ቢት

የALTECC ኢንኮደር IP core በአንድ ጊዜ ከ2 እስከ 64 ቢት ግቤት ስፋቶችን ብቻ ይቀበላል። ለኢንቴል መሳሪያዎች ተስማሚ የሆኑት 12 ቢት፣ 29 ቢት እና 64 ቢት የግቤት ስፋቶች በቅደም ተከተል 18 ቢት፣ 36 ቢት እና 72 ቢት ውፅዓት ያመነጫሉ። በመለኪያ አርታኢ ውስጥ የቢትሴሌክሽን ውስንነትን መቆጣጠር ይችላሉ።

7.2. Verilog HDL ፕሮቶታይፕ (ALTECC_ENCODER)
የሚከተለው የVerilog HDL ፕሮቶታይፕ በቬሪሎግ ዲዛይን ውስጥ ይገኛል። File (.v) lpm.v በ ውስጥ edasynthesis ማውጫ.
ሞጁል altecc_encoder #(ፓራሜትር የታሰበ_device_family = "ጥቅም ላይ ያልዋለ", ፓራሜትር lpm_pipeline = 0, ፓራሜትር width_codeword = 8, ፓራሜትር width_ዳታ ቃል = 8, ፓራሜትር lpm_type = "altecc_encoder", ፓራሜትር lpm_hint = "ጥቅም ላይ ያልዋለ") (የግቤት ሽቦ አክል, ግብዓት ሽቦ aclr የሽቦ ሰዓት፣ የግቤት ሽቦ [ወርድ_ዳታ ቃል-1፡0] ውሂብ፣ የውጤት ሽቦ [ወርድ_ኮድ ቃል-1፡0] q; endmodule

7.3. Verilog HDL ፕሮቶታይፕ (ALTECC_DECODER)
የሚከተለው የVerilog HDL ፕሮቶታይፕ በቬሪሎግ ዲዛይን ውስጥ ይገኛል። File (.v) lpm.v በ ውስጥ edasynthesis ማውጫ.
ሞጁል altecc_decoder #(ፓራሜትር የታሰበ_device_family = "ጥቅም ላይ ያልዋለ", ፓራሜትር lpm_pipeline = 0, ፓራሜትር ወርድ_codeword = 8, ፓራሜትር ወርድ_ዳታ ቃል = 8, ፓራሜትር lpm_type = "altecc_decoder", ፓራሜትር lpm_hint = "ጥቅም ላይ ያልዋለ") (የግቤት ሽቦ አክል, ግብዓት ሽቦ aclr የሽቦ ሰዓት፣ የግቤት ሽቦ [ወርድ_codeword-1፡0] ውሂብ፣ የውጤት ሽቦ err_corrected፣ የውጤት ሽቦ err_detected፣ outut wire err_fatal፣ የውጤት ሽቦ [ወርድ_ዳታ ቃል-1፡0] q); endmodule

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 32

ግብረ መልስ ላክ

7. ALTECC (የስህተት ማስተካከያ ኮድ፡ ኢንኮደር/ዲኮደር) IP Core 683490 | 2020.10.05
7.4. የVHDL አካል መግለጫ (ALTECC_ENCODER)
የVHDL አካል መግለጫ በVHDL ዲዛይን ውስጥ ይገኛል። File (.vhd) altera_mf_components.vhd በ librariesvhdlaltera_mf ማውጫ።
አካል altecc_encoder አጠቃላይ (የታሰበ_device_family:string): = “ጥቅም ላይ ያልዋለ”፣ lpm_pipeline: natural:= 0; width_codeword: natural:= 8; width_dataword: natural:= 8; lpm_hint:string:= “UNUSED”፤ lpm_encod-type:string:string ”); ወደብ ( aclr: በ std_logic: = '0'; ሰዓት: በ std_logic: = '0'; clocken: በ std_logic: = '1'; ውሂብ: በ std_logic_vector (ስፋት_ዳታ ቃል-1 እስከ 0); q: ከ std_logic_vector -1 እስከ 0)); የመጨረሻ ክፍል;
7.5. የVHDL አካል መግለጫ (ALTECC_DECODER)
የVHDL አካል መግለጫ በVHDL ዲዛይን ውስጥ ይገኛል። File (.vhd) altera_mf_components.vhd በ librariesvhdlaltera_mf ማውጫ።
አካል altecc_decoder አጠቃላይ (የታሰበ_device_family:string): = “ጥቅም ላይ ያልዋለ”፤ lpm_pipeline: natural:= 0; width_codeword: natural:= 8; width_dataword: natural:= 8; lpm_hint:string:= “UNUSED”፤ lpm_decod type:string:string ”); ወደብ ( aclr: በ std_logic: = '0'; ሰዓት: በ std_logic: = '0'; clocken: በ std_logic: = '1'; ውሂብ: በ std_logic_vector ውስጥ (ስፋት_codeword-1 እስከ 0); ስህተት_ታረመ: ውጭ std_logic : ውጪ std_logic; የመጨረሻ ክፍል;
7.6. VHDL LIBRARY_USE መግለጫ
የVHDL ክፍል መግለጫን ከተጠቀሙ የVHDL LIBRARY-USE መግለጫ አያስፈልግም።
LIBRARY altera_mf; altera_mf.altera_mf_components.ሁሉንም ይጠቀሙ;
7.7. ኢንኮደር ወደቦች
የሚከተሉት ሰንጠረዦች የ ALTECC ኢንኮደር IP ኮር የግብአት እና የውጤት ወደቦች ይዘረዝራሉ።

ግብረ መልስ ላክ

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 33

7. ALTECC (የስህተት ማስተካከያ ኮድ፡ ኢንኮደር/ዲኮደር) IP Core 683490 | 2020.10.05

ሠንጠረዥ 22. ALTECC ኢንኮደር ግቤት ወደቦች

የወደብ ስም

ያስፈልጋል

መግለጫ

ውሂብ[]

አዎ

የውሂብ ግቤት ወደብ. የግቤት ወደቡ መጠን በWIDTH_DATAWORD ላይ ይወሰናል

መለኪያ እሴት. የዳታ[] ወደብ የሚቀዳውን ጥሬ መረጃ ይዟል።

ሰዓት

አዎ

የመቀየሪያውን አሠራር ለማመሳሰል የሰዓት ምልክቱን የሚያቀርብ የሰዓት ግቤት ወደብ።

LPM_PIPELINE ዋጋው ከ0 በላይ ሲሆን የሰዓት ወደብ ያስፈልጋል።

ሰዓት ቆጣሪ

አይ

ሰዓት ማንቃት። ከተተወ፣ ነባሪው ዋጋ 1 ነው።

aclr

አይ

ያልተመሳሰለ ግልጽ ግቤት። የነቃ ከፍተኛ aclr ሲግናል በማንኛውም ጊዜ ጥቅም ላይ ሊውል ይችላል

በተመሳሳይ ጊዜ መዝገቦቹን ያጽዱ.

ሠንጠረዥ 23. ALTECC ኢንኮደር የውጤት ወደቦች

የወደብ ስም q[]

ያስፈልጋል አዎ

መግለጫ
ኢንኮድ የተደረገ የውሂብ ውፅዓት ወደብ። የውጤት ወደብ መጠን በWIDTH_CODEWORD ግቤት ዋጋ ይወሰናል።

7.8. ዲኮደር ወደቦች

የሚከተሉት ሰንጠረዦች የ ALTECC ዲኮደር IP ኮር የግብአት እና የውጤት ወደቦች ይዘረዝራሉ።

ሠንጠረዥ 24. ALTECC ዲኮደር ግቤት ወደቦች

የወደብ ስም

ያስፈልጋል

መግለጫ

ውሂብ[]

አዎ

የውሂብ ግቤት ወደብ. የግቤት ወደቡ መጠን በWIDTH_CODEWORD ግቤት ዋጋ ይወሰናል።

ሰዓት

አዎ

የኢንኮዲንግ ሥራን ለማመሳሰል የሰዓት ምልክቱን የሚያቀርብ የሰዓት ግቤት ወደብ። LPM_PIPELINE ዋጋው ከ0 በላይ ሲሆን የሰዓት ወደብ ያስፈልጋል።

ሰዓት ቆጣሪ

አይ

ሰዓት ማንቃት። ከተተወ፣ ነባሪው ዋጋ 1 ነው።

aclr

አይ

ያልተመሳሰለ ግልጽ ግቤት። የነቃው ከፍተኛ aclr ምልክት በማንኛውም ጊዜ መዝገቦቹን ባልተመሳሰል ሁኔታ ለማጽዳት ሊያገለግል ይችላል።

ሠንጠረዥ 25. ALTECC ዲኮደር የውጤት ወደቦች

የወደብ ስም q[]

ያስፈልጋል አዎ

መግለጫ
ዲኮድ የተደረገ የውሂብ ውፅዓት ወደብ። የውጤት ወደብ መጠን በWIDTH_DATAWORD ግቤት ዋጋ ይወሰናል።

ስህተት_አዎ ተገኝቷል

የተቀበለውን ውሂብ ሁኔታ ለማንፀባረቅ ምልክት ያቅርቡ እና የተገኙ ስህተቶችን ይግለጹ።

ስህተት_አስተካክል አዎ መ

የተቀበለውን ውሂብ ሁኔታ ለማንፀባረቅ ምልክት ጠቁም። የነጠላ ቢት ስህተት የተገኘውን እና የተስተካከለበትን ያመለክታል። ውሂቡ አስቀድሞ ስለታረመ መጠቀም ይችላሉ።

ስህተት_ሞት

አዎ

የተቀበለውን ውሂብ ሁኔታ ለማንፀባረቅ ምልክት ጠቁም። ባለሁለት ቢት ስህተት ተገኝቷል ነገር ግን ያልተስተካከለ መሆኑን ያሳያል። ይህ ምልክት ከተረጋገጠ ውሂቡን መጠቀም የለብዎትም።

syn_e

አይ

በነጠላ ቢት ስህተት በተገኘ ቁጥር ከፍ ያለ የውጤት ምልክት

ቢትስ

7.9. ኢንኮደር መለኪያዎች
የሚከተለው ሠንጠረዥ የALTECC ኢንኮደር IP ኮር መለኪያዎችን ይዘረዝራል።

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 34

ግብረ መልስ ላክ

7. ALTECC (የስህተት ማስተካከያ ኮድ፡ ኢንኮደር/ዲኮደር) IP Core 683490 | 2020.10.05

ሠንጠረዥ 26. ALTECC ኢንኮደር መለኪያዎች

የመለኪያ ስም

ዓይነት

ያስፈልጋል

መግለጫ

WIDTH_DATAWORD

ኢንቲጀር አዎ

የጥሬው መረጃ ስፋት ይገልጻል። ዋጋዎች ከ 2 እስከ 64 ናቸው. ከተተወ ነባሪው ዋጋ 8 ነው.

WIDTH_CODEWORD

ኢንቲጀር አዎ

የሚዛመደውን የኮድ ቃል ስፋት ይገልጻል። 6፣ 72፣ 9 እና 17 ሳይጨምር ትክክለኛ እሴቶች ከ33 እስከ 65 ናቸው። ከተተወ፣ ነባሪው ዋጋ 13 ነው።

LPM_PIPELINE

ኢንቲጀር ቁጥር

ለወረዳው የቧንቧ መስመር ይገልጻል. እሴቶቹ ከ 0 ወደ 2 ናቸው. ዋጋው 0 ከሆነ, ወደቦች አልተመዘገቡም. እሴቱ 1 ከሆነ, የውጤት ወደቦች ተመዝግበዋል. እሴቱ 2 ከሆነ, የግቤት እና የውጤት ወደቦች ተመዝግበዋል. ከተተወ ነባሪው ዋጋ 0 ነው።

7.10. ዲኮደር መለኪያዎች

የሚከተለው ሠንጠረዥ የALTECC ዲኮደር IP core መለኪያዎችን ይዘረዝራል።

ሠንጠረዥ 27. ALTECC ዲኮደር መለኪያዎች

የመለኪያ ስም WIDTH_DATAWORD

ኢንቲጀር ይተይቡ

ያስፈልጋል

መግለጫ

አዎ

የጥሬው መረጃ ስፋት ይገልጻል። ዋጋዎች ከ 2 እስከ 64. የ

ነባሪ ዋጋ 8 ነው።

WIDTH_CODEWORD

ኢንቲጀር

አዎ

የሚዛመደውን የኮድ ቃል ስፋት ይገልጻል። ዋጋዎች 6 ናቸው

72፣ 9፣ 17 እና 33 ሳይጨምር ወደ 65። ከተተወ፣ ነባሪው ዋጋ

13 ነው።

LPM_PIPELINE

ኢንቲጀር

አይ

የወረዳውን መመዝገቢያ ይገልጻል. እሴቶቹ ከ 0 እስከ 2 ናቸው. ከሆነ

ዋጋ 0 ነው, ምንም መዝገብ አልተተገበረም. እሴቱ 1 ከሆነ, የ

ምርት ተመዝግቧል። እሴቱ 2 ከሆነ, ሁለቱም ግቤት እና

ምርት ተመዝግቧል። እሴቱ ከ 2 በላይ ከሆነ, ተጨማሪ

መዝገቦች ለተጨማሪው በውጤቱ ላይ ይተገበራሉ

መዘግየት። ከተተወ ነባሪው ዋጋ 0 ነው።

የ'syn_e' ወደብ ይፍጠሩ

ኢንቲጀር

አይ

የ syn_e ወደብ ለመፍጠር ይህን ግቤት ያብሩ።

ግብረ መልስ ላክ

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 35

683490 | 2020.10.05 ግብረ መልስ ላክ

8. Intel FPGA ማባዛት Adder IP ኮር

ምስል 9.

የኢንቴል FPGA ማባዛት Adder (Intel Stratix 10, Intel Arria 10, እና Intel Cyclone 10 GX መሳሪያዎች) ወይም ALTERA_MULT_ADD (Arria V, Stratix V እና Cyclone V መሳሪያዎች) IP core ማባዣ-አዴርን እንዲተገብሩ ይፈቅድልዎታል.

የሚከተለው ምስል የIntel FPGA Multiply Adder ወይም ALTERA_MULT_ADD IP ኮር ወደቦች ያሳያል።

ኢንቴል FPGA ማባዛት Adder ወይም ALTERA_MULT_ADD ወደቦች

ኢንቴል FPGA ማባዛት Adder ወይም ALTERA_MULT_ADD

dataa[] ምልክት ዳታብ[] signb datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] clock0 clock1 clock2 ena0 ena1 ena2 sload_accum
accum_sload chainin[]

scanouta[] ውጤት[]

aclr0 aclr1

inst
ማባዣ-አድደር ጥንድ ግብዓቶችን ይቀበላል, እሴቶቹን አንድ ላይ ያበዛል እና ከዚያም ከሌሎች ጥንዶች ምርቶች ላይ ይጨምራል ወይም ይቀንሳል.
ሁሉም የግቤት ውሂብ ስፋቶች 9-ቢት ስፋት ወይም ትንሽ ከሆኑ ተግባሩ 9 x 9 ውቅረትን ለሚደግፉ መሳሪያዎች 9 x 9 ቢት የግቤት ማባዣ ውቅረትን በDSP ብሎክ ይጠቀማል። ካልሆነ፣ በ18 ቢት እና በ18 ቢት መካከል ስፋቶችን ለማስኬድ የDSP ብሎክ 10 × 18-ቢት የግቤት ማባዣዎችን ይጠቀማል። በርካታ የIntel FPGA Multiply Adder ወይም ALTERA_MULT_ADD IP ኮሮች በንድፍ ውስጥ ከተከሰቱ ተግባራቶቹ የሚከፋፈሉት ለ

ISO 9001: 2015 ተመዝግቧል

8. ኢንቴል FPGA ማባዛት Adder IP ኮር 683490 | 2020.10.05
ወደ እነዚህ ብሎኮች ማዞር የበለጠ ተለዋዋጭ እንዲሆን በተቻለ መጠን ብዙ የተለያዩ የ DSP ብሎኮች። በDSP ብሎክ ያነሱ ማባዣዎች ለተቀረው መሣሪያ የሚወስዱትን መንገዶች በመቀነስ ወደ እገዳው ተጨማሪ የማዞሪያ ምርጫዎችን ይፈቅዳሉ።
ለሚከተሉት ምልክቶች መዝገቦች እና ተጨማሪ የቧንቧ መዝገቦች እንዲሁ በዲኤስፒ ብሎክ ውስጥ ይቀመጣሉ፡ · የውሂብ ግቤት · የተፈረመ ወይም ያልተፈረመ ይምረጡ · መደመር ወይም መቀነስ ይምረጡ · የማባዛት ምርቶች
በውጤቱ ውጤት, የመጀመሪያው መዝገብ በ DSP እገዳ ውስጥ ይቀመጣል. ሆኖም ተጨማሪ የቆይታ መዝገቦች ከእገዳው ውጭ ባሉ አመክንዮአዊ ነገሮች ውስጥ ተቀምጠዋል። ከ DSP ብሎክ ጋር የተቆራኘ፣ ለተባዛው የመረጃ ግብአቶች፣ የቁጥጥር ምልክት ግብዓቶች እና የአድደር ውፅዓቶችን ጨምሮ፣ ከተቀረው መሳሪያ ጋር ለመገናኘት መደበኛ ማዞሪያን ይጠቀሙ። በተግባሩ ውስጥ ያሉ ሁሉም ግንኙነቶች በዲኤስፒ ብሎክ ውስጥ የተወሰነ ማዞሪያን ይጠቀማሉ። የማባዣ የተመዘገበውን የግብዓት መረጃ ከአንድ ማባዣ ወደ አጎራባች ብዜት ለመቀየር አማራጩን ሲመርጡ ይህ ልዩ ማዘዋወር የፈረቃ መመዝገቢያ ሰንሰለቶችን ያካትታል።
ስለ DSP ብሎኮች በማንኛዉም ስትራቲክስ ቪ እና አሪያ ቪ የመሳሪያ ተከታታይ ላይ የበለጠ መረጃ ለማግኘት በሥነ ጽሑፍ እና ቴክኒካል ዶክመንቴሽን ገጽ ላይ ያሉትን የየመመሪያ መጽሐፍትን DSP ብሎኮች ይመልከቱ።
ተዛማጅ መረጃ AN 306፡ ማባዣዎችን በ FPGA መሳሪያዎች መተግበር
በIntel FPGA መሳሪያዎች ውስጥ DSP እና የማህደረ ትውስታ ብሎኮችን በመጠቀም ማባዣዎችን ስለመተግበር የበለጠ መረጃ ይሰጣል።
8.1. ባህሪያት
Intel FPGA Multiply Adder ወይም ALTERA_MULT_ADD IP ኮር የሚከተሉትን ባህሪያት ያቀርባል፡- · የሁለት ውስብስብ የማባዛት ስራዎችን ለማከናወን ማባዣ ያመነጫል.
የቁጥሮች ማስታወሻ፡- በአገር ውስጥ ከሚደገፈው መጠን የሚበልጡ ማባዣዎችን ሲገነቡ/
ከ DSP ብሎኮች መጨፍጨፍ የሚመጣ የአፈፃፀም ተፅእኖ ይሆናል። · የ 1 256 ቢት ዳታ ስፋቶችን ይደግፋል · የተፈረመ እና ያልተፈረመ የውሂብ ውክልና ቅርጸትን ይደግፋል · የቧንቧ መስመር ዝርጋታ በሚዋቀር የግቤት መዘግየት ይደግፋል · በተፈረመ እና ባልተፈረመ የውሂብ ድጋፍ መካከል ተለዋዋጭ የመቀያየር አማራጭ ይሰጣል አማራጭ ያልተመሳሰለ እና የተመሳሰለ ግልጽ እና ሰዓት የግቤት ወደቦችን ያነቃል።

ግብረ መልስ ላክ

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 37

8. ኢንቴል FPGA ማባዛት Adder IP ኮር 683490 | 2020.10.05

8.1.1. ቅድመ-አዴር
በቅድመ-አዴር, ማባዣውን ከመመገብ በፊት መጨመር ወይም መቀነስ ይከናወናሉ.
አምስት ቅድመ-አዴር ሁነታዎች አሉ፡ · ቀላል ሁነታ · Coefficient ሁነታ · የግቤት ሁነታ · ካሬ ሁነታ · ቋሚ ሁነታ

ማስታወሻ፡-

ቅድመ-አዴር ጥቅም ላይ በሚውልበት ጊዜ (የቅድመ-አዴር ኮፊሸን/ግቤት/ካሬ ሁነታ)፣ ሁሉም የመረጃ ግብአቶች ወደ አባዢው ተመሳሳይ የሰዓት ቅንብር ሊኖራቸው ይገባል።

8.1.1.1. ቅድመ-አዴር ቀላል ሁነታ

በዚህ ሁነታ ሁለቱም ኦፔራዎች ከግቤት ወደቦች የተገኙ ናቸው እና ቅድመ-አዴር ጥቅም ላይ አይውልም ወይም አይታለፉም. ይህ ነባሪ ሁነታ ነው።

ምስል 10. ቅድመ-አዴር ቀላል ሁነታ
a0 b0

ብዙ0

ውጤት

8.1.1.2. ቅድመ-አደር Coefficient ሁነታ
በዚህ ሁነታ, አንድ ማባዣ ኦፔራድ ከቅድመ-አዴር, እና ሌላኛው ኦፔራድ ከውስጣዊ ቅንጅት ማከማቻ ያገኛል. የተቀናጀ ማከማቻ እስከ 8 ቅድመ-ቅምጦችን ይፈቅዳል። የቅንጅት ምርጫ ምልክቶች coefsel[0] ናቸው።
ይህ ሁነታ በሚከተለው ቀመር ውስጥ ተገልጿል.

የሚከተለው የአንድ ማባዣ ቅድመ-አደር ኮፊሸን ሁነታን ያሳያል።

ምስል 11. ቅድመ-አድደር Coefficient Mode

ተነባቢ

ብዙ0

+/-

ውጤት

coefsel0 coef

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 38

ግብረ መልስ ላክ

8. ኢንቴል FPGA ማባዛት Adder IP ኮር 683490 | 2020.10.05
8.1.1.3. ቅድመ-አዴር ግቤት ሁነታ በዚህ ሁነታ፣ አንድ ማባዣ ኦፔራድ ከቅድመ-አዴር ያገኛል፣ ሌላኛው ኦፔራንድ ደግሞ ከዳታክ[] ግብዓት ወደብ ያገኛል። ይህ ሁነታ በሚከተለው ቀመር ውስጥ ተገልጿል.

የሚከተለው የአንድ ማባዣ ቅድመ-አዴር ግቤት ሁነታን ያሳያል።

ምስል 12. ቅድመ-አዴር የግቤት ሁነታ
a0 b0

ብዙ0

+/-

ውጤት

8.1.1.4. ቅድመ-አዴር ካሬ ሁነታ ይህ ሁነታ በሚከተለው እኩልታ ውስጥ ተገልጿል.

የሚከተለው የሁለት ማባዣዎች ቅድመ-አዴር ካሬ ሁነታን ያሳያል.

ምስል 13. ቅድመ-አዴር ካሬ ሁነታ
a0 b0

ብዙ0

+/-

ውጤት

8.1.1.5. ቅድመ-አዴር ቋሚ ሁነታ
በዚህ ሁነታ, አንድ ማባዣ ኦፔራድ ከግቤት ወደብ ይወጣል, ሌላኛው ኦፔራንድ ደግሞ ከውስጣዊ ቅንጅት ማከማቻ ያገኛል. የተቀናጀ ማከማቻ እስከ 8 ቅድመ-ቅምጦችን ይፈቅዳል። የቅንጅት ምርጫ ምልክቶች coefsel[0] ናቸው።
ይህ ሁነታ በሚከተለው ቀመር ውስጥ ተገልጿል.

ግብረ መልስ ላክ

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 39

8. ኢንቴል FPGA ማባዛት Adder IP ኮር 683490 | 2020.10.05

የሚከተለው ምስል የአንድ ብዜት ቅድመ-አዴር ቋሚ ሁነታን ያሳያል.

ምስል 14. ቅድመ-አዴር ቋሚ ሁነታ
a0

ብዙ0

ውጤት

coefsel0
ኮፍ
8.1.2. ሲስቶሊክ መዘግየት መዝገብ
በሲስቶሊክ አርክቴክቸር ውስጥ፣ የግብአት ውሂቡ እንደ ዳታ ቋት ሆነው ወደሚሰሩ መዝገቦች ቋት ውስጥ ይመገባል። እያንዳንዱ መዝገብ ግብዓት s ያቀርባልample ወደ አንድ ማባዣ የት በሚመለከታቸው Coefficient ተባዝቶ ነው. የሰንሰለት መጨመሪያው ከተባዛው የተገኘውን ቀስ በቀስ የተጣመሩ ውጤቶችን እና ቀደም ሲል የተመዘገበውን ከ ቼይን[] ግብዓት ወደብ የመጨረሻውን ውጤት ያከማቻል። እያንዳንዱ ማባዛት የሚጨመር አካል በአንድ ዑደት መዘግየት አለበት ስለዚህም ውጤቶቹ አንድ ላይ ሲጨመሩ በትክክል እንዲመሳሰሉ። እያንዳንዱ ተከታታይ መዘግየት ሁለቱንም የተመጣጠነ ማህደረ ትውስታን እና የየራሳቸውን ተባዝቶ የሚጨምሩ ንጥረ ነገሮችን የውሂብ ቋት ለመፍታት ይጠቅማል። ለ example፣ ለሁለተኛው ማባዛት አንድ ነጠላ መዘግየት፣ ለሦስተኛው ማባዛት-አክል አካል ሁለት መዘግየቶች፣ እና የመሳሰሉት።
ምስል 15. ሲስቶሊክ መመዝገቢያዎች
ሲስቶሊክ መዝገቦች

x(t) c(0)

ኤስ -1

ሐ(1)

ኤስ -1

ሐ(2)

ኤስ -1

ሐ (ኤን-1)

ኤስ -1

S -1 y (ቲ)

x(t) ከተከታታይ የግብአት s ውጤቶች ይወክላልamples እና y (t)
የግብአት s ስብስብ ድምርን ይወክላልamples፣ እና በጊዜ፣ በነሱ ተባዝተዋል።
የየራሳቸው ቅንጅቶች. ሁለቱም የግብአት እና የውጤት ውጤቶች ከግራ ወደ ቀኝ ይፈስሳሉ። ከ (0) እስከ c (N-1) የሚባሉትን መለኪያዎች ያመለክታል። የሲስቶሊክ መዘግየት መዝገቦች በ S-1 ይገለፃሉ, 1 ግን የአንድ ሰዓት መዘግየትን ይወክላል. ሲስቶሊክ መዘግየት መዝገቦች በ ላይ ተጨምረዋል
ከውጤቱ ውስጥ ውጤቱን በሚያረጋግጥ መንገድ ለቧንቧ መስመር ግቤቶች እና ውጤቶች
ብዜት ኦፔራድ እና የተጠራቀመው ድምር በአንድ ላይ ይቆያሉ። ይህ የማስኬጃ አካል
የማጣራት ሥራውን የሚያሰላ ወረዳ ለመፍጠር ይባዛል. ይህ ተግባር ነው።
በሚከተለው ቀመር ውስጥ ተገልጿል.

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 40

ግብረ መልስ ላክ

8. ኢንቴል FPGA ማባዛት Adder IP ኮር 683490 | 2020.10.05

N ወደ ክምችት ውስጥ የገባውን የውሂብ ዑደቶች ብዛት ይወክላል፣ y(t) ውጤቱን በሰዓቱ ይወክላል t፣ A(t) በጊዜ t ግቤትን ይወክላል እና B(i) ውህደቶች ናቸው። በቀመር ውስጥ ያሉት t እና i በጊዜ ውስጥ ከተወሰነ ቅጽበት ጋር ይዛመዳሉ፣ ስለዚህም ውጤቱን s ለማስላትample y (t) በጊዜ t፣ የግብአት s ቡድንamples በ N በጊዜ የተለያዩ ነጥቦች፣ ወይም A(n)፣ A(n-1)፣ A(n-2)፣ … A(n-N+1) ያስፈልጋል። የ N ግቤት s ቡድንamples በ N coefficients ተባዝተው አንድ ላይ ተደምረው የመጨረሻውን ውጤት y.
ሲስቶሊክ መመዝገቢያ አርክቴክቸር የሚገኘው ለ 2 ድምር - 4 ሁነታዎች ብቻ ነው። ለሁለቱም ሲስቶሊክ መመዝገቢያ አርክቴክቸር ሁነታዎች፣ የመጀመሪያው የቻይንቲን ምልክት ከ 0 ጋር ማያያዝ አለበት።
የሚከተለው ምስል የ 2 ማባዣዎችን የሲስቶሊክ መዘግየት መመዝገቢያ ትግበራ ያሳያል.
ምስል 16. የ 2 ማባዣዎች የሲስቶሊክ መዘግየት መመዝገቢያ ትግበራ
ቼይን

ብዙ0

+/-

ብዙ1

+/-

ውጤት
የሁለት ማባዣዎች ድምር በሚከተለው ቀመር ውስጥ ተገልጿል.
የሚከተለው ምስል የ 4 ማባዣዎችን የሲስቶሊክ መዘግየት መመዝገቢያ ትግበራ ያሳያል.

ግብረ መልስ ላክ

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 41

8. ኢንቴል FPGA ማባዛት Adder IP ኮር 683490 | 2020.10.05

ምስል 17. የ 4 ማባዣዎች የሲስቶሊክ መዘግየት መመዝገቢያ ትግበራ
ቼይን

ብዙ0

+/-

ብዙ1

+/-

ብዙ2

+/-

ብዙ3

+/-

ውጤት
የአራት ማባዣዎች ድምር በሚከተለው ቀመር ውስጥ ተገልጿል. ምስል 18. የ 4 ማባዣዎች ድምር
የሚከተለው አድቫን ይዘረዝራል።tagየሲስቶሊክ መመዝገቢያ አተገባበር፡ · የ DSP ሃብት አጠቃቀምን ይቀንሳል · በሰንሰለት አደር መዋቅር በመጠቀም በዲኤስፒ ብሎክ ውስጥ ቀልጣፋ ካርታ መስራት ያስችላል።

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 42

ግብረ መልስ ላክ

8. ኢንቴል FPGA ማባዛት Adder IP ኮር 683490 | 2020.10.05

8.1.3. ኮንስታንት ቅድመ-ጫን
የቅድመ-ጭነት ቋሚው የማጠራቀሚያ ኦፕሬተርን ይቆጣጠራል እና የስብስብ ግብረመልስን ያሟላል። ትክክለኛው LOADCONST_VALUE ከ 0 ይደርሳል። ቋሚ ዋጋው ከ 64N ጋር እኩል ነው፣ N = LOADCONST_VALUE። LOADCONST_VALUE ወደ 2 ሲዋቀር ቋሚ ዋጋው ከ64 ጋር እኩል ነው።ይህ ተግባር እንደ አድሎአዊ ማጠጋጋት ሊያገለግል ይችላል።
የሚከተለው ምስል የቅድመ-መጫን ቋሚ አተገባበርን ያሳያል.
ምስል 19. ቅድመ-መጫን ኮንስታንት

Accumulator ግብረመልስ

የማያቋርጥ

ብዙ0

+/-

ብዙ1

+/b1

ውጤት

accum_sload sload_accum

ለሌሎች ማባዣ ትግበራዎች የሚከተሉትን የአይፒ ኮርሶች ይመልከቱ፡- ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4. ድርብ Accumulator
ድርብ ማጠራቀሚያ ባህሪው በስብስብ ግብረመልስ ዱካ ላይ ተጨማሪ መመዝገቢያ ይጨምራል። ድርብ accumulator መዝገብ የሰዓት፣ የሰዓት ማንቃት እና aclr የሚያካትት የውጤት መዝገብ ይከተላል። ተጨማሪው የማጠራቀሚያ መመዝገቢያ ውጤቱን ከአንድ-ዑደት መዘግየት ጋር ይመልሳል። ይህ ባህሪ ተመሳሳይ የንብረት ብዛት ያላቸው ሁለት የማጠራቀሚያ ቻናሎች እንዲኖሩዎት ያስችልዎታል።
የሚከተለው ምስል ድርብ የማጠራቀሚያ አተገባበርን ያሳያል።

ግብረ መልስ ላክ

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 43

8. ኢንቴል FPGA ማባዛት Adder IP ኮር 683490 | 2020.10.05

ምስል 20. ድርብ Accumulator

ድርብ Accu mulator ይመዝገቡ

Accu mulator feedba ck

ብዙ0

+/-

ብዙ1

+/b1

የውጤት ውጤት የውጤት ምዝገባ

8.2. Verilog HDL ፕሮቶታይፕ
የIntel FPGA Multiply Adder ወይም ALTERA_MULT_ADD Verilog HDL ፕሮቶታይፕ ማግኘት ይችላሉ file (altera_mult_add_rtl.v) በ ቤተ መፃህፍትሜጋ ተግባራት ማውጫ።
8.3. የVHDL አካል መግለጫ
የVHDL አካል መግለጫ በ altera_lnsim_components.vhd ውስጥ ይገኛል librariesvhdl altera_lnsim ማውጫ።
8.4. VHDL LIBRARY_USE መግለጫ
የVHDL ክፍል መግለጫን ከተጠቀሙ የVHDL LIBRARY-USE መግለጫ አያስፈልግም።
LIBRARY altera_mf; altera_mf.altera_mf_components.ሁሉንም ይጠቀሙ;

8.5. ምልክቶች

የሚከተሉት ሰንጠረዦች የ Multiply Adder Intel FPGA IPor ALTERA_MULT_ADD IP ኮር የግብአት እና የውጤት ምልክቶችን ይዘረዝራሉ።

ሠንጠረዥ 28. ማባዛት Adder Intel FPGA IPor ALTERA_MULT_ADD የግቤት ሲግናሎች

ሲግናል

ያስፈልጋል

መግለጫ

dataa_0[]/dataa_1[]/

አዎ

dataa_2[]/dataa_3[]

የውሂብ ግቤት ወደ ማባዣው. የግቤት ወደብ [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] ስፋት
ቀጠለ…

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 44

ግብረ መልስ ላክ

8. ኢንቴል FPGA ማባዛት Adder IP ኮር 683490 | 2020.10.05

ሲግናል ዳታብ_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] ሰዓት[1:0] aclr[1:0] sclr[1:0] ena [1:0] ምልክት
ምልክት
scanina[] accum_sload

ያስፈልጋል አዎ አይደለም
አይ አይ አይ አይ አይ
አይ
አይ ቁጥር

መግለጫ
የዚህ አይ ፒ የማስመሰል ሞዴል ለእነዚህ ምልክቶች ያልተወሰነ የግቤት እሴት (X) ይደግፋል። ለእነዚህ ምልክቶች የ X እሴትን ሲሰጡ, የ X እሴቱ በውጤት ምልክቶች ላይ ይሰራጫል.
የውሂብ ግቤት ወደ ማባዣው. የግቤት ሲግናል [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] ስፋት የዚህ አይ ፒ የማስመሰል ሞዴል ለእነዚህ ምልክቶች ያልተወሰነ የግቤት እሴት (X) ይደግፋል። ለእነዚህ ምልክቶች የ X እሴትን ሲሰጡ, የ X እሴት በውጤት ምልክቶች ላይ ይሰራጫል.
የውሂብ ግቤት ወደ ማባዣው. የግቤት ሲግናል [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1፣ … 0] እነዚህን ምልክቶች ለማንቃት INPUT ን ምረጥ preadder ሁነታ መለኪያ። የዚህ አይ ፒ የማስመሰል ሞዴል ለእነዚህ ምልክቶች ያልተወሰነ የግቤት እሴት (X) ይደግፋል። ለእነዚህ ምልክቶች የ X እሴትን ሲሰጡ, የ X እሴት በውጤት ምልክቶች ላይ ይሰራጫል.
የሰዓት ግቤት ወደብ ወደ ተመዝጋቢው መዝገብ። ይህ ምልክት በአይፒ ኮር ውስጥ በማንኛውም መመዝገቢያ መጠቀም ይቻላል. የዚህ አይ ፒ የማስመሰል ሞዴል ለእነዚህ ምልክቶች ያልተወሰነ የግቤት እሴት (X) ይደግፋል። ለእነዚህ ምልክቶች የ X እሴትን ሲሰጡ, የ X እሴት በውጤት ምልክቶች ላይ ይሰራጫል.
ለተዛማጅ መዝገብ ያልተመሳሰለ ግልጽ ግቤት። የዚህ አይ ፒ የማስመሰል ሞዴል ለእነዚህ ምልክቶች ያልተወሰነ የግቤት እሴት (X) ይደግፋል። ለእነዚህ ምልክቶች የ X እሴትን ሲሰጡ, የ X እሴት በውጤት ምልክቶች ላይ ይሰራጫል.
የተመሳሰለ ግልጽ ግቤት ለተዛማጁ መመዝገቢያ። የዚህ አይፒ የማስመሰል ሞዴል ያልተወሰነ የግቤት እሴት Xን ለእነዚህ ምልክቶች ይደግፋል። ለእነዚህ ምልክቶች የ X እሴትን ሲሰጡ, የ X እሴት በውጤት ምልክቶች ላይ ይሰራጫል
የምልክት ግቤትን ለተዛማጅ መመዝገቢያ አንቃ። የዚህ አይ ፒ የማስመሰል ሞዴል ለእነዚህ ምልክቶች ያልተወሰነ የግቤት እሴት (X) ይደግፋል። ለእነዚህ ምልክቶች የ X እሴትን ሲሰጡ, የ X እሴት በውጤት ምልክቶች ላይ ይሰራጫል.
የብዜት ግቤት አሃዛዊ ውክልና ይገልጻል ሀ. የምልክት ምልክቱ ከፍ ያለ ከሆነ፣ ማባዣው የተባዛውን ግብዓት A ምልክት እንደ የተፈረመ ቁጥር ይቆጥረዋል። የምልክት ምልክቱ ዝቅተኛ ከሆነ፣ ማባዣው የማባዣውን ግብዓት A ምልክት ያልተፈረመ ቁጥር አድርጎ ይቆጥረዋል። ይህንን ምልክት ለማንቃት ለ Multipliers A ግብዓቶች መለኪያው የውክልና ፎርማት VARIABLEን ይምረጡ። የዚህ አይ ፒ የማስመሰል ሞዴል ለዚህ ምልክት ያልተወሰነ የግቤት ዋጋ (X) ይደግፋል። ለዚህ ግቤት የ X እሴት ሲያቀርቡ፣ የ X እሴቱ በውጤቱ ምልክቶች ላይ ይሰራጫል።
የብዜት ግቤት ቢ ምልክት የቁጥር ውክልና ይገልጻል። የምልክት ምልክቱ ከፍ ያለ ከሆነ፣ ማባዣው የማባዣውን ግብዓት ቢ ምልክት እንደ የተፈረመ ሁለት ማሟያ ቁጥር ይቆጥረዋል። የምልክት ምልክቱ ዝቅተኛ ከሆነ፣ ማባዣው የማባዣውን ግብዓት ቢ ምልክት ያልተፈረመ ቁጥር አድርጎ ይቆጥረዋል። የዚህ አይ ፒ የማስመሰል ሞዴል ለዚህ ምልክት ያልተወሰነ የግቤት ዋጋ (X) ይደግፋል። ለዚህ ግቤት የX እሴትን ሲያቀርቡ፣ የ X እሴቱ በውጤቱ ምልክቶች ላይ ይሰራጫል።
የፍተሻ ሰንሰለት ግቤት ሀ. የግቤት ሲግናል [WIDTH_A – 1፣ … 0] ሰፊ። የINPUT_SOURCE_A ግቤት የ SCANA እሴት ሲኖረው፣ የስካኒና[] ምልክት ያስፈልጋል።
የማጠራቀሚያው ዋጋ ቋሚ መሆኑን በተለዋዋጭነት ይገልጻል። የ accum_sload ምልክቱ ዝቅተኛ ከሆነ ፣የማባዣው ውጤት ወደ ክምችት ውስጥ ይጫናል። accum_sload እና sload_accumን በአንድ ጊዜ አይጠቀሙ።
ቀጠለ…

ግብረ መልስ ላክ

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 45

8. ኢንቴል FPGA ማባዛት Adder IP ኮር 683490 | 2020.10.05

ሲግናል sload_accum
chainin[] addnsub1
addnsub3
coefsel0[] coefsel1[] coefsel2[] coefsel3[]

የሚፈለግ ቁጥር
አይ ቁጥር
አይ
አይ አይ አይ አይ

መግለጫ
የዚህ አይ ፒ የማስመሰል ሞዴል ለዚህ ምልክት ያልተወሰነ የግቤት ዋጋ (X) ይደግፋል። ለዚህ ግቤት የ X እሴት ሲያቀርቡ፣ የ X እሴቱ በውጤቱ ምልክቶች ላይ ይሰራጫል።
የማጠራቀሚያው ዋጋ ቋሚ መሆኑን በተለዋዋጭነት ይገልጻል። የ sload_accum ምልክት ከፍ ያለ ከሆነ, የማባዣው ውጤት ወደ ማጠራቀሚያው ውስጥ ይጫናል. accum_sload እና sload_accumን በአንድ ጊዜ አይጠቀሙ። የዚህ አይ ፒ የማስመሰል ሞዴል ለዚህ ምልክት ያልተወሰነ የግቤት ዋጋ (X) ይደግፋል። ለዚህ ግቤት የ X እሴት ሲያቀርቡ፣ የ X እሴቱ በውጤቱ ምልክቶች ላይ ይሰራጫል።
Adder የውጤት ግቤት አውቶቡስ ከቀዳሚው stagሠ. የግቤት ምልክት [WIDTH_CHAININ – 1፣ … 0] ስፋት።
ከመጀመሪያዎቹ ጥንድ ማባዣዎች ወደ ውጤቶቹ መደመር ወይም መቀነስ ያከናውኑ። ከመጀመሪያው ጥንድ ማባዣዎች ውጤቶቹን ለመጨመር 1 ወደ addnsub1 ሲግናል ያስገቡ። ከመጀመሪያዎቹ ጥንድ ማባዣዎች ውጤቶቹን ለመቀነስ 0 ወደ addnsub1 ምልክት ያስገቡ። የዚህ አይ ፒ የማስመሰል ሞዴል ለዚህ ምልክት ያልተወሰነ የግቤት ዋጋ (X) ይደግፋል። ለዚህ ግቤት የ X እሴት ሲያቀርቡ፣ የ X እሴቱ በውጤቱ ምልክቶች ላይ ይሰራጫል።
ከመጀመሪያዎቹ ጥንድ ማባዣዎች ወደ ውጤቶቹ መደመር ወይም መቀነስ ያከናውኑ። ከሁለተኛው ጥንድ ማባዣዎች ውጤቱን ለመጨመር 1 ወደ addnsub3 ሲግናል ያስገቡ። ውጤቶቹን ከመጀመሪያው ጥንድ ማባዣዎች ለመቀነስ 0 ወደ addnsub3 ሲግናል ያስገቡ። የዚህ አይ ፒ የማስመሰል ሞዴል ለዚህ ምልክት ያልተወሰነ የግቤት ዋጋ (X) ይደግፋል። ለዚህ ግቤት የ X እሴት ሲያቀርቡ፣ የ X እሴቱ በውጤቱ ምልክቶች ላይ ይሰራጫል።
Coefficient ግቤት ሲግናል [0:3] የመጀመሪያው ማባዣ. የዚህ አይ ፒ የማስመሰል ሞዴል ለዚህ ምልክት ያልተወሰነ የግቤት ዋጋ (X) ይደግፋል። ለዚህ ግቤት የX እሴትን ሲያቀርቡ፣ የ X እሴቱ በውጤቱ ምልክቶች ላይ ይሰራጫል።
Coefficient ግቤት ምልክት[0:3] ወደ ሁለተኛው ማባዣ. የዚህ አይ ፒ የማስመሰል ሞዴል ለዚህ ምልክት ያልተወሰነ የግቤት ዋጋ (X) ይደግፋል። ለዚህ ግቤት የ X እሴት ሲያቀርቡ፣ የ X እሴቱ በውጤቱ ምልክቶች ላይ ይሰራጫል።
Coefficient ግቤት ሲግናል [0:3] ወደ ሦስተኛው ማባዣ. የዚህ አይ ፒ የማስመሰል ሞዴል ለዚህ ምልክት ያልተወሰነ የግቤት ዋጋ (X) ይደግፋል። ለዚህ ግቤት የ X እሴት ሲያቀርቡ፣ የ X እሴቱ በውጤቱ ምልክቶች ላይ ይሰራጫል።
Coefficient ግቤት ሲግናል [0:3] ወደ አራተኛው ማባዣ. የዚህ አይ ፒ የማስመሰል ሞዴል ለዚህ ምልክት ያልተወሰነ የግቤት ዋጋ (X) ይደግፋል። ለዚህ ግቤት የ X እሴት ሲያቀርቡ፣ የ X እሴቱ በውጤቱ ምልክቶች ላይ ይሰራጫል።

ሠንጠረዥ 29. ማባዛት Adder Intel FPGA IP የውጤት ምልክቶች

ሲግናል

ያስፈልጋል

መግለጫ

ውጤት []

አዎ

የማባዛት የውጤት ምልክት. የውጤት ምልክት [WIDTH_RESULT – 1 … 0] ስፋት

የዚህ አይ ፒ የማስመሰል ሞዴል ያልተወሰነ የውጤት እሴትን (X) ይደግፋል። የ X እሴትን እንደ ግብአት ሲያቀርቡ፣ የ X እሴቱ በዚህ ምልክት ላይ ይሰራጫል።

ስካውታ []

አይ

የፍተሻ ሰንሰለት ውፅዓት ሀ. የውጤት ምልክት [WIDTH_A - 1..0] ስፋት።

ለተባዛ ቁጥር ከ 2 በላይ ይምረጡ እና ይህንን ምልክት ለማንቃት ከመለኪያ ጋር የተገናኘው የብዜት A ግቤት ምንድን ነው የሚለውን ይምረጡ።

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 46

ግብረ መልስ ላክ

8. ኢንቴል FPGA ማባዛት Adder IP ኮር 683490 | 2020.10.05

8.6. መለኪያዎች

8.6.1. አጠቃላይ ትር

ሠንጠረዥ 30. አጠቃላይ ትር

መለኪያ

IP የመነጨ መለኪያ

ዋጋ

የማባዛት ብዛት ስንት ነው?

ቁጥር_ሜ 1 - 4 ultipliers

የ A width_a የግቤት አውቶቡሶች ምን ያህል ስፋት ሊኖራቸው ይገባል?

1 - 256

የ B width_b የግቤት አውቶቡሶች ምን ያህል ስፋት ሊኖራቸው ይገባል?

1 - 256

የውጤት አውቶቡስ ምን ያህል ስፋት ሊኖረው ይገባል?

ስፋት_ውጤት

1 - 256

ለእያንዳንዱ ሰዓት ተያያዥ ሰዓት ፍጠር

gui_associate በ d_clock_enabl ጠፍቷል ሠ

8.6.2. ተጨማሪ ሁነታዎች ትር

ሠንጠረዥ 31. ተጨማሪ ሁነታዎች ትር

መለኪያ

IP የመነጨ መለኪያ

ዋጋ

የውጤቶች ውቅር

የመደመር ክፍል ውፅዓት ይመዝገቡ

gui_output_re በርቷል

ጊስተር

ጠፍቷል

የሰዓት ግቤት ምንጭ ምንድን ነው?

gui_output_re gister_ሰዓት

Clock0 ሰዓት1 ሰዓት2

ያልተመሳሰለ ግልጽ ግቤት ምንጩ ምንድን ነው?

gui_output_re gister_aclr

ምንም ACLR0 ACLR1

ለተመሳሰለ ግልጽ ግቤት ምንጩ ምንድነው?

gui_output_re gister_sclr

ምንም SCLR0 SCLR1

የአድደር ኦፕሬሽን

በመጀመሪያዎቹ ጥንድ ማባዣዎች ውጤቶች ላይ ምን ዓይነት ክዋኔ መደረግ አለበት?

gui_multiplier 1_አቅጣጫ

አክል፣ ንዑስ፣ ተለዋዋጭ

ነባሪ እሴት 1
16

መግለጫ
አንድ ላይ የሚጨመሩ የማባዣዎች ብዛት። እሴቶቹ ከ1 እስከ 4 ናቸው። የዳታ[] ወደብ ስፋት ይግለጹ።

የዳታብ[] ወደብ ስፋት ይግለጹ።

የውጤቱን[] ወደብ ስፋት ይግለጹ።

ጠፍቷል

ሰዓት ማንቃትን ለመፍጠር ይህንን አማራጭ ይምረጡ

ለእያንዳንዱ ሰዓት.

ነባሪ እሴት

መግለጫ

የሰዓት 0. ጠፍቷል
ምንም የለም

የአድመር ሞጁሉን የውጤት መዝገብ ለማንቃት ይህንን አማራጭ ይምረጡ።
ለውጤት መዝገቦች የሰዓት ምንጭን ለማንቃት እና ለመጥቀስ Clock0፣ Clock1 ወይም Clock2 ን ይምረጡ። ይህንን ግቤት ለማንቃት የመደመር ክፍሉን ይመዝገቡ የሚለውን መምረጥ አለቦት።
ለአድመር ውፅዓት መመዝገቢያ ያልተመሳሰለ ግልጽ ምንጭ ይገልጻል። ይህንን ግቤት ለማንቃት የመደመር ክፍሉን ይመዝገቡ የሚለውን መምረጥ አለቦት።
ለአድማሪ ውፅዓት መመዝገቢያ የተመሳሰለውን ግልጽ ምንጭ ይገልጻል። ይህንን ግቤት ለማንቃት የመደመር ክፍሉን ይመዝገቡ የሚለውን መምረጥ አለቦት።

አክል

በመጀመሪያው እና በሁለተኛው ማባዣዎች መካከል ያለውን ውጤት ለማከናወን የመደመር ወይም የመቀነስ ክዋኔን ይምረጡ።
· የመደመር ሥራን ለማከናወን ADD ን ይምረጡ።
· የመቀነስ ሥራ ለማከናወን SUB ን ይምረጡ።
· ለተለዋዋጭ መደመር/መቀነስ መቆጣጠሪያ addnsub1 ወደብ ለመጠቀም VARIABLEን ይምረጡ።
ቀጠለ…

ግብረ መልስ ላክ

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 47

8. ኢንቴል FPGA ማባዛት Adder IP ኮር 683490 | 2020.10.05

መለኪያ

IP የመነጨ መለኪያ

ዋጋ

የ'adnsub1' ግብዓት ይመዝገቡ

gui_addnsub_ በ multiplier_reg Off ister1

የሰዓት ግቤት ምንጭ ምንድን ነው?

gui_addnsub_ multiplier_reg ister1_ሰዓት

Clock0 ሰዓት1 ሰዓት2

ያልተመሳሰለ ግልጽ ግቤት ምንጩ ምንድን ነው?

gui_addnsub_ multiplier_aclr 1

ምንም ACLR0 ACLR1

ለተመሳሰለ ግልጽ ግቤት ምንጩ ምንድነው?

gui_addnsub_ multiplier_sclr 1

ምንም SCLR0 SCLR1

በሁለተኛው ጥንድ ማባዣዎች ውጤቶች ላይ ምን ዓይነት ክዋኔ መደረግ አለበት?

gui_multiplier 3_አቅጣጫ

አክል፣ ንዑስ፣ ተለዋዋጭ

የ'adnsub3' ግብዓት ይመዝገቡ

gui_addnsub_ በ multiplier_reg Off ister3

የሰዓት ግቤት ምንጭ ምንድን ነው?

gui_addnsub_ multiplier_reg ister3_ሰዓት

Clock0 ሰዓት1 ሰዓት2

ነባሪ እሴት
Off Clock0 ማንም አይጨምርም።
የሰዓት 0. ጠፍቷል

መግለጫ
VARIABLE ዋጋ ሲመረጥ፡- addnsub1 ሲግናልን ወደ ከፍተኛ ያሽከርክሩ
የመደመር አሠራር. · የ addnsub1 ሲግናል ወደ ዝቅተኛ ለ ይንዱ
የመቀነስ አሠራር. ይህንን ግቤት ለማንቃት ከሁለት በላይ ማባዣዎችን መምረጥ አለቦት።
ለ addnsub1 ወደብ የግቤት ምዝገባን ለማንቃት ይህንን አማራጭ ይምረጡ። ይህንን ግቤት ለማንቃት በመጀመሪያዎቹ ጥንድ ማባዣዎች ውጤቶች ላይ ለየትኛው ክዋኔ መከናወን እንዳለበት VARIABLEን መምረጥ አለብዎት።
ለ addnsub0 መመዝገቢያ የግቤት ሰዓት ምልክትን ለመለየት Clock1 ፣ Clock2 ወይም Clock1 ን ይምረጡ። ይህንን ግቤት ለማንቃት የ'addnsub1' ግቤትን ይመዝገቡ የሚለውን መምረጥ አለቦት።
ለ addnsub1 መመዝገቢያ ያልተመሳሰለውን ግልጽ ምንጭ ይገልጻል። ይህንን ግቤት ለማንቃት የ'addnsub1' ግቤትን ይመዝገቡ የሚለውን መምረጥ አለቦት።
ለ addnsub1 መመዝገቢያ የተመሳሰለውን ግልጽ ምንጭ ይገልጻል። ይህንን ግቤት ለማንቃት የ'addnsub1' ግቤትን ይመዝገቡ የሚለውን መምረጥ አለቦት።
በሦስተኛው እና በአራተኛው ማባዣዎች መካከል ያለውን ውጤት ለማከናወን የመደመር ወይም የመቀነስ ክዋኔን ይምረጡ። · መደመርን ለማከናወን ADD ን ይምረጡ
ክወና. · መቀነስን ለማከናወን SUB ን ይምረጡ
ክወና. addnsub1 ለመጠቀም VARIABLEን ይምረጡ
ወደብ ለተለዋዋጭ መደመር/መቀነስ ቁጥጥር። VARIABLE ዋጋ ሲመረጥ፡- ለተጨማሪ ክወና addnsub1 ሲግናልን ወደ ከፍተኛ ያሽከርክሩ። · የመቀነስ ሥራ addnsub1 ሲግናል ወደ ዝቅተኛ ያሽከርክሩ። እሴቱን መምረጥ አለብህ 4 ለ ማባዣዎች ቁጥር ስንት ነው? ይህንን ግቤት ለማንቃት.
ለ addnsub3 ሲግናል የግቤት ምዝገባን ለማንቃት ይህንን አማራጭ ይምረጡ። ይህንን ግቤት ለማንቃት በሁለተኛው ጥንድ ማባዣዎች ውጤቶች ላይ ለየትኛው ክዋኔ መከናወን እንዳለበት VARIABLEን መምረጥ አለብዎት።
ለ addnsub0 መመዝገቢያ የግቤት ሰዓት ምልክትን ለመለየት Clock1 ፣ Clock2 ወይም Clock3 ን ይምረጡ። ይህንን ግቤት ለማንቃት 'addnsub3' ግቤት ይመዝገቡ የሚለውን መምረጥ አለቦት።
ቀጠለ…

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 48

ግብረ መልስ ላክ

8. ኢንቴል FPGA ማባዛት Adder IP ኮር 683490 | 2020.10.05

መለኪያ
ያልተመሳሰለ ግልጽ ግቤት ምንጩ ምንድን ነው?

IP የመነጨ መለኪያ

ዋጋ

gui_addnsub_ multiplier_aclr 3

ምንም ACLR0 ACLR1

ለተመሳሰለ ግልጽ ግቤት ምንጩ ምንድነው?

gui_addnsub_ multiplier_sclr 3

ምንም SCLR0 SCLR1

ፖላሪቲ 'መጠቀም_subadd'ን አንቃ

gui_use_sub በርቷል

ጨምር

ጠፍቷል

8.6.3. ማባዣዎች ትር

ሠንጠረዥ 32. ማባዣዎች ትር

መለኪያ

IP የመነጨ መለኪያ

ዋጋ

ምንድን ነው

gui_ወከል

የውክልና ቅርጸት ation_a

ለ Multipliers A ግብዓቶች?

የተፈረመ፣ ያልተፈረመ፣ ተለዋዋጭ

የ'signa' ግብዓት ይመዝገቡ

gui_register_s በርቷል።

igna

ጠፍቷል

የሰዓት ግቤት ምንጭ ምንድን ነው?

gui_register_s igna_ሰዓት

Clock0 ሰዓት1 ሰዓት2

ያልተመሳሰለ ግልጽ ግቤት ምንጩ ምንድን ነው?

gui_register_s igna_aclr

ምንም ACLR0 ACLR1

ለተመሳሰለ ግልጽ ግቤት ምንጩ ምንድነው?

gui_register_s igna_sclr

ምንም SCLR0 SCLR1

ምንድን ነው

gui_ወከል

የውክልና ቅርጸት ation_b

ለ Multipliers B ግብዓቶች?

የተፈረመ፣ ያልተፈረመ፣ ተለዋዋጭ

የ'signb' ግቤት ይመዝገቡ

gui_register_s በርቷል።

ignb

ጠፍቷል

ነባሪ እሴት የለም።
የለም

መግለጫ
ለ addnsub3 መመዝገቢያ ያልተመሳሰለውን ግልጽ ምንጭ ይገልጻል። ይህንን ግቤት ለማንቃት የ'addnsub3' ግቤትን ይመዝገቡ የሚለውን መምረጥ አለቦት።
ለ addnsub3 መመዝገቢያ የተመሳሰለውን ግልጽ ምንጭ ይገልጻል። ይህንን ግቤት ለማንቃት 'addnsub3' ግቤት ይመዝገቡ የሚለውን መምረጥ አለቦት።

ጠፍቷል

ተግባሩን ለመቀልበስ ይህንን አማራጭ ይምረጡ

የ addnsub ግብዓት ወደብ.

ለመቀነስ ሥራ addnsubን ወደ ከፍተኛ ይንዱ።

ለመደመር ሥራ addnsubን ወደ ዝቅተኛ ያሽከርክሩ።

ነባሪ እሴት

መግለጫ

ያልተመዘገበ ለተባዛው A ግቤት የውክልና ቅርጸቱን ይግለጹ።

ጠፍቷል

ምልክትን ለማንቃት ይህን አማራጭ ይምረጡ

መመዝገብ.

ለተለዋዋጭ እሴት መምረጥ አለብህ ለ Multipliers A ግብዓቶች የውክልና ፎርማት ምንድን ነው? ይህንን አማራጭ ለማንቃት መለኪያ.

0 እ.ኤ.አ.

ለምልክት መመዝገቢያ የግቤት ሰዓት ምልክትን ለማንቃት እና ለመጥቀስ Clock0 ፣ Clock1 ወይም Clock2 ን ይምረጡ።
ይህንን ግቤት ለማንቃት የ'signa' ግቤትን መምረጥ አለብህ።

የለም

ለምልክት መመዝገቢያ ያልተመሳሰለ ግልጽ ምንጭ ይገልጻል።
ይህንን ግቤት ለማንቃት የ'signa' ግቤትን መምረጥ አለብህ።

የለም

ለምልክት መመዝገቢያ የተመሳሰለውን ግልጽ ምንጭ ይገልጻል።
ይህንን ግቤት ለማንቃት የ'signa' ግቤትን መምረጥ አለብህ።

ያልተመዘገበ ለተባዛ ቢ ግቤት የውክልና ቅርጸቱን ይግለጹ።

ጠፍቷል

ምልክትን ለማንቃት ይህንን አማራጭ ይምረጡ

መመዝገብ.

ቀጠለ…

ግብረ መልስ ላክ

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 49

8. ኢንቴል FPGA ማባዛት Adder IP ኮር 683490 | 2020.10.05

መለኪያ

IP የመነጨ መለኪያ

ዋጋ

ነባሪ እሴት

የሰዓት ግቤት ምንጭ ምንድን ነው?

gui_register_s ignb_ሰዓት

Clock0 ሰዓት1 ሰዓት2

0 እ.ኤ.አ.

ያልተመሳሰለ ግልጽ ግቤት ምንጩ ምንድን ነው?

gui_register_s ignb_aclr

ምንም ACLR0 ACLR1

ለተመሳሰለ ግልጽ ግቤት ምንጩ ምንድነው?

gui_register_s ignb_sclr

ምንም SCLR0 SCLR1

የግቤት ውቅር
የማባዣውን ግቤት A ይመዝገቡ
የሰዓት ግቤት ምንጭ ምንድን ነው?

gui_input_reg በርቷል።

ster_a

ጠፍቷል

gui_input_reg ister_a_ሰዓት

Clock0 ሰዓት1 ሰዓት2

ምንም የለም
የሰዓት 0. ጠፍቷል

ያልተመሳሰለ ግልጽ ግቤት ምንጩ ምንድን ነው?

gui_input_reg ister_a_aclr

ምንም ACLR0 ACLR1

ለተመሳሰለ ግልጽ ግቤት ምንጩ ምንድነው?

gui_input_reg ister_a_sclr

ምንም SCLR0 SCLR1

የማባዣውን ግብዓት B ይመዝገቡ
የሰዓት ግቤት ምንጭ ምንድን ነው?

gui_input_reg በርቷል።

ster_b

ጠፍቷል

gui_input_reg ister_b_ሰዓት

Clock0 ሰዓት1 ሰዓት2

ማንም ከ ሰዓት 0 ውጪ የለም።

ያልተመሳሰለ ግልጽ ግቤት ምንጩ ምንድን ነው?

gui_input_reg ister_b_aclr

ምንም ACLR0 ACLR1

የለም

ለተመሳሰለ ግልጽ ግቤት ምንጩ ምንድነው?

gui_input_reg ister_b_sclr

ምንም SCLR0 SCLR1

የለም

የማባዣው ግቤት A ከምን ጋር ነው የተገናኘው?

gui_multiplier ማባዣ ግብዓት ማባዣ

_አንድ_ግቤት

የሰንሰለት ግቤት ግቤትን ይቃኙ

መግለጫ
ለተለዋዋጭ እሴት መምረጥ አለብህ ለ Multipliers B ግብዓቶች የውክልና ፎርማት ምንድን ነው? ይህንን አማራጭ ለማንቃት መለኪያ.
የምልክት መመዝገቢያውን የግቤት ሰዓት ምልክት ለማንቃት እና ለመጥቀስ Clock0 ፣ Clock1 ወይም Clock2 ን ይምረጡ። ይህንን ግቤት ለማንቃት የ'signb' ግቤትን መመዝገብ አለብህ።
ለምልክት መመዝገቢያ ያልተመሳሰለ ግልጽ ምንጭ ይገልጻል። ይህንን ግቤት ለማንቃት የ'signb' ግቤትን መመዝገብ አለብህ።
ለምልክት ምዝገባው የተመሳሰለውን ግልጽ ምንጭ ይገልጻል። ይህንን ግቤት ለማንቃት የ'signb' ግቤትን መመዝገብ አለብህ።
ለዳታ ግቤት አውቶቡስ የግቤት ምዝገባን ለማንቃት ይህንን አማራጭ ይምረጡ።
ለዳታ ግቤት አውቶቡስ የመመዝገቢያ ሰዓት ምልክትን ለማንቃት እና ለመጥቀስ Clock0 ፣ Clock1 ወይም Clock2 ን ይምረጡ። ይህንን ግቤት ለማንቃት ከተባዛው ግቤት A የሚለውን መምረጥ አለቦት።
ለዳታ ግቤት አውቶቡስ የመመዝገቢያውን ያልተመሳሰለ ግልጽ ምንጭ ይገልጻል። ይህንን ግቤት ለማንቃት ከተባዛው ግቤት A የሚለውን መምረጥ አለቦት።
ለዳታ ግቤት አውቶቡስ የምዝገባ የተመሳሰለ ግልጽ ምንጭ ይገልጻል። ይህንን ግቤት ለማንቃት ከተባዛው ግቤት A የሚለውን መምረጥ አለቦት።
ለዳታብ ግቤት አውቶቡስ የግቤት ምዝገባን ለማንቃት ይህንን አማራጭ ይምረጡ።
ለዳታብ ግቤት አውቶቡስ የመመዝገቢያ ሰዓት ምልክትን ለማንቃት እና ለመጥቀስ Clock0 ፣ Clock1 ወይም Clock2 ን ይምረጡ። ይህንን ግቤት ለማንቃት ከተባዛው ግቤት ቢን መምረጥ አለቦት።
ለዳታብ ግቤት አውቶቡስ መዝገቡ ያልተመሳሰለ ግልጽ ምንጭ ይገልጻል። ይህንን ግቤት ለማንቃት ከተባዛው ግቤት ቢን መምረጥ አለቦት።
ለዳታብ ግቤት አውቶቡስ መዝገቡ የተመሳሰለ ግልጽ ምንጭ ይገልጻል። ይህንን ግቤት ለማንቃት ከተባዛው ግቤት ቢን መምረጥ አለቦት።
የማባዣውን A ለ ግቤት ምንጩን ይምረጡ።
ቀጠለ…

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 50

ግብረ መልስ ላክ

8. ኢንቴል FPGA ማባዛት Adder IP ኮር 683490 | 2020.10.05

መለኪያ

IP የመነጨ መለኪያ

ዋጋ

ስካውት የኤ መመዝገቢያ ውቅር

የፍተሻ ሰንሰለት ውፅዓት ይመዝገቡ

gui_scanouta በርቷል።

_ይመዝገቡ

ጠፍቷል

የሰዓት ግቤት ምንጭ ምንድን ነው?

gui_scanouta _register_clock ኪ

Clock0 ሰዓት1 ሰዓት2

ያልተመሳሰለ ግልጽ ግቤት ምንጩ ምንድን ነው?

gui_scanouta_register_aclr

ምንም ACLR0 ACLR1

ለተመሳሰለ ግልጽ ግቤት ምንጩ ምንድነው?

gui_scanouta _register_sclr

ምንም SCLR0 SCLR1

8.6.4. መሰናዶ ትር

ሠንጠረዥ 33. ፕሪደር ታብ

መለኪያ

IP የመነጨ መለኪያ

ዋጋ

ቅድመ ሁኔታን ይምረጡ

preadder_mo ደ

ቀላል፣ COEF፣ INPUT፣ ስኩዌር፣ ቋሚ

ነባሪ እሴት

መግለጫ
የዳታ ግቤት አውቶቡስን ለማባዛት እንደ ምንጭ ለመጠቀም Multiplier ግብዓት ይምረጡ። የቃኝ ሰንሰለት ግብዓትን ምረጥ የስካን ግቤት አውቶቡስ የብዜት ምንጭ እንዲሆን እና የስካንውት ውፅዓት አውቶቡስን ማንቃት። ይህ ግቤት 2፣ 3 ወይም 4 ሲመርጡ ይገኛል የማባዛት ብዛት ስንት ነው? መለኪያ.

የሰዓት 0 ምንም የለም

ለስካውታ ውፅዓት አውቶቡስ የውጤት ምዝገባን ለማንቃት ይህንን አማራጭ ይምረጡ።
የቃኝ ሰንሰለት ግብዓት መምረጥ አለብህ የባለብዙ ግቤት A ከምን ጋር ነው የተገናኘው? ይህንን አማራጭ ለማንቃት መለኪያ.
ለስካውታ ውፅዓት አውቶቡስ የመመዝገቢያ ሰዓት ምልክትን ለማንቃት እና ለመጥቀስ Clock0፣ Clock1 ወይም Clock2 ን ይምረጡ።
ይህንን አማራጭ ለማንቃት የፍተሻ ሰንሰለት መለኪያውን መመዝገቢያ ውፅዓት ማብራት አለብዎት።
የስካውታ ውፅዓት አውቶቡስ መዝገቡ ያልተመሳሰለ ግልጽ ምንጭ ይገልጻል።
ይህንን አማራጭ ለማንቃት የፍተሻ ሰንሰለት መለኪያውን መመዝገቢያ ውፅዓት ማብራት አለብዎት።
የስካውታ ውፅዓት አውቶቡስ መዝገቡ የተመሳሰለ ግልጽ ምንጭ ይገልጻል።
ይህንን አማራጭ ለማንቃት የፍተሻ ሰንሰለት መለኪያውን ይመዝገቡ የሚለውን መምረጥ አለቦት።

ነባሪ እሴት
ቀላል

መግለጫ
ለቅድመ ሞጁል የአሠራር ሁኔታን ይገልጻል። ቀላል፡ ይህ ሁነታ መሰናዶውን ያልፋል። ይህ ነባሪ ሁነታ ነው። COEF፡ ይህ ሁነታ የማባዣውን ግብአት አድርጎ የፕሪደር እና የኮፍሰል ግብአት አውቶቡስ ውፅዓት ይጠቀማል። ግቤት፡ ይህ ሁነታ የፕሬድደሩን እና የዳታክ ግቤት አውቶብስን ውፅዓት እንደ ማባዣው ግብአት ይጠቀማል። ስኩዌር፡ ይህ ሁነታ የፕሬድተሩን ውፅዓት እንደ ማባዣው እንደ ሁለቱም ግብአቶች ይጠቀማል።
ቀጠለ…

ግብረ መልስ ላክ

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 51

8. ኢንቴል FPGA ማባዛት Adder IP ኮር 683490 | 2020.10.05

መለኪያ

IP የመነጨ መለኪያ

ዋጋ

ቀዳሚ አቅጣጫ ይምረጡ

gui_reader ADD፣

_አቅጣጫ

SUB

የC width_c ግቤት አውቶቡሶች ምን ያህል ስፋት ሊኖራቸው ይገባል?

1 - 256

የውሂብ ሲ ግቤት መመዝገቢያ ውቅር

የዳታክ ግቤት ይመዝገቡ

gui_datac_inp በርቷል።

ut_ይመዝገቡ

ጠፍቷል

የሰዓት ግቤት ምንጭ ምንድን ነው?

gui_datac_inp ut_register_cl ock

Clock0 ሰዓት1 ሰዓት2

ያልተመሳሰለ ግልጽ ግቤት ምንጩ ምንድን ነው?

gui_datac_inp ut_register_a clr

ምንም ACLR0 ACLR1

ለተመሳሰለ ግልጽ ግቤት ምንጩ ምንድነው?

gui_datac_inp ut_register_sc lr

ምንም SCLR0 SCLR1

ቅንጅቶች
የኮፍ ወርድ ምን ያህል ስፋት ሊኖረው ይገባል?

ስፋት_coef

1 - 27

Coef መመዝገቢያ ውቅር

የኮፍሰል ግቤት ይመዝገቡ

gui_coef_regi በርቷል።

ስተር

ጠፍቷል

የሰዓት ግቤት ምንጭ ምንድን ነው?

gui_coef_regi ster_ሰዓት

Clock0 ሰዓት1 ሰዓት2

ነባሪ እሴት
አክል
16

መግለጫ
ቋሚ፡ ይህ ሁነታ የዳታ ግቤት አውቶቡስ ከቅድመ-መስተንግዶ ማለፍ እና ከኮፍሴል ግብዓት አውቶቡስ ጋር እንደ ማባዣ ግብአት ይጠቀማል።
የቅድሚያውን አሠራር ይገልጻል. ይህንን ግቤት ለማንቃት የሚከተለውን ይምረጡ ቀዳሚ ሁነታ ይምረጡ፡ · COEF · INPUT · ካሬ ወይም · ቋሚ
ለ C ግቤት አውቶቡስ የቢት ብዛት ይገልጻል። ይህንን ግቤት ለማንቃት INPUT ን ለ መራጭ መሰናዶ ሁነታ መምረጥ አለቦት።

በ Clock0 ምንም የለም።

ለዳታክ ግቤት አውቶቡስ የግቤት ምዝገባን ለማንቃት ይህንን አማራጭ ይምረጡ። ይህንን አማራጭ ለማንቃት INPUT ን ወደ መራጭ የፕሬድ ሞድ መለኪያ ማዘጋጀት አለብህ።
ለዳታክ ግቤት መመዝገቢያ የግቤት ሰዓት ምልክትን ለመለየት Clock0 ፣ Clock1 ወይም Clock2 ን ይምረጡ። ይህንን ግቤት ለማንቃት የዳታክ ግብዓት ይመዝገቡ የሚለውን መምረጥ አለቦት።
ለዳታክ ግቤት መመዝገቢያ ያልተመሳሰለ ግልጽ ምንጭ ይገልጻል። ይህንን ግቤት ለማንቃት የዳታክ ግብዓት ይመዝገቡ የሚለውን መምረጥ አለቦት።
ለዳታክ ግቤት መመዝገቢያ የተመሳሰለውን ግልጽ ምንጭ ይገልጻል። ይህንን ግቤት ለማንቃት የዳታክ ግብዓት ይመዝገቡ የሚለውን መምረጥ አለቦት።

ለ የቢት ብዛት ይገልጻል

coefsel ማስገቢያ አውቶቡስ.

ይህንን ግቤት ለማንቃት COEF ወይም CONSTANT ለ preadder ሁነታ መምረጥ አለብህ።

በሰዓት 0

ለኮፍሰል ግብዓት አውቶቡስ የግቤት መመዝገቢያ ለማንቃት ይህንን አማራጭ ይምረጡ። ይህንን ግቤት ለማንቃት COEF ወይም CONSTANT ለ preadder ሁነታ መምረጥ አለብህ።
ለኮፍሰል ግቤት መመዝገቢያ የግብአት ሰዓት ምልክትን ለመለየት Clock0፣ Clock1 ወይም Clock2 ን ይምረጡ። ይህንን ግቤት ለማንቃት የኮፍሰል ግቤት አስመዝገቡን መምረጥ አለቦት።
ቀጠለ…

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 52

ግብረ መልስ ላክ

8. ኢንቴል FPGA ማባዛት Adder IP ኮር 683490 | 2020.10.05

መለኪያ
ያልተመሳሰለ ግልጽ ግቤት ምንጩ ምንድን ነው?

IP የመነጨ መለኪያ

ዋጋ

gui_coef_regi ster_aclr

ምንም ACLR0 ACLR1

ለተመሳሰለ ግልጽ ግቤት ምንጩ ምንድነው?

gui_coef_regi ster_sclr

ምንም SCLR0 SCLR1

Coefficient_0 ውቅር

coef0_0 እስከ coef0_7

0x00000 0xFFFFFF

Coefficient_1 ውቅር

coef1_0 እስከ coef1_7

0x00000 0xFFFFFF

Coefficient_2 ውቅር

coef2_0 እስከ coef2_7

0x00000 0xFFFFFF

Coefficient_3 ውቅር

coef3_0 እስከ coef3_7

0x00000 0xFFFFFF

8.6.5. የማጠራቀሚያ ትር

ሠንጠረዥ 34. Accumulator ትር

መለኪያ

IP የመነጨ መለኪያ

ዋጋ

አሰባሳቢ ይንቃ?

አሰባሳቢ

አዎ አይ

የማጠራቀሚያው ኦፕሬሽን ዓይነት ምንድ ነው?

accum_directi ADD፣

SUB

ነባሪ እሴት የለም።
የለም
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

መግለጫ
ለ coefsel የግብአት መዝገብ ያልተመሳሰለውን ግልጽ ምንጭ ይገልጻል። ይህንን ግቤት ለማንቃት የኮፍሰል ግቤት አስመዝገቡን መምረጥ አለቦት።
ለ coefsel ግብዓት መዝገብ የተመሳሰለውን ግልጽ ምንጭ ይገልጻል። ይህንን ግቤት ለማንቃት የኮፍሰል ግቤት አስመዝገቡን መምረጥ አለቦት።
ለዚህ የመጀመሪያ ማባዣ የቁጥር እሴቶችን ይገልጻል። የቢትስ ብዛት በተገለጸው መሰረት መሆን አለበት የኮፍ ወርድ ምን ያህል ስፋት ሊኖረው ይገባል? መለኪያ. ይህንን ግቤት ለማንቃት COEF ወይም CONSTANT ለ preadder ሁነታ መምረጥ አለብህ።
ለዚህ ሁለተኛ ማባዣ የቁጥር እሴቶችን ይገልጻል። የቢትስ ብዛት በተገለጸው መሰረት መሆን አለበት የኮፍ ወርድ ምን ያህል ስፋት ሊኖረው ይገባል? መለኪያ. ይህንን ግቤት ለማንቃት COEF ወይም CONSTANT ለ preadder ሁነታ መምረጥ አለብህ።
ለዚህ ሦስተኛው ብዜት የቁጥር እሴቶችን ይገልጻል። የቢትስ ብዛት በተገለጸው መሰረት መሆን አለበት የኮፍ ወርድ ምን ያህል ስፋት ሊኖረው ይገባል? መለኪያ. ይህንን ግቤት ለማንቃት COEF ወይም CONSTANT ለ preadder ሁነታ መምረጥ አለብህ።
ለዚህ አራተኛ ማባዣ የቁጥር እሴቶችን ይገልጻል። የቢትስ ብዛት በተገለጸው መሰረት መሆን አለበት የኮፍ ወርድ ምን ያህል ስፋት ሊኖረው ይገባል? መለኪያ. ይህንን ግቤት ለማንቃት COEF ወይም CONSTANT ለ preadder ሁነታ መምረጥ አለብህ።

ነባሪ እሴት NO
አክል

መግለጫ
ማጠራቀሚያውን ለማንቃት አዎ የሚለውን ይምረጡ። የማጠራቀሚያ ባህሪን ሲጠቀሙ የመደመር ክፍልን ይመዝገቡ የሚለውን መምረጥ አለብዎት።
የማጠራቀሚያውን አሠራር ይገልጻል፡- · ለመደመር ኦፕሬሽን (ADD) · SUB ለመቀነስ ሥራ። አሰባሰብን ለማንቃት አዎን መምረጥ አለብህ? ይህንን አማራጭ ለማንቃት መለኪያ.
ቀጠለ…

ግብረ መልስ ላክ

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 53

8. ኢንቴል FPGA ማባዛት Adder IP ኮር 683490 | 2020.10.05

መለኪያ
ያለማቋረጥ ጫን ቅድመ ጭነት ቋሚን አንቃ

IP የመነጨ መለኪያ

ዋጋ

gui_ena_prelo በርቷል

ማስታወቂያ_ኮንስት

ጠፍቷል

የተከማቸ ወደብ ግብአት ከምን ጋር የተያያዘ ነው?

gui_accumula ACCUM_SLOAD፣ ወደብ_ይምረጡ SLOAD_ACCUM

ለቅድመ ጭነት loadconst_val 0 – 64 እሴት ምረጥ

የማያቋርጥ

የሰዓት ግቤት ምንጭ ምንድን ነው?

gui_accum_sl oad_register_ ሰዓት

Clock0 ሰዓት1 ሰዓት2

ያልተመሳሰለ ግልጽ ግቤት ምንጩ ምንድን ነው?

gui_accum_sl oad_register_ aclr

ምንም ACLR0 ACLR1

ለተመሳሰለ ግልጽ ግቤት ምንጩ ምንድነው?

gui_accum_sl oad_register_ sclr

ምንም SCLR0 SCLR1

ድርብ ክምችት አንቃ

gui_double_a በርቷል።

ኩም

ጠፍቷል

ነባሪ እሴት

መግለጫ

ጠፍቷል

accum_sload ን አንቃ ወይም

sload_accum ምልክቶች እና ግቤት ይመዝገቡ

በተለዋዋጭ ወደ ግቤት ለመምረጥ

አሰባሳቢ።

accum_sload ዝቅተኛ ወይም sload_accum ሲሆን, የማባዣ ውፅዓት ወደ accumulator ውስጥ ይመገባል.

accum_sload ከፍ ያለ ወይም sload_accum በሚሆንበት ጊዜ ተጠቃሚ የተገለጸ ቅድመ ጭነት ቋሚ ወደ ክምችት ውስጥ ይገባል።

አሰባሰብን ለማንቃት አዎን መምረጥ አለብህ? ይህንን አማራጭ ለማንቃት መለኪያ.

ACCUM_SL OAD

የ accum_sload/ sload_accum ምልክት ባህሪን ይገልጻል።
ACCUM_SLOAD: የማባዣውን ውጤት ወደ ማጠራቀሚያው ለመጫን accum_sload ዝቅተኛ ይንዱ።
SLOAD_ACCUM፡ የማባዣውን ውጤት ወደ ማጠራቀሚያው ለመጫን sload_accum ከፍ ይንዱ።
ይህንን ግቤት ለማንቃት ቅድመ ጭነት ቋሚ አማራጭን አንቃ የሚለውን መምረጥ አለቦት።

ቅድመ-ቅምጥ ቋሚ እሴትን ይግለጹ.

ይህ ዋጋ N ቅድመ-ቅምጥ ቋሚ እሴት የሆነበት 2N ሊሆን ይችላል።

N=64 ሲሆን ቋሚ ዜሮን ይወክላል።

ይህንን ግቤት ለማንቃት ቅድመ ጭነት ቋሚ አማራጭን አንቃ የሚለውን መምረጥ አለቦት።

0 እ.ኤ.አ.

ለ accum_sload/sload_accum መመዝገቢያ የግቤት ሰዓት ምልክትን ለመለየት Clock0፣ Clock1 ወይም Clock2 ን ይምረጡ።
ይህንን ግቤት ለማንቃት ቅድመ ጭነት ቋሚ አማራጭን አንቃ የሚለውን መምረጥ አለቦት።

የለም

ለ accum_sload/sload_accum መዝገብ ያልተመሳሰለውን ግልጽ ምንጭ ይገልጻል።
ይህንን ግቤት ለማንቃት ቅድመ ጭነት ቋሚ አማራጭን አንቃ የሚለውን መምረጥ አለቦት።

የለም

ለ accum_sload/sload_accum መመዝገቢያ የተመሳሰለውን ግልጽ ምንጭ ይገልጻል።
ይህንን ግቤት ለማንቃት ቅድመ ጭነት ቋሚ አማራጭን አንቃ የሚለውን መምረጥ አለቦት።

ጠፍቷል

ድርብ የማጠራቀሚያ መዝገቡን ያነቃል።

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 54

ግብረ መልስ ላክ

8. ኢንቴል FPGA ማባዛት Adder IP ኮር 683490 | 2020.10.05

8.6.6. ሲስቶሊክ/Chainout ትር

ሠንጠረዥ 35. ሲስቶሊክ / Chainout Adder ታብ

መለኪያ ቻይንት ማውጣትን አንቃ

IP የመነጨ መለኪያ

ዋጋ

ሰንሰለት አዉት_አዎ ጨምር፣

አይ

የሰንሰለት አደር ኦፕሬሽን አይነት ምንድነው?

ሰንሰለት_አክል ADD፣

er_አቅጣጫ

SUB

ለቻይንት አድራጊ የ`negate' ግብዓት ይንቃ?

ፖርት_ኔጌት

PORT_USED፣ PORT_UNUSED

የግቤት `negate' ይመዝገቡ? negate_መዝገብ er

ያልተመዘገበ፣ CLOCK0፣ CLOCK1፣ CLOCK2፣ CLOCK3

ያልተመሳሰለ ግልጽ ግቤት ምንጩ ምንድን ነው?

negate_aclr

ምንም ACLR0 ACLR1

ለተመሳሰለ ግልጽ ግቤት ምንጩ ምንድነው?

negate_sclr

ምንም SCLR0 SCLR1

ሲስቶሊክ መዘግየት
ሲስቶሊክ መዘግየት መዝገቦችን አንቃ

gui_systolic_d በርቷል

ኢላይ

ጠፍቷል

የሰዓት ግቤት ምንጭ ምንድን ነው?

gui_systolic_d CLOCK0፣

ኢላይ_ሰዓት

ሰዓት 1፣

ነባሪ እሴት
አይ

መግለጫ
chainout adder ሞጁሉን ለማንቃት አዎ የሚለውን ይምረጡ።

አክል

የሰንሰለት አድደር ስራን ይገልጻል።
ለመቀነስ ክወና፣ SIGNED መመረጥ ያለበት ለ Multipliers A ግብዓቶች የውክልና ፎርማት ምንድን ነው? እና ለ Multipliers B ግብዓቶች የውክልና ፎርማት ምንድ ነው? በ Multipliers ትር ውስጥ.

PORT_UN ጥቅም ላይ ውሏል

አሉታዊ የግቤት ሲግናልን ለማንቃት PORT_USEDን ይምረጡ።
ቼይንአውት አደር ሲሰናከል ይህ ግቤት ልክ ያልሆነ ነው።

ኢሬድ አትመዝገቡ

የግብአት መመዝገቢያውን ለኔጌት ግቤት ሲግናል ለማንቃት እና ለኔጌት መመዝገቢያ የግቤት ሰዓት ምልክት ይገልጻል።
የነጌት ግቤት ምዝገባ የማያስፈልግ ከሆነ UNREGISTERED የሚለውን ይምረጡ
ሲመርጡ ይህ ግቤት ልክ ያልሆነ ነው፡-
· አይ ለ chainout adder አንቃ ወይም
· PORT_UNUSED ለ chainout adder 'negate' ግብዓት ይንቃ? መለኪያ ወይም

የለም

ለኔጌት መመዝገቢያ ያልተመሳሰለ ግልጽ ምንጭ ይገልጻል።
ሲመርጡ ይህ ግቤት ልክ ያልሆነ ነው፡-
· አይ ለ chainout adder አንቃ ወይም
· PORT_UNUSED ለ chainout adder 'negate' ግብዓት ይንቃ? መለኪያ ወይም

የለም

ለኔጌት መመዝገቢያ የተመሳሰለውን ግልጽ ምንጭ ይገልጻል።
ሲመርጡ ይህ ግቤት ልክ ያልሆነ ነው፡-
· አይ ለ chainout adder አንቃ ወይም
· PORT_UNUSED ለ chainout adder 'negate' ግብዓት ይንቃ? መለኪያ ወይም

CLOCK0 ጠፍቷል

ሲስቶሊክ ሁነታን ለማንቃት ይህንን አማራጭ ይምረጡ። ይህ ግቤት 2 ወይም 4 ሲመርጡ ይገኛል የማባዣዎች ብዛት ስንት ነው? መለኪያ. የሲስቶሊክ መዘግየት መዝገቦችን ለመጠቀም የመደመር ክፍሉን የመመዝገቢያ ውፅዓት ማንቃት አለቦት።
ለ systolic መዘግየት መዝገብ የግቤት ሰዓት ምልክት ይገልጻል።
ቀጠለ…

ግብረ መልስ ላክ

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 55

8. ኢንቴል FPGA ማባዛት Adder IP ኮር 683490 | 2020.10.05

መለኪያ

IP የመነጨ መለኪያ

ዋጋ

ሰዓት 2፣

ያልተመሳሰለ ግልጽ ግቤት ምንጩ ምንድን ነው?

gui_systolic_d elay_aclr

ምንም ACLR0 ACLR1

ለተመሳሰለ ግልጽ ግቤት ምንጩ ምንድነው?

gui_systolic_d elay_sclr

ምንም SCLR0 SCLR1

ነባሪ እሴት
የለም
የለም

መግለጫ
ይህንን አማራጭ ለማንቃት የሲስቶሊክ መዘግየት መዝገቦችን አንቃ መምረጥ አለቦት።
ለ systolic መዘግየት መዝገብ ያልተመሳሰለ ግልጽ ምንጭ ይገልጻል። ይህንን አማራጭ ለማንቃት የሲስቶሊክ መዘግየት መዝገቦችን አንቃ መምረጥ አለቦት።
ለ systolic መዘግየት መዝገብ የተመሳሰለውን ግልጽ ምንጭ ይገልጻል። ይህንን አማራጭ ለማንቃት የሲስቶሊክ መዘግየት መዝገቦችን አንቃ መምረጥ አለቦት።

8.6.7. የቧንቧ መስመር ዝርጋታ

ሠንጠረዥ 36. የቧንቧ መስመር

የፓራሜትር የቧንቧ መስመር ውቅር

IP የመነጨ መለኪያ

ዋጋ

በመግቢያው ላይ የቧንቧ መስመር መዝገብ ማከል ይፈልጋሉ?

gui_pipelining አይ፣ አዎ

ነባሪ እሴት
አይ

እባክዎን ይግለጹ

መዘግየት

የመዘግየት ሰዓት ብዛት

ዑደቶች

ከ0 በላይ የሆነ ማንኛውም ዋጋ

የሰዓት ግቤት ምንጭ ምንድን ነው?

gui_input_ዘግይቶ ncy_clock

CLOCK0፣ CLOCK1፣ CLOCK2

ያልተመሳሰለ ግልጽ ግቤት ምንጩ ምንድን ነው?

gui_input_late ncy_aclr

ምንም ACLR0 ACLR1

ለተመሳሰለ ግልጽ ግቤት ምንጩ ምንድነው?

gui_input_late ncy_sclr

ምንም SCLR0 SCLR1

CLOCK0 ምንም የለም

መግለጫ
በመግቢያ ምልክቶች ላይ ተጨማሪ የቧንቧ መስመር መመዝገቢያ ደረጃ ለማንቃት አዎ የሚለውን ይምረጡ። ለ እባክህ ከ 0 በላይ የሆነ እሴት መግለጽ አለብህ።
በሰዓት ዑደቶች ውስጥ የሚፈለገውን መዘግየት ይገልጻል። አንድ ደረጃ የቧንቧ መስመር መዝገብ = 1 በሰዓት ዑደት ውስጥ መዘግየት. አዎ የሚለውን መምረጥ አለብህ የቧንቧ መስመር መዝገብ ወደ ግብአት መጨመር ትፈልጋለህ? ይህንን አማራጭ ለማንቃት.
የቧንቧ መስመር መመዝገቢያ የግቤት ሰዓት ምልክትን ለማንቃት እና ለመጥቀስ Clock0, Clock1 ወይም Clock2 የሚለውን ይምረጡ. አዎ የሚለውን መምረጥ አለብህ የቧንቧ መስመር መዝገብ ወደ ግብአት መጨመር ትፈልጋለህ? ይህንን አማራጭ ለማንቃት.
ለተጨማሪ የቧንቧ መስመር መመዝገቢያ መዝገቡ ያልተመሳሰለ ግልጽ ምንጭ ይገልጻል። አዎ የሚለውን መምረጥ አለብህ የቧንቧ መስመር መዝገብ ወደ ግብአት መጨመር ትፈልጋለህ? ይህንን አማራጭ ለማንቃት.
ለተጨማሪ የቧንቧ መስመር መመዝገቢያ መዝገቡ የተመሳሰለ ግልጽ ምንጭ ይገልጻል። አዎ የሚለውን መምረጥ አለብህ የቧንቧ መስመር መዝገብ ወደ ግብአት መጨመር ትፈልጋለህ? ይህንን አማራጭ ለማንቃት.

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 56

ግብረ መልስ ላክ

683490 | 2020.10.05 ግብረ መልስ ላክ

9. ALTMEMMULT (በማህደረ ትውስታ ላይ የተመሰረተ ኮንስታንት ኮፊሸን ማባዣ) አይፒ ኮር

ትኩረት፡

ኢንቴል የዚህን IP ድጋፍ በ Intel Quartus Prime Pro እትም ስሪት 20.3 ውስጥ አስወግዷል። በእርስዎ ዲዛይን ውስጥ ያለው የአይፒ ኮር ኢንቴል ኳርተስ ፕራይም ፕሮ እትም ውስጥ ያሉ መሳሪያዎችን የሚያነጣጥር ከሆነ፣ አይፒውን በ LPM_MULT Intel FPGA IP መተካት ወይም IP ን እንደገና ማመንጨት እና የ Intel Quartus Prime Standard Edition ሶፍትዌርን በመጠቀም ንድፍዎን ማጠናቀር ይችላሉ።

ALTMEMMULT IP core በIntel FPGAs (ከM512፣ M4K፣ M9K እና MLAB ማህደረ ትውስታ ብሎኮች ጋር) የሚገኙትን onchip memory blocks በመጠቀም በማህደረ ትውስታ ላይ የተመሰረቱ ማባዣዎችን ለመፍጠር ይጠቅማል። ማባዣዎችን በሎጂክ ኤለመንቶች (LEs) ወይም የወሰኑ ብዜት ሀብቶችን ለመተግበር በቂ ሀብቶች ከሌሉዎት ይህ IP ኮር ጠቃሚ ነው።
ALTMEMMULT IP ኮር ሰዓት የሚፈልግ የተመሳሰለ ተግባር ነው። የALTMEMMULT IP ኮር ማባዣን የሚተገበረው ለተወሰኑ መለኪያዎች እና መመዘኛዎች የሚቻለውን አነስተኛውን የፍጥነት መጠን እና መዘግየት ነው።
የሚከተለው ምስል የALTMEMMULT IP ኮር ወደቦችን ያሳያል።

ምስል 21. ALTMEMMULT ወደቦች

ALTMEMMULT

ዳታ_ውስጥ[] sload_data coeff_in[]

ውጤት[] ውጤት_ትክክለኛ ጭነት_ተከናውኗል

sload_coeff

sclr ሰዓት
inst

ተዛማጅ የመረጃ ባህሪዎች በገጽ 71 ላይ

9.1. ባህሪያት
ALTMEMMULT IP ኮር የሚከተሉትን ባህሪያት ያቀርባል፡- · በ ውስጥ የሚገኙትን በቺፕ ሚሞሪ ብሎኮች በመጠቀም ማህደረ ትውስታን መሰረት ያደረጉ ማባዣዎችን ብቻ ይፈጥራል።
Intel FPGAs · የ 1 ቢት የውሂብ ስፋትን ይደግፋል · የተፈረመ እና ያልተፈረመ የውሂብ ውክልና ቅርፀትን ይደግፋል · የቧንቧ መስመርን በቋሚ የውጤት መዘግየት ይደግፋል.

ISO 9001: 2015 ተመዝግቧል

9. ALTMEMMULT (በማህደረ ትውስታ ላይ የተመሰረተ ኮንስታንት ኮፊሸን ማባዣ) አይፒ ኮር 683490 | 2020.10.05
· ብዙ ቋሚዎችን በዘፈቀደ መዳረሻ ማህደረ ትውስታ (ራም) ያከማቻል
· ራም ብሎክ አይነትን ለመምረጥ አማራጭ ይሰጣል
· አማራጭ የተመሳሰለ ግልጽ እና ሎድ-መቆጣጠሪያ የግቤት ወደቦችን ይደግፋል
9.2. Verilog HDL ፕሮቶታይፕ
የሚከተለው የVerilog HDL ፕሮቶታይፕ በቬሪሎግ ዲዛይን ውስጥ ይገኛል። File (.v) altera_mf.v በ eda ውህደት ማውጫ.
module altmemmult #( parameter coeff_representation = "SIGNED", parameter coefficient0 = "UNUSED", parameter data_representation = "SIGNED", ፓራሜትር የታሰበው_መሣሪያ_family = "ጥቅም ላይ ያልዋለ", ፓራሜትር max_clock_cycles_per_result = 1, ፓራሜትር ቁጥር_of_የቁልፍ ቁጥር, AULOCK parameter "የ AU_ቁልፍ መለኪያ" total_latency = 1, ፓራሜትር width_c = 1, ፓራሜትር width_d = 1, ፓራሜትር width_r = 1, ፓራሜትር width_s = 1, ፓራሜትር lpm_type = "altmemmult", ፓራሜትር lpm_hint = "ጥቅም ላይ ያልዋለ") ( የግቤት ሽቦ ሰዓት, የግቤት ሽቦ [ወርድ_c-1: 1]coeff_in፣ የግቤት ሽቦ [ወርድ_d-0፡1] ዳታ_ውስጥ፣ የውጤት ሽቦ ሎድ_ተከናውኗል፣ የውጤት ሽቦ [ወርድ_r-0፡1] ውጤት፣ የውጤት ሽቦ ውጤት_valid፣ የግቤት ሽቦ Sclr፣ የግቤት ሽቦ [ወርድ_s-0:1] ሴል፣ ግብዓት wire sload_coeff፣ የግቤት ሽቦ ስሎድ_ዳታ)/* ውህደት syn_black_box=0 */; endmodule
9.3. የVHDL አካል መግለጫ
የVHDL አካል መግለጫ በVHDL ዲዛይን ውስጥ ይገኛል። File (.vhd) altera_mf_components.vhd በ librariesvhdlaltera_mf ማውጫ።
አካል altmemmult አጠቃላይ ( coeff_representation: string : = "የተፈረመ"; coefficient0: string : = "ያልተጠቀመበት"; ውሂብ_ውክልና: ሕብረቁምፊ : = "ሲግኔድ"; የታሰበ_device_family: string : = "ጥቅም ላይ ያልዋለ"; ከፍተኛው_clock_cycles_per_ውጤት: የተፈጥሮ ቁጥር: 1 የተፈጥሮ ቁጥር : = 1; ram_block: string: = "AUTO"; "altmemmult"); ወደብ (ሰዓት: በ std_logic; coeff_in: በ std_logic_vector (ስፋት_c-1 እስከ 1): = (ሌሎች => '0') ፤ ዳታ_ኢን: በ std_logic_vector (ስፋት_d-0 እስከ 1);

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 58

ግብረ መልስ ላክ

9. ALTMEMMULT (በማህደረ ትውስታ ላይ የተመሰረተ ኮንስታንት ኮፊሸን ማባዣ) አይፒ ኮር 683490 | 2020.10.05

ጭነት_ተከናውኗል፡ ውጪ std_logic; ውጤት: ከ std_logic_vector (ስፋት_r-1 እስከ 0); ውጤት_የሚሰራ፡ውጭ std_logic; sclr: በ std_logic: = '0'; sel: በ std_logic_vector (ስፋት_s-1 እስከ 0): = (ሌሎች => '0'); sload_coeff: በ std_logic: = '0'; sload_data: በ std_logic: = '0'); የመጨረሻ ክፍል;

9.4. ወደቦች

የሚከተሉት ሰንጠረዦች የALTMEMMULT IP ኮር የግብአት እና የውጤት ወደቦች ይዘረዝራሉ።

ሠንጠረዥ 37. ALTMEMMULT የግቤት ወደቦች

የወደብ ስም

ያስፈልጋል

መግለጫ

ሰዓት

አዎ

የሰዓት ግቤት ወደ ማባዣው.

ኮፍ_ውስጥ[]

አይ

ለተባዛው Coefficient ግቤት ወደብ. የግቤት ወደቡ መጠን በWIDTH_C ግቤት እሴቱ ይወሰናል።

ውሂብ_ውስጥ[]

አዎ

የውሂብ ግቤት ወደብ ወደ ማባዣው. የግቤት ወደቡ መጠን በWIDTH_D መለኪያ ዋጋው ይወሰናል።

sclr

አይ

የተመሳሰለ ግልጽ ግቤት። ጥቅም ላይ ያልዋለ ከሆነ፣ ነባሪው ዋጋ ገባሪ ነው።

ሴል[]

አይ

የቋሚ ቅንጅት ምርጫ። የግቤት ወደቡ መጠን በWIDTH_S ይወሰናል

መለኪያ እሴት.

sload_coeff

አይ

የተመሳሰለ ጭነት Coefficient ግቤት ወደብ. የአሁኑን የተመረጠውን የቁጥር እሴት በ coeff_in ግቤት ውስጥ በተጠቀሰው እሴት ይተካል።

ስሎድ_ዳታ

አይ

የተመሳሰለ ጭነት ውሂብ ግብዓት ወደብ። አዲስ የማባዛት ክዋኔን የሚገልጽ እና ማንኛውንም የማባዛት ክዋኔን የሚሰርዝ ምልክት። የMAX_CLOCK_CYCLES_PER_RESULT ልኬት 1 እሴት ካለው፣ የ sload_data ግብዓት ወደብ ችላ ይባላል።

ሠንጠረዥ 38. ALTMEMMULT የውጤት ወደቦች

የወደብ ስም

ያስፈልጋል

መግለጫ

ውጤት[]

አዎ

ማባዣ የውጤት ወደብ. የግቤት ወደቡ መጠን በWIDTH_R ግቤት እሴቱ ይወሰናል።

ውጤት_ይሰራል።

አዎ

የውጤቱ ትክክለኛ የሙሉ ማባዛት ውጤት መቼ እንደሆነ ያሳያል። የMAX_CLOCK_CYCLES_PER_RESULT ግቤት 1 እሴት ካለው፣ የውጤቱ_ትክክለኛው የውጤት ወደብ ስራ ላይ አይውልም።

ጭነት_ተከናውኗል

አይ

አዲሱ ኮፊሸን መጫኑን ሲያጠናቅቅ ያሳያል። የሎድ_ተከናውኗል ምልክቱ የሚያሳየው አዲስ Coefficient መጫኑን ሲያጠናቅቅ ነው። የሎድ_ተከናውኗል ምልክቱ ከፍ ያለ ካልሆነ በቀር ሌላ የቁጥር እሴት ወደ ማህደረ ትውስታ ሊጫን አይችልም።

9.5. መለኪያዎች

የሚከተለው ሠንጠረዥ የALTMEMMULT IP ኮር መለኪያዎችን ይዘረዝራል።

ሠንጠረዥ 39.
WIDTH_D WIDTH_C

ALTMEMMULT መለኪያዎች
የመለኪያ ስም

ዓይነት ያስፈልጋል

መግለጫ

ኢንቲጀር አዎ

የውሂብ_ውስጥ[] ወደብ ስፋት ይገልጻል።

ኢንቲጀር አዎ

የ coeff_in[] ወደብ ስፋት ይገልጻል። ቀጠለ…

ግብረ መልስ ላክ

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ IP ኮርስ የተጠቃሚ መመሪያ 59

9. ALTMEMMULT (በማህደረ ትውስታ ላይ የተመሰረተ ኮንስታንት ኮፊሸን ማባዣ) አይፒ ኮር 683490 | 2020.10.05

የመለኪያ ስም WIDTH_R WIDTH

ሰነዶች / መርጃዎች

ኢንቴል FPGA ኢንቲጀር አርቲሜቲክ አይፒ ኮሮች [pdf] የተጠቃሚ መመሪያ
FPGA ኢንቲጀር አርቲሜቲክ አይፒ ኮርስ፣ ኢንቲጀር አርቲሜቲክ አይፒ ኮርስ፣ አርቲሜቲክ አይፒ ኮርስ፣ አይፒ ኮርስ

ዋቢዎች

የተጠቃሚ መመሪያ

FPGA ኢንቲጀር አርቲሜቲክ አይፒ ኮሮች

ሰነዶች / መርጃዎች

ዋቢዎች

አስተያየት ይስጡ

ምላሽ ሰርዝ