F Tile Serial Lite IV Intel FPGA IP የተጠቃሚ መመሪያ

ይዘቶች መደበቅ

1 F Tile Serial Lite IV Intel FPGA IP

2 ሰነዶች / መርጃዎች

2.1 ዋቢዎች

3 ተዛማጅ ልጥፎች

F Tile Serial Lite IV Intel FPGA IP

View Fullscreen

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ
ለIntel® Quartus® Prime Design Suite፡ 22.1 IP ስሪት፡ 5.0.0 ተዘምኗል።

የመስመር ላይ ስሪት ግብረ መልስ ላክ

UG-20324

መታወቂያ፡ 683074 ስሪት፡ 2022.04.28

ይዘቶች
ይዘቶች
1. ስለ F-Tile Serial Lite IV Intel® FPGA IP ተጠቃሚ መመሪያ………………………………………………. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview…………………………………………………………. 6 2.1. የመልቀቂያ መረጃ …………………………………………………………………………………………………. 7 2.2. የሚደገፉ ባህሪያት ………………………………………………………………………………………………….. 7 2.3. የአይፒ ሥሪት የድጋፍ ደረጃ …………………………………………………………………………………………………. 8 2.4. የመሣሪያ የፍጥነት ደረጃ ድጋፍ …………………………………………………………………………………………. 8 2.5. የሀብት አጠቃቀም እና መዘግየት ………………………………………………………………………………………………… 9 2.6. የመተላለፊያ ይዘት ውጤታማነት …………………………………………………………………………………………………………………. 9
3. መጀመር …………………………………………………………………………………………………………………………………………. 11 3.1. የኢንቴል ኤፍፒጂኤ አይ ፒ ኮርዎችን መጫን እና ፍቃድ መስጠት ………………………………………………………………………… 11 3.1.1. የIntel FPGA IP ግምገማ ሁነታ …………………………………………………………………………. 11 3.2. የአይፒ መለኪያዎችን እና አማራጮችን መግለጽ……………………………………………………………………………… የተፈጠረ File መዋቅር ………………………………………………………………………………………………………………… 14 3.4. የኢንቴል ኤፍፒጂኤ አይ ፒ ኮርዎችን በማስመሰል ላይ ………………………………………………………………………………………… 16 3.4.1. ንድፉን ማስመሰል እና ማረጋገጥ ………………………………………………………… 17 3.5. የአይፒ ኮርዎችን በሌሎች የኢዲኤ መሳሪያዎች ውስጥ ማዋሃድ……………………………………………………………………………… 17 3.6. ሙሉ ንድፍ ማጠናቀር …………………………………………………………………………………………………………………………………………………
4. የተግባር መግለጫ …………………………………………………………………………………………………………….. 19 4.1. TX የመረጃ ቋት ………………………………………………………………………………………………….20 4.1.1. TX ማክ አስማሚ …………………………………………………………………………………………. 21 4.1.2. የቁጥጥር ቃል (CW) ማስገባት ………………………………………………………………………………… 23 4.1.3. TX CRC …………………………………………………………………………………………………………28 4.1.4. TX MII ኢንኮደር ………………………………………………………………………………….29 4.1.5. TX PCS እና PMA……………………………………………………………………………………………………………… 30 4.2. RX የውሂብ ጎታ ………………………………………………………………………………………………………… 30 4.2.1. RX PCS እና PMA……………………………………………………………………………………………………………….. 31 4.2.2. RX MII ዲኮደር ………………………………………………………………………………………………………………… 31 4.2.3. RX CRC ………………………………………………………………………………………………………….. 31 4.2.4. አርኤክስ ዴስኬው ………………………………………………………………………………………………………….32 4.2.5. RX CW ማስወገድ ………………………………………………………………………………………………………………………… 35 4.3. F-Tile Serial Lite IV Intel FPGA IP ሰዓት አርክቴክቸር………………………………………………………. 36 4.4. ዳግም ማስጀመር እና ማገናኘት ጅምር …………………………………………………………………………………. 37 4.4.1. TX ዳግም ማስጀመር እና ማስጀመር ቅደም ተከተል …………………………………………………………………. 38 4.4.2. የ RX ዳግም ማስጀመር እና ማስጀመር ቅደም ተከተል …………………………………………………………………. 39 4.5. የአገናኝ ተመን እና የመተላለፊያ ይዘት ውጤታማነት ስሌት …………………………………………………………………………. 40
5. መለኪያዎች …………………………………………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP በይነገጽ ምልክቶች ………………………………………………………………………….. 44 6.1. የሰዓት ምልክቶች ………………………………………………………………………………………………………………….44 6.2. ምልክቶችን ዳግም አስጀምር ………………………………………………………………………………………………………………………………………………… 44 6.3. የማክ ሲግናሎች …………………………………………………………………………………………………………………………. 45 6.4. ትራንስሰቨር ዳግም ማዋቀር ሲግናሎች ………………………………………………………………………………… 48 6.5. የፒኤምኤ ምልክቶች ………………………………………………………………………………………………………………… 49

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 2

ግብረ መልስ ላክ

ይዘቶች
7. ከF-Tile Serial Lite IV Intel FPGA IP ጋር ዲዛይን ማድረግ……………………………………………………………………………………………………………………………… መመሪያዎችን ዳግም አስጀምር………………………………………………………………………………………………………. 51 7.1. መመሪያዎች አያያዝ ላይ ስህተት …………………………………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP የተጠቃሚ መመሪያ መዛግብት………………………………………………………. 52 9. የሰነድ ማሻሻያ ታሪክ ለF-Tile Serial Lite IV Intel FPGA IP የተጠቃሚ መመሪያ………53

ግብረ መልስ ላክ

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 3

683074 | 2022.04.28 ግብረ መልስ ላክ

1. ስለ F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ

ይህ ሰነድ በIntel AgilexTM መሳሪያዎች ውስጥ የF-tile transceiversን በመጠቀም የF-Tile Serial Lite IV Intel® FPGA IPን ለመንደፍ የአይፒ ባህሪያትን፣ የአርክቴክቸር መግለጫን፣ የማመንጨት እርምጃዎችን እና መመሪያዎችን ይገልፃል።

የታሰበ ታዳሚ

ይህ ሰነድ ለሚከተሉት ተጠቃሚዎች የታሰበ ነው፡-
· ንድፍ አውጪዎች በስርዓተ-ደረጃ የንድፍ እቅድ ወቅት የአይፒ ምርጫን እንዲያደርጉ ይቀርጹ
· የሃርድዌር ዲዛይነሮች አይፒውን በስርዓተ-ደረጃ ዲዛይናቸው ውስጥ ሲያዋህዱ
· በስርዓተ-ደረጃ የማስመሰል እና የሃርድዌር ማረጋገጫ ደረጃዎች ወቅት ማረጋገጫ መሐንዲሶች

ተዛማጅ ሰነዶች

የሚከተለው ሠንጠረዥ ከF-Tile Serial Lite IV Intel FPGA IP ጋር የተያያዙ ሌሎች የማመሳከሪያ ሰነዶችን ይዘረዝራል።

ሠንጠረዥ 1.

ተዛማጅ ሰነዶች

ማጣቀሻ

F-Tile Serial Lite IV Intel FPGA IP ንድፍ Example የተጠቃሚ መመሪያ

Intel Agilex የመሣሪያ ውሂብ ሉህ

መግለጫ
ይህ ሰነድ የF-Tile Serial Lite IV ኢንቴል FPGA IP ንድፍ ትውልድ፣ የአጠቃቀም መመሪያዎች እና ተግባራዊ መግለጫ ይሰጣል።ampኢንቴል Agilex መሣሪያዎች ውስጥ les.
ይህ ሰነድ ለIntel Agilex መሳሪያዎች የኤሌክትሪክ ባህሪያትን, የመቀየሪያ ባህሪያትን, የውቅረት ዝርዝሮችን እና ጊዜን ይገልጻል.

ሠንጠረዥ 2.
CW RS-FEC PMA TX RX PAM4 NRZ

ምህጻረ ቃላት እና የቃላት መፍቻ ምህጻረ ቃል ዝርዝር
ምህጻረ ቃል

የማስፋፊያ መቆጣጠሪያ ቃል ሪድ-ሰለሞን ወደ ፊት ስህተት ማረም አካላዊ መካከለኛ ዓባሪ አስተላላፊ ተቀባይ የልብ ምት-Amplitude Modulation 4-ደረጃ ወደ ዜሮ አለመመለስ

ቀጠለ…

ኢንቴል ኮርፖሬሽን. መብቱ በህግ የተጠበቀ ነው. ኢንቴል፣ የኢንቴል አርማ እና ሌሎች የኢንቴል ምልክቶች የኢንቴል ኮርፖሬሽን ወይም የስርጭቱ የንግድ ምልክቶች ናቸው። ኢንቴል የኤፍፒጂኤ እና ሴሚኮንዳክተር ምርቶቹን በIntel መደበኛ ዋስትና መሰረት ለአሁኑ ዝርዝር መግለጫዎች ዋስትና ይሰጣል፣ነገር ግን በማናቸውም ምርቶች እና አገልግሎቶች ላይ ያለማሳወቂያ በማንኛውም ጊዜ ለውጦችን የማድረግ መብቱ የተጠበቀ ነው። ኢንቴል በዚህ ውስጥ የተገለጸውን ማንኛውንም መረጃ፣ ምርት ወይም አገልግሎት ከመተግበሩ ወይም ከመጠቀሙ የተነሳ ምንም አይነት ሃላፊነት ወይም ተጠያቂነት አይወስድም። የኢንቴል ደንበኞች በማናቸውም የታተመ መረጃ ላይ ከመታመንዎ በፊት እና ለምርቶች ወይም አገልግሎቶች ትዕዛዝ ከማቅረባቸው በፊት የቅርብ ጊዜውን የመሳሪያ ዝርዝር መግለጫዎችን እንዲያገኙ ይመከራሉ። *ሌሎች ስሞች እና የንግድ ምልክቶች እንደሌሎች ንብረት ሊጠየቁ ይችላሉ።

ISO 9001: 2015 ተመዝግቧል

1. ስለ F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 683074 | 2022.04.28

PCS MII XGMII

ምህጻረ ቃል

የማስፋፊያ ፊዚካል ኮዲንግ Sublayer ሚዲያ ገለልተኛ በይነገጽ 10 ጊጋቢት ሚዲያ ገለልተኛ በይነገጽ

ግብረ መልስ ላክ

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 5

683074 | 2022.04.28 ግብረ መልስ ላክ

2. F-Tile Serial Lite IV Intel FPGA IP Overview

ምስል 1.

F-Tile Serial Lite IV Intel FPGA IP ለቺፕ-ወደ-ቺፕ፣ ከቦርድ-ወደ-ቦርድ እና ለጀርባ አውሮፕላን አፕሊኬሽኖች ለከፍተኛ የመተላለፊያ ይዘት ዳታ ግንኙነት ተስማሚ ነው።

የF-Tile Serial Lite IV Intel FPGA አይፒ የሚዲያ መዳረሻ ቁጥጥር (MAC)፣ አካላዊ ኮድ ደብተር (ፒሲኤስ) እና አካላዊ ሚዲያ አባሪ (ፒኤምኤ) ብሎኮችን ያካትታል። አይፒው በአንድ ሌይን እስከ 56 Gbps የውሂብ ማስተላለፍ ፍጥነትን ከከፍተኛው አራት PAM4 መስመሮች ወይም 28 Gbps በአንድ ሌይን ከከፍተኛው 16 NRZ መስመሮች ጋር ይደግፋል። ይህ አይፒ ከፍተኛ የመተላለፊያ ይዘት፣ ዝቅተኛ የራስጌ ክፈፎች፣ ዝቅተኛ የI/O ብዛት ያቀርባል፣ እና በሁለቱም መስመሮች እና የፍጥነት ቁጥሮች ላይ ከፍተኛ ልኬትን ይደግፋል። ይህ አይፒ እንዲሁ በተለያዩ የመረጃ ተመኖች ድጋፍ በኤተርኔት ፒሲኤስ የኤፍ-ቲል ትራንስሴይቨር በቀላሉ ሊዋቀር ይችላል።

ይህ አይፒ ሁለት የማስተላለፊያ ሁነታዎችን ይደግፋል፡-
· መሰረታዊ ሁነታ - የመተላለፊያ ይዘት ለመጨመር ውሂብ ያለ ፓኬት መጀመሪያ ፣ ባዶ ዑደት እና መጨረሻ የሚላክበት ንጹህ የዥረት ሁነታ ነው። አይፒው የመጀመሪያውን ትክክለኛ ውሂብ እንደ ፍንዳታ መጀመሪያ ይወስዳል።
· ሙሉ ሁነታ - ይህ የፓኬት ማስተላለፍ ሁነታ ነው. በዚህ ሁነታ፣ አይፒው እንደ ገዳቢዎች በፓኬት መጀመሪያ እና መጨረሻ ላይ ፍንዳታ እና የማመሳሰል ዑደት ይልካል።

F-Tile Serial Lite IV የከፍተኛ ደረጃ እገዳ ንድፍ

አቫሎን ዥረት በይነገጽ TX

F-Tile Serial Lite IV Intel FPGA IP
ማክ ቲክስ
TX USRIF_CTRL

64*n ሌይኖች ቢት (NRZ ሁነታ)/ 2* n ሌይን ቢት (PAM4 ሁነታ)

TX ማክ

አስማሚ INSERT

MII ENCODE

ብጁ PCS

TX PCS

TX MII

EMIB ኢንኮድ ScRAMBLER FEC

TX PMA

n ሌይን ቢትስ (PAM4 ሁነታ)/ n Lanes Bits (NRZ ሁነታ)
TX ተከታታይ በይነገጽ

አቫሎን ዥረት በይነገጽ RX
64*n ሌይኖች ቢት (NRZ ሁነታ)/ 2* n ሌይን ቢት (PAM4 ሁነታ)

RX PCS

CW RMV

ዴስኬው

MII

& አስተካክል ዲኮድ

RX MII

ኢ.ም.ቢ

ማመሳሰልን እና FEC DESCRAMBLERን አግድ

RX PMA

CSR

2n Lanes Bits (PAM4 ሁነታ)/ n ሌይን ቢትስ (NRZ ሁነታ) RX ተከታታይ በይነገጽ
አቫሎን ሜሞሪ-ካርታ በይነገጽ መመዝገቢያ ውቅረት

አፈ ታሪክ

ለስላሳ አመክንዮ

ሃርድ ሎጂክ

ISO 9001: 2015 ተመዝግቧል

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

F-Tile Serial Lite IV Intel FPGA IP ንድፍ ማመንጨት ይችላሉampስለ IP ባህሪያት የበለጠ ለማወቅ። የF-Tile Serial Lite IV Intel FPGA IP ንድፍን ይመልከቱample የተጠቃሚ መመሪያ.
ተዛማጅ መረጃ · ተግባራዊ መግለጫ በገጽ 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example የተጠቃሚ መመሪያ

2.1. የመልቀቂያ መረጃ

የIntel FPGA IP ስሪቶች ከIntel Quartus® Prime Design Suite ሶፍትዌር ስሪቶች እስከ v19.1 ድረስ ይዛመዳሉ። ከIntel Quartus Prime Design Suite ሶፍትዌር ሥሪት 19.2 ጀምሮ፣ Intel FPGA IP አዲስ የሥሪት ሥሪት አለው።

የIntel FPGA IP ስሪት (XYZ) ቁጥር በእያንዳንዱ የIntel Quartus Prime ሶፍትዌር ስሪት ሊቀየር ይችላል። ለውጥ በ፡

X የአይ.ፒ.ን ዋና ክለሳ ያሳያል። የIntel Quartus Prime ሶፍትዌርን ካዘመኑ፣ አይፒውን እንደገና ማመንጨት አለብዎት።
Y አይፒው አዳዲስ ባህሪያትን እንደሚያካትት ያሳያል። እነዚህን አዲስ ባህሪያት ለማካተት የእርስዎን አይፒ ያድሱ።
Z አይፒው ጥቃቅን ለውጦችን እንደሚያካትት ያሳያል። እነዚህን ለውጦች ለማካተት የእርስዎን አይፒ ያድሱ።

ሠንጠረዥ 3.

F-Tile Serial Lite IV Intel FPGA IP የሚለቀቅ መረጃ

የንጥል IP ስሪት Intel Quartus Prime ስሪት የሚለቀቅበት ቀን የማዘዣ ኮድ

5.0.0 22.1 2022.04.28 IP-SLITE4F

መግለጫ

2.2. የሚደገፉ ባህሪያት
የሚከተለው ሠንጠረዥ በF-Tile Serial Lite IV Intel FPGA IP ውስጥ ያሉትን ባህሪያት ይዘረዝራል።

ግብረ መልስ ላክ

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

ሠንጠረዥ 4.

F-Tile Serial Lite IV Intel FPGA IP ባህሪያት

ባህሪ

መግለጫ

የውሂብ ማስተላለፍ

· ለPAM4 ሁነታ፡-
— ኤፍኤችቲ የሚደግፈው 56.1፣ 58 እና 116 Gbps በአንድ ሌይን ቢበዛ 4 መስመሮች ነው።
— FGT በአንድ ሌይን እስከ 58 Gbps ቢበዛ 12 መስመሮችን ይደግፋል።
ለ PAM18 ሁነታ በሚደገፈው ትራንስሲቨር ዳታ ላይ ለበለጠ መረጃ በገጽ 42 ላይ ያለውን ሠንጠረዥ 4 ተመልከት።
· ለNRZ ሁነታ፡-
— FHT የሚደግፈው 28.05 እና 58 Gbps በአንድ ሌይን ቢበዛ 4 መስመሮች ነው።
— FGT በአንድ መስመር ቢበዛ 28.05 መስመሮች እስከ 16 Gbps እየደገፈ ነው።
ለ NRZ ሁነታ የሚደገፉትን የትራንሴቨር ዳታ ተመኖች ላይ ተጨማሪ ዝርዝሮችን ለማግኘት በገጽ 18 ላይ ያለውን ሠንጠረዥ 42 ይመልከቱ።
· ቀጣይነት ያለው ዥረት (መሰረታዊ) ወይም ፓኬት (ሙሉ) ሁነታዎችን ይደግፋል።
· ዝቅተኛ የፍሬም እሽጎችን ይደግፋል።
· ለእያንዳንዱ የፍንዳታ መጠን የባይት ጥራጥሬ ማስተላለፍን ይደግፋል።
· በተጠቃሚ የተጀመረ ወይም በራስ ሰር የሌይን አሰላለፍ ይደግፋል።
· በፕሮግራም ሊሰራ የሚችል የአሰላለፍ ጊዜን ይደግፋል።

PCS

· ለስላሳ አመክንዮ ሀብት ቅነሳ ከ Intel Agilex F-tile transceivers ጋር የሚገናኝ ሃርድ አይፒ ሎጂክ ይጠቀማል።
ለ 4GBASE-KP100 ዝርዝር የ PAM4 ሞጁል ሁነታን ይደግፋል። RS-FEC ሁልጊዜ በዚህ ሞዲዩሽን ሁነታ ነቅቷል።
· NRZ ከአማራጭ RS-FEC ሞዲዩሽን ሁነታ ጋር ይደግፋል።
· 64b/66b ኢንኮዲንግ መፍታትን ይደግፋል።

የስህተት ማወቂያ እና አያያዝ

· በTX እና RX የውሂብ መንገዶች ላይ የCRC ስህተት መፈተሽን ይደግፋል። · የ RX አገናኝ ስህተት መፈተሽን ይደግፋል። · RX PCS ስህተት ፈልጎ ማግኘትን ይደግፋል።

በይነገጾች

· ከገለልተኛ ማገናኛዎች ጋር ሙሉ ባለ ሁለትዮሽ ፓኬት ማስተላለፍን ብቻ ይደግፋል።
· ዝቅተኛ የማስተላለፊያ መዘግየት ካለው ከበርካታ FPGA መሳሪያዎች ጋር ነጥብ-ወደ-ነጥብ ግንኙነትን ይጠቀማል።
· በተጠቃሚ የተገለጹ ትዕዛዞችን ይደግፋል።

2.3. የአይፒ ስሪት ድጋፍ ደረጃ

ለF-Tile Serial Lite IV Intel FPGA IP የIntel Quartus Prime ሶፍትዌር እና የኢንቴል FPGA መሳሪያ ድጋፍ እንደሚከተለው ነው።

ሠንጠረዥ 5.

የአይፒ ስሪት እና የድጋፍ ደረጃ

Intel Quartus Prime 22.1

መሣሪያ Intel Agilex F-tile transceivers

የአይፒ ስሪት የማስመሰል ማጠናቀር የሃርድዌር ንድፍ

5.0.0

2.4. የመሣሪያ ፍጥነት ደረጃ ድጋፍ
የF-Tile Serial Lite IV Intel FPGA IP የሚከተሉትን የፍጥነት ደረጃዎች ለIntel Agilex F-tile መሳሪያዎች ይደግፋል፡ · የትራንሴቨር ፍጥነት፡ -1፣ -2 እና -3 · ኮር የፍጥነት ደረጃ፡ -1፣ -2፣ እና - 3

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 8

ግብረ መልስ ላክ

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

ተዛማጅ መረጃ
Intel Agilex Device Data Sheet በIntel Agilex F-tile transceivers ውስጥ ስለሚደገፈው የውሂብ መጠን ተጨማሪ መረጃ።

2.5. የሀብት አጠቃቀም እና መዘግየት

የF-Tile Serial Lite IV Intel FPGA IP ሃብቱ እና መዘግየት የተገኘው ከIntel Quartus Prime Pro Edition ሶፍትዌር ስሪት 22.1 ነው።

ሠንጠረዥ 6.

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP Resource Utilization
የቆይታ መለኪያው ከTX ኮር ግብዓት ወደ RX ኮር ውፅዓት በክብ ጉዞ መዘግየት ላይ የተመሰረተ ነው።

አስተላላፊ ዓይነት

ተለዋጭ

የውሂብ መስመሮች ሁነታ ቁጥር RS-FEC ALM

መዘግየት (TX ኮር የሰዓት ዑደት)

ኤፍ.ጂ.ቲ

28.05 Gbps NRZ 16

መሰረታዊ ተሰናክሏል 21,691 65

ሙሉ የአካል ጉዳተኛ 22,135 65

መሰረታዊ የነቃ 21,915 189

ሙሉ ነቅቷል 22,452 189

58 Gbps PAM4 12

መሰረታዊ የነቃ 28,206 146

ሙሉ ነቅቷል 30,360 146

ኤፍኤችቲ

58 Gbps NRZ

መሰረታዊ የነቃ 15,793 146

ሙሉ ነቅቷል 16,624 146

58 Gbps PAM4 4

መሰረታዊ የነቃ 15,771 154

ሙሉ ነቅቷል 16,611 154

116 Gbps PAM4 4

መሰረታዊ የነቃ 21,605 128

ሙሉ ነቅቷል 23,148 128

2.6. የመተላለፊያ ይዘት ውጤታማነት

ሠንጠረዥ 7.

የመተላለፊያ ይዘት ውጤታማነት

ተለዋዋጮች Transceiver ሁነታ

PAM4

የዥረት ሁነታ RS-FEC

ሙሉ ነቅቷል።

መሰረታዊ ነቅቷል።

የመለያ በይነገጽ የቢት ፍጥነት በGbps (RAW_RATE)
የፍንዳታ መጠን በቃሉ ብዛት (BURST_SIZE) (1)
የሰልፍ ጊዜ በሰዓት ዑደት (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

ቅንብሮች

NRZ

ሙሉ

ተሰናክሏል።

ነቅቷል

28.0

2,048

4,096

መሰረታዊ ተሰናክሏል 28.0

ነቅቷል 28.0

4,194,304

4,096

4,096 ቀጥሏል…

(1) BURST_SIZE ለመሠረታዊ ሞድ ወደ ማለቂያነት ስለሚቃረብ ብዙ ቁጥር ጥቅም ላይ ይውላል።

ግብረ መልስ ላክ

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

ተለዋዋጮች

ቅንብሮች

64/66 ለ ኮድ

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

የፍንዳታ መጠን በቃሉ ብዛት (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

የሰልፍ አመልካች ጊዜ 81,915 በሰዓት ዑደት (ALIGN_MARKER_PERIOD)

81,915

81,916

አሰላለፍ ምልክት ማድረጊያ ስፋት በ 5

የሰዓት ዑደት

(ALIGN_MARKER_WIDTH)

የመተላለፊያ ይዘት (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

ውጤታማ ፍጥነት (ጂቢበሰ) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

ከፍተኛው የተጠቃሚ የሰዓት ድግግሞሽ (ሜኸ) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

ተዛማጅ መረጃ የአገናኞች ፍጥነት እና የመተላለፊያ ቅልጥፍና ስሌት በገጽ 40 ላይ

(2) በሙሉ ሁነታ፣ የBURST_SIZE_OVHD መጠን በውሂብ ዥረት ውስጥ START/END የተጣመሩ የቁጥጥር ቃላትን ያካትታል።
(3) ለመሠረታዊ ሁነታ BURST_SIZE_OVHD 0 ነው ምክንያቱም በዥረት መልቀቅ ወቅት ምንም START/END የለም።
(4) የመተላለፊያ ይዘት ብቃትን ለማስላት የአገናኝ ተመን እና የመተላለፊያ ቅልጥፍናን ስሌት ይመልከቱ።
(5) ውጤታማ የዋጋ ስሌት ለማግኘት የአገናኝ ተመን እና የመተላለፊያ ቅልጥፍናን ስሌት ይመልከቱ።
(6) ለከፍተኛ የተጠቃሚ የሰዓት ድግግሞሽ ስሌት የአገናኝ ተመን እና የመተላለፊያ ቅልጥፍና ስሌትን ይመልከቱ።

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 10

ግብረ መልስ ላክ

683074 | 2022.04.28 ግብረ መልስ ላክ

3. መጀመር

3.1. ኢንቴል FPGA አይ ፒ ኮርዎችን መጫን እና ፍቃድ መስጠት

የኢንቴል ኳርተስ ፕራይም ሶፍትዌር መጫኛ የኢንቴል FPGA IP ቤተ-መጽሐፍትን ያካትታል። ይህ ቤተ-መጽሐፍት ተጨማሪ ፍቃድ ሳያስፈልግዎ ለምርት አገልግሎትዎ ብዙ ጠቃሚ የአይፒ ኮሮችን ያቀርባል። አንዳንድ የIntel FPGA IP ኮሮች ለምርት አገልግሎት የተለየ ፈቃድ መግዛት ያስፈልጋቸዋል። የIntel FPGA IP Evaluation Mode ሙሉ የምርት አይፒ ኮር ፍቃድ ለመግዛት ከመወሰንዎ በፊት እነዚህን ፍቃድ ያላቸውን የIntel FPGA IP ኮርሶች በሲሙሌሽን እና ሃርድዌር ለመገምገም ይፈቅድልዎታል። የሃርድዌር ሙከራን ካጠናቀቁ እና በምርት ውስጥ አይፒን ለመጠቀም ዝግጁ ከሆኑ በኋላ ፈቃድ ላለው የኢንቴል አይፒ ኮሮች ሙሉ የምርት ፍቃድ መግዛት ያስፈልግዎታል።

የኢንቴል ኳርተስ ፕራይም ሶፍትዌር በነባሪነት በሚከተሉት ቦታዎች የአይ ፒ ኮሮችን ይጭናል።

ምስል 2.

የአይፒ ኮር መጫኛ መንገድ
intelFPGA(_pro) ኳርትስ - የኢንቴል ኳርትስ ፕራይም ሶፍትዌር ip - የIntel FPGA IP ቤተ-መጽሐፍትን እና የሶስተኛ ወገን IP ኮሮች አልቴሪያን ይዟል - የIntel FPGA IP ቤተ-መጽሐፍት ምንጭ ኮድ ይዟል - የኢንቴል FPGA IP ምንጭን ይይዛል files

ሠንጠረዥ 8.

የአይፒ ኮር መጫኛ ቦታዎች

አካባቢ

ሶፍትዌር

: intelFPGA_proquartusipaltera

Intel Quartus Prime Pro እትም

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro እትም

መድረክ ዊንዶውስ* ሊኑክስ*

ማስታወሻ፡-

የ Intel Quartus Prime ሶፍትዌር በመጫኛ መንገድ ላይ ክፍተቶችን አይደግፍም.

3.1.1. Intel FPGA IP ግምገማ ሁነታ
የነጻው የIntel FPGA IP Evaluation Mode ፍቃድ ያላቸውን የኢንቴል FPGA IP ኮሮችን ከመግዛትህ በፊት በሲሙሌሽን እና ሃርድዌር እንድትገመግም ያስችልሃል። Intel FPGA IP ግምገማ ሁነታ ያለ ተጨማሪ ፍቃድ የሚከተሉትን ግምገማዎች ይደግፋል፡
· ፈቃድ ያለው ኢንቴል FPGA IP ኮር ባህሪን በስርዓትዎ ውስጥ አስመስለው። · የአይፒ ኮርን ተግባራዊነት፣ መጠን እና ፍጥነት በፍጥነት እና በቀላሉ ያረጋግጡ። · በጊዜ የተገደበ የመሣሪያ ፕሮግራም ማመንጨት files ለዲዛይኖች የአይፒ ኮርን ያካተቱ. · መሳሪያን ከአይፒ ኮርዎ ጋር ያቅዱ እና ዲዛይንዎን በሃርድዌር ያረጋግጡ።

ISO 9001: 2015 ተመዝግቧል

3. መጀመር
683074 | 2022.04.28
የIntel FPGA IP ግምገማ ሁነታ የሚከተሉትን የአሠራር ሁነታዎች ይደግፋል፡
· የተገናኘ–ፈቃድ ያለው ኢንቴል FPGA አይፒን የያዘውን ንድፍ ላልተወሰነ ጊዜ በቦርድዎ እና በአስተናጋጁ ኮምፒዩተር መካከል ባለው ግንኙነት እንዲሰራ ይፈቅዳል። የተገጠመ ሁነታ ተከታታይ የጋራ ሙከራ የድርጊት ቡድን ያስፈልገዋል (ጄTAG) በጄ መካከል የተገናኘ ገመድTAG በሃርድዌር ግምገማ ጊዜ ውስጥ ኢንቴል ኳርትስ ፕራይም ፕሮግራመርን እያሄደ ያለው በቦርድዎ ላይ ያለው ወደብ እና አስተናጋጁ ኮምፒተር። ፕሮግራመር ቢያንስ የኢንቴል ኳርትስ ፕራይም ሶፍትዌር መጫን ብቻ ነው የሚፈልገው፣ እና ምንም የኢንቴል ኳርተስ ፕራይም ፍቃድ አያስፈልገውም። አስተናጋጁ ኮምፒዩተር በየወቅቱ ምልክት ወደ መሳሪያው በጄ በመላክ የግምገማ ጊዜውን ይቆጣጠራልTAG ወደብ. በንድፍ ውስጥ ያሉት ሁሉም ፈቃድ ያላቸው የአይፒ ኮሮች የተቆራኙ ሁነታን የሚደግፉ ከሆነ ማንኛውም የአይፒ ኮር ግምገማ ጊዜው እስኪያልፍ ድረስ የግምገማው ጊዜ ይቆያል። ሁሉም የአይፒ ኮሮች ያልተገደበ የግምገማ ጊዜን የሚደግፉ ከሆነ መሳሪያው ጊዜው አያበቃም.
· ያልተገናኘ–ፈቃድ ያለው አይፒ የያዘውን ንድፍ ለተወሰነ ጊዜ ለማስኬድ ያስችላል። መሣሪያው የኢንቴል ኳርትስ ፕራይም ሶፍትዌርን ከሚያንቀሳቅሰው አስተናጋጅ ኮምፒዩተር ጋር ግንኙነት ካቋረጠ IP ኮር ወደ ያልተገናኘ ሁነታ ይመለሳል። በንድፍ ውስጥ ያለ ማንኛውም ፍቃድ ያለው አይፒ ኮር የተገጠመ ሁነታን የማይደግፍ ከሆነ የአይፒ ኮር ወደ አልተገናኘም ሁነታ ይመለሳል።
በንድፍ ውስጥ ላለ ማንኛውም ፍቃድ ላለው ኢንቴል FPGA አይፒ የግምገማው ጊዜ ሲያልቅ ዲዛይኑ መስራቱን ያቆማል። የኢንቴል FPGA IP ግምገማ ሁነታን የሚጠቀሙ ሁሉም የአይ ፒ ኮሮች በንድፍ ውስጥ ያለ ማንኛውም የአይፒ ኮር ጊዜ ሲያልቅ በአንድ ጊዜ ያበቃል። የግምገማው ጊዜ ሲያልቅ፣ የሃርድዌር ማረጋገጫን ከመቀጠልዎ በፊት የFPGA መሣሪያውን እንደገና ማቀድ አለብዎት። ለምርት የአይፒ ኮር አጠቃቀምን ለማራዘም ለአይፒ ኮር ሙሉ የምርት ፍቃድ ይግዙ።
ያልተገደበ የመሳሪያ ፕሮግራም ከማመንጨትዎ በፊት ፈቃዱን መግዛት እና ሙሉ የምርት ፍቃድ ቁልፍ ማመንጨት አለብዎት file. በIntel FPGA IP Evaluation Mode ወቅት፣ ማጠናከሪያው በጊዜ የተገደበ የመሣሪያ ፕሮግራሞችን ብቻ ያመነጫል። file ( _time_limited.sof) በጊዜ ገደቡ ላይ ጊዜው ያበቃል።

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 12

ግብረ መልስ ላክ

3. መጀመር 683074 | 2022.04.28

ምስል 3.

Intel FPGA IP ግምገማ ሁነታ ፍሰት
የኢንቴል ኳርትስ ፕራይም ሶፍትዌርን ከኢንቴል FPGA IP ቤተ-መጽሐፍት ጋር ይጫኑ

ፍቃድ ያለው ኢንቴል FPGA አይ ፒ ኮርን መለካት እና ማፋጠን

በሚደገፍ ሲሙሌተር ውስጥ አይፒውን ያረጋግጡ

በ Intel Quartus Prime ሶፍትዌር ውስጥ ንድፉን ያጠናቅቁ

በጊዜ የተገደበ የመሣሪያ ፕሮግራም መፍጠር File

የIntel FPGA መሣሪያን ፕሮግራም እና በቦርዱ ላይ ያለውን አሠራር ያረጋግጡ
ለምርት አገልግሎት ዝግጁ የሆነ አይፒ የለም?
አዎ ሙሉ ምርት ይግዙ
የአይፒ ፍቃድ

ማስታወሻ፡-

ፈቃድ ያለው አይፒ በንግድ ምርቶች ውስጥ ያካትቱ
ለእያንዳንዱ የአይፒ ኮር የተጠቃሚ መመሪያ ለፓራሜትሪላይዜሽን ደረጃዎች እና የአተገባበር ዝርዝሮች ይመልከቱ።
ኢንቴል የአይ ፒ ኮሮችን በየመቀመጫ ፣ዘላለማዊ መሠረት ይሰጣል። የፈቃድ ክፍያው የመጀመሪያ አመት ጥገና እና ድጋፍን ያካትታል። ከመጀመሪያው አመት በላይ ማሻሻያዎችን፣ የሳንካ ጥገናዎችን እና የቴክኒክ ድጋፍን ለመቀበል የጥገና ኮንትራቱን ማደስ አለቦት። ፕሮግራሚንግ ከማፍለቅዎ በፊት ሙሉ የምርት ፍቃድ ለኢንቴል FPGA IP ኮሮች የምርት ፍቃድ ለሚፈልጉ መግዛት አለቦት fileላልተወሰነ ጊዜ ሊጠቀሙበት የሚችሉት። በIntel FPGA IP Evaluation Mode ወቅት ኮምፕሌተሩ በጊዜ የተገደበ የመሳሪያ ፕሮግራም ብቻ ነው የሚያመነጨው file ( _time_limited.sof) በጊዜ ገደቡ ላይ ጊዜው ያበቃል። የምርት ፍቃድ ቁልፎችን ለማግኘት የIntel FPGA ራስን አገልግሎት ፈቃድ መስጫ ማዕከልን ይጎብኙ።
የኢንቴል FPGA የሶፍትዌር ፍቃድ ስምምነቶች ፈቃድ ያላቸው የአይፒ ኮሮችን፣ የኢንቴል ኳርተስ ፕራይም ዲዛይን ሶፍትዌሮችን እና ሁሉንም ያልተፈቀዱ የአይፒ ኮሮችን መትከል እና አጠቃቀምን ይቆጣጠራል።

ግብረ መልስ ላክ

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 13

3. መጀመር 683074 | 2022.04.28
ተዛማጅ መረጃ · የኢንቴል FPGA ፍቃድ ድጋፍ ማዕከል · የ Intel FPGA ሶፍትዌር ጭነት እና ፍቃድ መግቢያ
3.2. የአይፒ መለኪያዎችን እና አማራጮችን በመግለጽ ላይ
የአይፒ ፓራሜትር አርታዒ የእርስዎን ብጁ የአይፒ ልዩነት በፍጥነት እንዲያዋቅሩ ይፈቅድልዎታል። በ Intel Quartus Prime Pro Edition ሶፍትዌር ውስጥ የአይፒ አማራጮችን እና መለኪያዎችን ለመጥቀስ የሚከተሉትን ደረጃዎች ይጠቀሙ።
1. የእርስዎን F-Tile Serial Lite IV Intel FPGA IP ን የሚያዋህድበት የIntel Quartus Prime Pro እትም ፕሮጄክት ከሌለህ አንድ መፍጠር አለብህ። ሀ. በ Intel Quartus Prime Pro እትም ውስጥ ጠቅ ያድርጉ File አዲስ የፕሮጀክት አዋቂ አዲስ የኳርትስ ፕራይም ፕሮጄክት ለመፍጠር ወይም File የኳርትስ ፕራይም ፕሮጄክት ለመክፈት ፕሮጀክት ይክፈቱ። ጠንቋዩ መሣሪያን እንዲገልጹ ይጠይቅዎታል። ለ. የመሣሪያውን ቤተሰብ Intel Agilex ይግለጹ እና ለአይፒ የፍጥነት ደረጃ መስፈርቶችን የሚያሟላ የምርት F-tile መሣሪያን ይምረጡ። ሐ. ጨርስን ጠቅ ያድርጉ።
2. በአይፒ ካታሎግ ውስጥ F-Tile Serial Lite IV Intel FPGA IP ን ይፈልጉ እና ይምረጡ። አዲሱ የአይፒ ልዩነት መስኮት ይታያል.
3. ለአዲሱ ብጁ የአይፒ ልዩነትዎ የከፍተኛ ደረጃ ስም ይግለጹ። የመለኪያ አርታዒው የአይፒ ልዩነት ቅንብሮችን ያስቀምጣል። file የሚል ስያሜ ተሰጥቶታል። .አይ.ፒ.
4. እሺን ጠቅ ያድርጉ። የመለኪያ አርታዒው ይታያል. 5. ለአይፒ ልዩነትዎ መለኪያዎችን ይግለጹ. ለ የፓራሜትር ክፍልን ተመልከት
ስለ F-Tile Serial Lite IV Intel FPGA IP መለኪያዎች መረጃ። 6. እንደ አማራጭ፣ የማስመሰል ቴስትቤንች ወይም ማጠናቀር እና የሃርድዌር ዲዛይን መፍጠር
example, በዲዛይን Example የተጠቃሚ መመሪያ. 7. HDL ፍጠርን ጠቅ ያድርጉ። የትውልድ የንግግር ሳጥን ይታያል። 8. ውፅኢት ይግለፁ file የትውልድ አማራጮች እና ከዚያ አመንጭ የሚለውን ጠቅ ያድርጉ። የአይፒ ልዩነት
fileበእርስዎ መስፈርቶች መሠረት ያመነጫል። 9. ጨርስ የሚለውን ጠቅ ያድርጉ. የመለኪያ አርታዒው ከፍተኛ ደረጃን .ip ያክላል file ወደ ወቅታዊው
ፕሮጀክት በራስ-ሰር. .ip ን እራስዎ ለመጨመር ከተጠየቁ file ወደ ፕሮጀክቱ፣ የፕሮጀክት አክል/አስወግድ የሚለውን ጠቅ ያድርጉ Fileለመጨመር በፕሮጀክት ውስጥ file. 10. የእርስዎን IP ልዩነት ካመነጩ እና ካፋጣኑ በኋላ፣ ወደቦችን ለማገናኘት ተገቢውን የፒን ስራዎችን ያድርጉ እና ተገቢውን የፔንሰንስ የ RTL መለኪያዎች ያዘጋጁ።
ተዛማጅ የመረጃ መለኪያዎች በገጽ 42 ላይ
3.3. የተፈጠረ File መዋቅር
የ Intel Quartus Prime Pro እትም ሶፍትዌር የሚከተለውን የአይፒ ውፅዓት ያመነጫል። file መዋቅር.
ስለ እ.ኤ.አ file የንድፍ መዋቅር exampለ፣ የF-Tile Serial Lite IV Intel FPGA IP ንድፍን ይመልከቱample የተጠቃሚ መመሪያ.

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 14

ግብረ መልስ ላክ

3. መጀመር 683074 | 2022.04.28

ምስል 4. F-Tile Serial Lite IV Intel FPGA IP የመነጨ Files
.ip - የአይፒ ውህደት file

የአይፒ ልዩነት files

_ የአይፒ ልዩነት files

exampንድፍ

.cmp - የ VHDL አካል መግለጫ file _bb.v - Verilog HDL ጥቁር ሳጥን EDA ውህደት file _inst.v እና .vhd – ኤስample instantiation አብነቶች .xml- የኤክስኤምኤል ዘገባ file

Exampለ IP ኮር ንድፍዎ የቀድሞ ቦታample fileኤስ. ነባሪው ቦታ example_design፣ ግን የተለየ መንገድ እንዲገልጹ ይጠየቃሉ።

.qgsimc - ተጨማሪ እድሳትን ለመደገፍ የማስመሰል መለኪያዎችን ይዘረዝራል። .qgsynthc - ተጨማሪ እድሳትን ለመደገፍ የውህደት መለኪያዎችን ይዘረዝራል።

.qip - የአይፒ ውህደት ይዘረዝራል files

_generation.rpt- የአይፒ ትውልድ ሪፖርት

.sopcinfo- የሶፍትዌር መሣሪያ-ሰንሰለት ውህደት file .html- የግንኙነት እና የማስታወሻ ካርታ ውሂብ

.csv - የፒን ምደባ file

.spd - የግለሰብ የማስመሰል ጽሑፎችን ያጣምራል።

ሲም ማስመሰል files

synth IP ውህድ files

.v ከፍተኛ ደረጃ ማስመሰል file

.v ከፍተኛ ደረጃ የአይፒ ውህደት file

አስመሳይ ስክሪፕቶች

ንዑስ ቤተ-መጻሕፍት

ሲንት
የንዑስ ኮር ውህደት files

ሲም
ንዑስ ኮር ማስመሰል files

ሠንጠረዥ 9.

F-Tile Serial Lite IV Intel FPGA IP የመነጨ Files

File ስም

መግለጫ

.አይ.ፒ

የፕላትፎርም ዲዛይነር ስርዓት ወይም ከፍተኛ ደረጃ የአይፒ ልዩነት file. የአይፒ ልዩነት የሚሰጡት ስም ነው።

ሴ.ሜ

የVHDL አካል መግለጫ (.cmp) file የሚል ጽሑፍ ነው። file በVHDL ዲዛይን ውስጥ ሊጠቀሙባቸው የሚችሏቸው የአካባቢ አጠቃላይ እና የወደብ ትርጓሜዎችን የያዘ files.

.html

የግንኙነት መረጃ የያዘ ዘገባ፣ የእያንዳንዱን ባሪያ የተገናኘበትን እያንዳንዱን ጌታ አድራሻ የሚያሳይ የማስታወሻ ካርታ እና የመለኪያ ስራዎች።

_ትውልድ.rpt

አይፒ ወይም መድረክ ዲዛይነር የትውልድ ምዝግብ ማስታወሻ file. በአይፒ ማመንጨት ጊዜ የመልእክቶች ማጠቃለያ።

.qgsimc

ተጨማሪ እድሳትን ለመደገፍ የማስመሰል መለኪያዎችን ይዘረዝራል።

.qgsynthc

ተጨማሪ እድሳትን ለመደገፍ የውህደት መለኪያዎችን ይዘረዝራል።

.qip

በIntel Quartus Prime ሶፍትዌር ውስጥ ያለውን የአይፒ አካል ለማዋሃድ እና ለማጠናቀር ስለ IP አካል ሁሉንም አስፈላጊ መረጃዎች ይዟል።
ቀጠለ…

ግብረ መልስ ላክ

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 15

3. መጀመር 683074 | 2022.04.28

File ስም .ሶፕሲንፎ
.ሲ.ኤስ.ቪ .ኤስፒዲ _bb.v _inst.v ወይም _inst.vhd .regmap
.ኤስቪዲ
ቪ ወይም ቪኤችዲ አማካሪ/ ሲኖፕሲ/ቪሲሲ/ ሲኖፕሲ/vcsmx/ xcelium/ ንዑስ ሞዱሎች/ /

መግለጫ
በእርስዎ የፕላትፎርም ዲዛይነር ስርዓት ውስጥ ያሉትን ግንኙነቶች እና የአይፒ አካላት መለኪያዎችን ይገልጻል። ለአይፒ አካላት የሶፍትዌር ሾፌሮችን ሲያዘጋጁ መስፈርቶችን ለማግኘት ይዘቱን መተንተን ይችላሉ። እንደ Nios® II የመሳሪያ ሰንሰለት ያሉ የታችኛው ተፋሰስ መሳሪያዎች ይህንን ይጠቀማሉ file. የ .sopcinfo file እና ስርዓቱ.h file ለኒዮስ II መሣሪያ ሰንሰለት የመነጨው ለእያንዳንዱ ባሪያ ወደ ባሪያው ከሚደርሰው እያንዳንዱ ጌታ ዘመድ የአድራሻ ካርታ መረጃን ያካትታል። አንድ የተወሰነ የባሪያ ክፍል ለመድረስ የተለያዩ ጌቶች የተለየ የአድራሻ ካርታ ሊኖራቸው ይችላል።
ስለ IP ክፍል ማሻሻያ ሁኔታ መረጃን ይዟል።
አስፈላጊ ግቤት file ለሚደገፉ ማስመሰያዎች የማስመሰል ስክሪፕቶችን ለመፍጠር ለ ip-make-simscript። የ.ኤስ.ፒ.ዲ file ዝርዝር ይዟል fileለማስመሰል የተፈጠረ፣ እርስዎ ሊያስጀምሯቸው ከሚችሉት ትውስታዎች መረጃ ጋር።
የVerilog black-box (_bb.v) መጠቀም ትችላለህ file እንደ ጥቁር ሳጥን ለመጠቀም እንደ ባዶ ሞጁል መግለጫ።
HDL ለምሳሌample instantiation አብነት. የዚህን ይዘት መገልበጥ እና መለጠፍ ይችላሉ file ወደ የእርስዎ HDL file የአይፒ ልዩነትን ለማፋጠን.
አይፒ የመመዝገቢያ መረጃ ከያዘ፣ .regmap file ያመነጫል። የ .regmap file የጌታ እና የባሪያ መገናኛዎችን የመመዝገቢያ ካርታ መረጃን ይገልጻል። ይህ file የ .sopcinfo ያሟላል file ስለ ስርዓቱ የበለጠ ዝርዝር የመመዝገቢያ መረጃ በማቅረብ. ይህ የመመዝገቢያ ማሳያን ያስችላል viewበSystem Console ውስጥ s እና ለተጠቃሚ ሊበጁ የሚችሉ ስታቲስቲክስ።
የሃርድ ፕሮሰሰር ሲስተም (HPS) የስርዓት ማረም መሳሪያዎችን ይፈቅዳል view በፕላትፎርም ዲዛይነር ሲስተም ውስጥ ከHPS ጋር የተገናኙ የዳርቻዎች መመዝገቢያ ካርታዎች። በማዋሃድ ጊዜ, የ.svd fileለSystem Console ጌቶች የሚታዩ ለባሪያ በይነገጾች በሶፍ ውስጥ ተከማችተዋል። file በማረም ክፍል ውስጥ. የስርዓት ኮንሶል ይህንን ክፍል ያነባል፣የፕላትፎርም ዲዛይነር የካርታ መረጃን ለመመዝገብ ሊጠይቅ ይችላል። ለስርዓት ባሮች፣ የፕላትፎርም ዲዛይነር መዝገቦቹን በስም ማግኘት ይችላል።
HDL fileእያንዳንዱን ንዑስ ሞዱል ወይም ልጅ አይፒን ለማዋሃድ ወይም ለማስመሰል የሚያፋጥን።
ሞዴል ሲም*/QuestaSim* ስክሪፕት msim_setup.tclን ይዟል።
VCS* ማስመሰልን ለማዘጋጀት እና ለማሄድ የሼል ስክሪፕት vcs_setup.sh ይዟል። የሼል ስክሪፕት vcsmx_setup.sh እና synopsys_sim.setup ይዟል file VCS MX ማስመሰልን ለማዘጋጀት እና ለማስኬድ።
የሼል ስክሪፕት xcelium_setup.sh እና ሌላ ማዋቀር ይዟል fileXcelium* ማስመሰልን ለማዘጋጀት እና ለማስኬድ።
HDL ይይዛል files ለ IP ንዑስ ሞጁሎች.
ለእያንዳንዱ የመነጨ የልጅ IP ማውጫ፣ Platform Designer synth/እና ሲም/ንዑስ ማውጫዎችን ያመነጫል።

3.4. ኢንቴል FPGA አይ ፒ ኮርዎችን በማስመሰል ላይ
የኢንቴል ኳርተስ ፕራይም ሶፍትዌር የአይፒ ኮር RTL ማስመሰልን በልዩ የኢዲኤ ሲሙሌተሮች ይደግፋል። የአይፒ ማመንጨት እንደ አማራጭ ማስመሰልን ይፈጥራል fileዎች፣ የተግባር የማስመሰል ሞዴልን ጨምሮ፣ ማንኛውም testbench (ወይም ምሳሌample design) እና ለእያንዳንዱ የአይፒ ኮር አቅራቢ-ተኮር አስመሳይ ማዋቀር ስክሪፕቶች። የተግባርን የማስመሰል ሞዴል እና ማንኛውንም testbench ወይም example ንድፍ ለ ማስመሰል. የአይፒ ማመንጨት ውፅዓት ማንኛውንም የሙከራ ቤንች ለመሰብሰብ እና ለማሄድ ስክሪፕቶችን ሊያካትት ይችላል። ስክሪፕቶቹ የእርስዎን IP ኮር ለማስመሰል የሚያስፈልጉዎትን ሁሉንም ሞዴሎች ወይም ቤተ-መጻሕፍት ይዘረዝራሉ።

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 16

ግብረ መልስ ላክ

3. መጀመር 683074 | 2022.04.28

የኢንቴል ኳርተስ ፕራይም ሶፍትዌር ከብዙ ሲሙሌተሮች ጋር ውህደትን ያቀርባል እና የእራስዎን ስክሪፕት እና ብጁ የማስመሰል ፍሰቶችን ጨምሮ በርካታ የማስመሰል ፍሰቶችን ይደግፋል። የትኛውንም የመረጡት ፍሰት፣ የአይፒ ኮር ማስመሰል የሚከተሉትን ደረጃዎች ያካትታል።
1. IP HDL፣ testbench (ወይም example design) እና የሲሙሌተር ማዋቀር ስክሪፕት files.
2. የእርስዎን የማስመሰያ አካባቢ እና ማንኛውንም የማስመሰል ስክሪፕቶችን ያዘጋጁ።
3. የማስመሰል ሞዴል ቤተ-መጻሕፍትን ያጠናቅቁ.
4. የእርስዎን ሲሙሌተር ያሂዱ።

3.4.1. ንድፉን ማስመሰል እና ማረጋገጥ

በነባሪ፣ የመለኪያ አርታዒው የኢንቴል FPGA IP ሞዴሎችን እና የማስመሰል ሞዴል ቤተ-መጽሐፍትን ለመሰብሰብ፣ ለማብራራት እና ለማስመሰል ትዕዛዞችን የያዙ ሲሙሌተር-ተኮር ስክሪፕቶችን ያመነጫል። fileኤስ. ትእዛዞቹን ወደ የእርስዎ የማስመሰል ቴስትቤንች ስክሪፕት መቅዳት ወይም እነዚህን ማርትዕ ይችላሉ። fileየእርስዎን ዲዛይን እና የሙከራ ቤንች ለማጠናቀር፣ ለማብራራት እና ለማስመሰል ትዕዛዞችን ለመጨመር።

ሠንጠረዥ 10. Intel FPGA IP Core Simulation ስክሪፕቶች

አስመሳይ

File ማውጫ

ሞዴል ሲም

_ሲም/መካሪ

QuestaSim

ቪሲኤስ

_ሲም/ synopsys/vcs

ቪሲኤስ ኤምኤክስ

_ሲም/ሲኖፕሲ/vcsmx

Xcelium

_ሲም/xcelium

ስክሪፕት msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. በሌሎች የኢዲኤ መሳሪያዎች ውስጥ የአይፒ ኮርስን ማዋሃድ
እንደ አማራጭ፣ የኢንቴል FPGA IP ኮሮችን ያካተተ ንድፍ ለማቀናጀት ሌላ የሚደገፍ EDA መሳሪያ ይጠቀሙ። የአይፒ ኮር ውህደት ሲፈጥሩ fileከሶስተኛ ወገን የኢዲኤ ውህደት መሳሪያዎች ጋር ለመጠቀም፣ አካባቢ እና የጊዜ ግምት የተጣራ ዝርዝር መፍጠር ይችላሉ። ማመንጨትን ለማንቃት የአይፒ ልዩነትዎን ሲያበጁ ለሶስተኛ ወገን የኢዲኤ ውህደት መሳሪያዎች የጊዜ እና የንብረት ግምት ፍጠርን ያብሩ።
አካባቢ እና የጊዜ ግምት የተጣራ ዝርዝር የአይፒ ኮር ግንኙነትን እና አርክቴክቸርን ይገልፃል፣ ነገር ግን ስለ እውነተኛው ተግባር ዝርዝሮችን አያካትትም። ይህ መረጃ የተወሰኑ የሶስተኛ ወገን ውህደት መሳሪያዎችን አካባቢ እና የጊዜ ግምትን በተሻለ ሁኔታ ሪፖርት ለማድረግ ያስችላል። በተጨማሪም የማዋሃድ መሳሪያዎች በጊዜ ላይ የተመሰረቱ ማመቻቸትን ለማግኘት እና የውጤቶችን ጥራት ለማሻሻል የጊዜ መረጃን መጠቀም ይችላሉ።
የ Intel Quartus Prime ሶፍትዌር ያመነጫል _syn.v የተጣራ ዝርዝር file ውጤቱ ምንም ይሁን ምን በ Verilog HDL ቅርጸት file እርስዎ የገለጹት ቅርጸት. ይህንን የተጣራ ዝርዝር ለማዋሃድ ከተጠቀሙ የአይፒ ኮር መጠቅለያውን ማካተት አለብዎት file ቪ ወይም .vhd በእርስዎ Intel Quartus Prime ፕሮጀክት ውስጥ።

(7) የሶስተኛ ወገን ኢዲኤ ሲሙሌተሮችን ከIntel Quartus Prime ሶፍትዌር እንዲጀምሩ የሚያስችልዎትን የEDA መሳሪያ ምርጫ ካላዘጋጁ -ይህንን ስክሪፕት በሞዴል ሲም ወይም QuestaSim simulator Tcl ኮንሶል ውስጥ ያሂዱ (በIntel Quartus Prime ሶፍትዌር ውስጥ አይደለም) Tcl console) ማንኛውንም ስህተቶች ለማስወገድ።

ግብረ መልስ ላክ

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 17

3. መጀመር 683074 | 2022.04.28
3.6. ሙሉ ንድፍ በማዘጋጀት ላይ
ንድፍዎን ለማጠናቀር በ Intel Quartus Prime Pro Edition ሶፍትዌር ውስጥ ባለው ፕሮሰሲንግ ሜኑ ላይ ያለውን የጀምር ማጠናቀር ትዕዛዝ መጠቀም ይችላሉ።

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 18

ግብረ መልስ ላክ

683074 | 2022.04.28 ግብረ መልስ ላክ

4. ተግባራዊ መግለጫ

ምስል 5.

F-Tile Serial Lite IV Intel FPGA IP ማክ እና ኤተርኔት ፒሲኤስን ያካትታል። ማክ ከብጁ PCS ጋር በMII በይነገጾች ይገናኛል።

አይፒው ሁለት የመቀየሪያ ዘዴዎችን ይደግፋል።
· PAM4– ከ1 እስከ 12 የሚደርሱ መስመሮችን ለመምረጥ ያቀርባል። አይፒው ሁል ጊዜ በPAM4 ሞዲዩሽን ሁነታ ለእያንዳንዱ መስመር ሁለት ፒሲኤስ ቻናሎችን ያፋጥናል።
· NRZ–ከ1 እስከ 16 የሚደርሱ መስመሮችን ለመምረጥ ያቀርባል።

እያንዳንዱ የመቀየሪያ ሁነታ ሁለት የውሂብ ሁነታዎችን ይደግፋል፡
· መሰረታዊ ሁነታ - የመተላለፊያ ይዘት ለመጨመር ውሂብ ያለ ፓኬት መጀመሪያ ፣ ባዶ ዑደት እና መጨረሻ የሚላክበት ንጹህ የዥረት ሁነታ ነው። አይፒው የመጀመሪያውን ትክክለኛ ውሂብ እንደ ፍንዳታ መጀመሪያ ይወስዳል።

መሰረታዊ ሁነታ ውሂብ ማስተላለፍ tx_core_klout tx_avs_ready

tx_avs_ትክክለኛ tx_avs_ዳታ rx_core_claut rx_avs_ዝግጁ

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_ትክክለኛ rx_avs_ውሂብ

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001: 2015 ተመዝግቧል

4. ተግባራዊ መግለጫ 683074 | 2022.04.28

ምስል 6.

· ሙሉ ሁነታ - ይህ የፓኬት ሁነታ ውሂብ ማስተላለፍ ነው. በዚህ ሁነታ፣ አይፒው እንደ ገዳቢዎች የፓኬት መጀመሪያ እና መጨረሻ ላይ ፍንዳታ እና የማመሳሰል ዑደት ይልካል።

ሙሉ ሁነታ ውሂብ ማስተላለፍ tx_core_klout

tx_avs_ዝግጁ tx_avs_ትክክለኛ tx_avs_startofpacket tx_avs_endofpacket
tx_avs_ዳታ rx_core_claut rx_avs_ዝግጁ rx_avs_ትክክለኛ rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_ዳታ

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ተዛማጅ መረጃ · F-Tile Serial Lite IV Intel FPGA IP Overview በገጽ 6 ላይ · F-Tile Serial Lite IV Intel FPGA IP Design Example የተጠቃሚ መመሪያ

4.1. TX የውሂብ ጎታ
የቲኤክስ ዳታ ዱካ የሚከተሉትን አካላት ያቀፈ ነው፡- · ማክ አስማሚ · የቃላት ማስገቢያ መቆጣጠሪያ · CRC · MII ኢንኮደር · ፒሲኤስ ብሎክ · ፒኤምኤ እገዳ

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 20

ግብረ መልስ ላክ

4. ተግባራዊ መግለጫ 683074 | 2022.04.28
ምስል 7. TX Datapath

ከተጠቃሚ አመክንዮ

TX ማክ

አቫሎን ዥረት በይነገጽ

ማክ አስማሚ

የቃል ማስገባትን ይቆጣጠሩ

ሲአርሲ

MII ኢንኮደር

MII በይነገጽ ብጁ ፒሲኤስ
PCS እና PMA

TX ተከታታይ በይነገጽ ለሌላ FPGA መሣሪያ

4.1.1. TX ማክ አስማሚ
የቲኤክስ ማክ አስማሚ የአቫሎን ዥረት በይነገጽን በመጠቀም ወደ ተጠቃሚው አመክንዮ የሚተላለፈውን መረጃ ይቆጣጠራል። ይህ እገዳ በተጠቃሚ የተገለጸ የመረጃ ስርጭት እና ፍሰት ቁጥጥርን ይደግፋል።

በተጠቃሚ የተገለጸ መረጃን በማስተላለፍ ላይ

ሙሉ ሁነታ ላይ፣ አይፒው በተጠቃሚ የተገለጸውን የመረጃ ዑደት እንደ XOFF/XON ወደ ተጠቃሚው አመክንዮ ማስተላለፍን ለመጀመር ሊጠቀሙበት የሚችሉትን tx_is_usr_cmd ሲግናል ያቀርባል። ይህንን ምልክት በማረጋገጥ በተጠቃሚ የተገለጸውን የመረጃ ማስተላለፊያ ዑደት መጀመር እና tx_avs_data በመጠቀም መረጃውን ከ tx_avs_startofpacket እና tx_avs_valid ሲግናሎች ማረጋገጫ ጋር ማስተላለፍ ይችላሉ። ከዚያ እገዳው tx_avs_ready ለሁለት ዑደቶች ያዘጋጃል።

ማስታወሻ፡-

በተጠቃሚ የተገለጸው የመረጃ ባህሪ የሚገኘው በሙሉ ሁነታ ብቻ ነው።

ግብረ መልስ ላክ

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 21

4. ተግባራዊ መግለጫ 683074 | 2022.04.28

ምስል 8.

የፍሰት መቆጣጠሪያ

TX MAC ከተጠቃሚው አመክንዮ ለመቀበል ዝግጁ የማይሆንባቸው ሁኔታዎች አሉ ለምሳሌ በአገናኝ መልሶ ማቀናጀት ሂደት ወይም ከተጠቃሚው አመክንዮ ለማስተላለፍ ምንም መረጃ በማይገኝበት ጊዜ። በእነዚህ ሁኔታዎች ምክንያት የውሂብ መጥፋትን ለማስቀረት አይፒው የተጠቃሚውን አመክንዮ ፍሰት ለመቆጣጠር tx_avs_ready ሲግናል ይጠቀማል። የሚከተሉት ሁኔታዎች ሲከሰቱ አይፒው ምልክቱን ያስቀምጣል።
· tx_avs_startofpacket ሲረጋገጥ tx_avs_ready ለአንድ ሰዓት ዑደት ይጣራል።
· tx_avs_endofpacket ሲረጋገጥ tx_avs_ready ለአንድ ሰዓት ዑደት ይጣላል።
· ማንኛውም የተጣመሩ CWs ሲረጋገጥ tx_avs_ready ለሁለት የሰዓት ዑደቶች ጣፋጭ ይሆናል።
· የRS-FEC አሰላለፍ ማርከር ማስገባት በብጁ ፒሲኤስ በይነገጽ ላይ ሲከሰት tx_avs_ready ለአራት የሰዓት ዑደቶች ጣፋጭ ይሆናል።
· እያንዳንዱ 17 የኤተርኔት ኮር የሰዓት ዑደቶች በ PAM4 ሞጁል ሁነታ እና እያንዳንዱ 33 የኤተርኔት ኮር የሰዓት ዑደቶች በNRZ ሞዲዩሽን ሁነታ። tx_avs_ready የሚጣፍጥ ለአንድ ሰዓት ዑደት ነው።
· ምንም ውሂብ በማይተላለፍበት ጊዜ የተጠቃሚ አመክንዮ tx_avs_valid ሲያጣ።

የሚከተሉት የጊዜ አጠባበቅ ንድፎች ለምሳሌamptx_avs_ready ለውሂብ ፍሰት መቆጣጠሪያ በመጠቀም የ TX MAC አስማሚ።

ፍሰት መቆጣጠሪያ በ tx_avs_valid Deassertion እና START/END የተጣመሩ CWs

tx_core_claout

tx_avs_ትክክለኛ tx_avs_ውሂብ

D1 D2 D3

ልክ የሆኑ የምልክት ጣፋጮች

D5 ዲ 6

tx_avs_ዝግጁ tx_avs_startofpacket

END-STRT CW ን ለማስገባት ለሁለት ዑደቶች ዝግጁ የሆኑ የምልክት ምግቦች

tx_avs_endofpacket

የ usrif_ዳታ

D1 D2 D3

CW_ዳታ

ዲኤን መጨረሻ STRT D0 D1 D2 D3 ባዶ D4

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 22

ግብረ መልስ ላክ

4. ተግባራዊ መግለጫ 683074 | 2022.04.28

ምስል 9.

የፍሰት ቁጥጥር ከአሰላለፍ ማርከር ማስገቢያ ጋር
tx_core_claut tx_avs_ትክክለኛ

tx_avs_ዳታ tx_avs_ዝግጁ

ዲኤን-5 ዲኤን-4 ዲኤን-3 ዲኤን-2 ዲኤን-1

ዲኤን+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_ዳታ CW_ዳታ CRC_ዳታ MII_ዳታ

ዲኤን-1 ዲኤን ዲ ኤን ዲ ኤን ዲ ኤን +1 ዲኤን-1

i_sl_tx_mii_የሚሰራ

i_sl_tx_mii_d[63:0]

ዲኤን -1

ዲኤን+1

i_sl_tx_mii_c[7:0]

0x0

እኔ_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

ምስል 10.

ፍሰት መቆጣጠሪያ ከSTART/END ጋር የተጣመሩ CWs ከአሰላለፍ ማርከር ማስገቢያ ጋር ይስማማል።

tx_core_claut tx_avs_ትክክለኛ

tx_avs_ዳታ

ዲኤን-5 ዲኤን-4 ዲኤን-3 ዲኤን-2 ዲኤን-1

tx_avs_ዝግጁ

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

የ usrif_ዳታ

ዲኤን-1 ዲኤን-1 ዲኤን-1 ዲኤን-1 ዲኤን-1 ዲኤን-1 መጨረሻ STRT D0

CW_ዳታ

ዲኤን-1 ዲኤን-1 ዲኤን-1 ዲኤን-1 ዲኤን-1 ዲኤን-1 መጨረሻ STRT D0

CRC_ዳታ

ዲኤን-1 ዲኤን-1 ዲኤን-1 ዲኤን-1 ዲኤን-1 ዲኤን-1 መጨረሻ STRT D0

MII_ዳታ

ዲኤን-1 ዲኤን-1 ዲኤን-1 ዲኤን-1 ዲኤን-1 ዲኤን-1 መጨረሻ STRT D0

i_sl_tx_mii_የሚሰራ

i_sl_tx_mii_d[63:0]

ዲኤን -1

መጨረሻ STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. የቁጥጥር ቃል (CW) ማስገባት
የF-Tile Serial Lite IV Intel FPGA IP በተጠቃሚው አመክንዮ የግብዓት ምልክቶች ላይ በመመስረት CWs ይገነባል። CWs የፓኬት ገደቦችን፣ የማስተላለፊያ ሁኔታ መረጃን ወይም የተጠቃሚ ውሂብን ወደ PCS ብሎክ ያመለክታሉ እና ከXGMII መቆጣጠሪያ ኮዶች የተገኙ ናቸው።
የሚከተለው ሠንጠረዥ የሚደገፉትን CWs መግለጫ ያሳያል፡-

ግብረ መልስ ላክ

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 23

4. ተግባራዊ መግለጫ 683074 | 2022.04.28

ሠንጠረዥ 11.
አሰላለፍ ጀምር

የሚደገፉ CWs መግለጫ

የቃላት ብዛት (1 ቃል

= 64 ቢት)

አዎ

EMPTY_CYC

አዎ

IDLE

አይ

ዳታ

አዎ

ውስጠ-ባንድ

መግለጫ
የውሂብ ገዳቢ ጅምር። የውሂብ ገዳቢ መጨረሻ። የቁጥጥር ቃል (CW) ለ RX አሰላለፍ። በውሂብ ማስተላለፍ ውስጥ ባዶ ዑደት። IDLE (ከባንድ ውጪ)። ጭነት.

ሠንጠረዥ 12. CW የመስክ መግለጫ
የመስክ RSVD ቁጥር_የሚሰራ_ባይት_ኢብ
ባዶ ኢፕ ሶፕ seop align CRC32 usr

መግለጫ
የተያዘ መስክ. ለወደፊት ማራዘሚያ ጥቅም ላይ ሊውል ይችላል. ከ0 ጋር ተያይዟል።
በመጨረሻው ቃል ውስጥ ያሉ ትክክለኛ ባይቶች ብዛት (64-ቢት)። ይህ ባለ 3 ቢት ዋጋ ነው። · 3'b000: 8 ባይት · 3'b001: 1 ባይት · 3'b010: 2 ባይት · 3'b011: 3 ባይት · 3'b100: 4 ባይት · 3'b101: 5 ባይት · 3'b110: 6 ባይት · 3'b111: 7 ባይት
በፍንዳታው መጨረሻ ላይ ትክክለኛ ያልሆኑ ቃላት ብዛት።
የፓኬት መጨረሻ ምልክትን ለማረጋገጥ የ RX አቫሎን ዥረት በይነገጽን ያሳያል።
የፓኬት ጅምር ምልክትን ለማረጋገጥ የ RX አቫሎን ዥረት በይነገጽን ያሳያል።
የፓኬት ጅምር እና የፓኬት መጨረሻን በተመሳሳዩ ዑደት ውስጥ ለማረጋገጥ የ RX አቫሎን ዥረት በይነገጽን ያሳያል።
የ RX አሰላለፍ ያረጋግጡ።
የተሰላ CRC እሴቶች።
የቁጥጥር ቃል (CW) በተጠቃሚ የተገለጸ መረጃ እንደያዘ ይጠቁማል።

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 24

ግብረ መልስ ላክ

4. ተግባራዊ መግለጫ 683074 | 2022.04.28

4.1.2.1. የፍንዳታ ጅምር CW

ምስል 11. የጅምር-ፍንዳታ CW ቅርጸት

ጀምር

63፡56

አርኤስቪዲ

55፡48

አርኤስቪዲ

47፡40

አርኤስቪዲ

ውሂብ

39፡32 31፡24

RSVD RSVD

23፡16

sop usr align=0 seop

15፡8

ቻናል

7፡0

hFB(START)

መቆጣጠሪያ 7:0

ሠንጠረዥ 13.

በሙሉ ሁነታ፣ tx_avs_startofpacket ምልክትን በማረጋገጥ START CWን ማስገባት ይችላሉ። የ tx_avs_startofpacket ምልክት ብቻ ስታረጋግጥ የሶፕ ቢት ተቀናብሯል። ሁለቱንም tx_avs_startofpacket እና tx_avs_endofpacket ሲግናሎች ሲገልጹ ሴፕ ቢት ተቀናብሯል።

የCW የመስክ እሴቶችን ጀምር
የመስክ sop / seop
usr (8)
አሰላለፍ

ዋጋ

በ tx_is_usr_cmd ምልክት ላይ በመመስረት፡-

1፡ tx_is_usr_cmd = 1 ሲሆን

0፡ tx_is_usr_cmd = 0 ሲሆን

በመሠረታዊ ሁነታ፣ ዳግም ማስጀመር ጣፋጭ ከሆነ በኋላ MAC START CW ይልካል። ምንም ውሂብ ከሌለ፣ ውሂብ መላክ እስክትጀምር ድረስ MAC ያለማቋረጥ EMPTY_CYC ከEND እና START CWs ጋር ይልካል።

4.1.2.2. የፍንዳታ መጨረሻ CW

ምስል 12. የፍንዳታ ማብቂያ CW ቅርጸት

መጨረሻ

63፡56

hFD

55፡48

CRC32[31:24]

47፡40

CRC32[23:16]

መረጃ 39:32 31:24

CRC32[15:8] CRC32[7:0]

23፡16 eop=1 አርኤስቪዲ አርኤስቪዲ አርኤስቪዲ

አርኤስቪዲ

15፡8

አርኤስቪዲ

ባዶ

7፡0

አርኤስቪዲ

ቁጥር_የሚሰራ_ባይት_ኢዮብ

መቆጣጠር

7፡0

(8) ይህ የሚደገፈው በሙሉ ሁነታ ብቻ ነው።
ግብረ መልስ ላክ

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 25

4. ተግባራዊ መግለጫ 683074 | 2022.04.28

ሠንጠረዥ 14.

tx_avs_endofpacket ሲረጋገጥ MAC END CW ያስገባል። END CW በመጨረሻው የዳታ ቃል እና የCRC መረጃ ላይ ያሉ ትክክለኛ ባይቶች ብዛት ይዟል።

የCRC ዋጋ በSTART CW እና ከ END CW በፊት ባለው የውሂብ ቃል መካከል ላለው ውሂብ ባለ 32-ቢት CRC ውጤት ነው።

የሚከተለው ሠንጠረዥ በ END CW ውስጥ ያሉትን የመስኮች እሴቶች ያሳያል።

END CW የመስክ እሴቶች
የመስክ eop CRC32 num_valid_bytes_eob

እሴት 1
CRC32 የተሰላ እሴት። በመጨረሻው የውሂብ ቃል ላይ ያሉ ትክክለኛ ባይቶች ብዛት።

4.1.2.3. አሰላለፍ የተጣመረ CW

ምስል 13. አሰላለፍ የተጣመረ CW ቅርጸት

CW ጥምርን ከSTART/END ጋር አሰልፍ

64+8bits XGMII በይነገጽ

ጀምር

63፡56

አርኤስቪዲ

55፡48

አርኤስቪዲ

47፡40

አርኤስቪዲ

ውሂብ

39፡32 31፡24

RSVD RSVD

23፡16 eop=0 sop=0 usr=0 align=1 seop=0

15፡8

አርኤስቪዲ

7፡0

" hFB

መቆጣጠሪያ 7:0

64+8bits XGMII በይነገጽ

መጨረሻ

63፡56

hFD

55፡48

አርኤስቪዲ

47፡40

አርኤስቪዲ

ውሂብ

39፡32 31፡24

RSVD RSVD

23፡16 eop=0 አርኤስቪዲ አርኤስቪዲ አርኤስቪዲ

አርኤስቪዲ

15፡8

አርኤስቪዲ

7፡0

አርኤስቪዲ

መቆጣጠሪያ 7:0

ALIGN CW ከSTART/END ወይም END/START CWs ጋር የተጣመረ CW ነው። የ tx_link_reinit ምልክቱን በማረጋገጥ፣ የ Alignment Period ቆጣሪውን በማዘጋጀት ወይም ዳግም ማስጀመርን በማስጀመር ALIGN የተጣመረ CWን ማስገባት ይችላሉ። ALIGN የተጣመረ CW ሲገባ በሁሉም መስመሮች ላይ የውሂብ አሰላለፍ ለመፈተሽ የመቀበያ አሰላለፍ ብሎክን ለማስጀመር የአሰላለፍ መስኩ ወደ 1 ተቀናብሯል።

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 26

ግብረ መልስ ላክ

4. ተግባራዊ መግለጫ 683074 | 2022.04.28

ሠንጠረዥ 15.

የCW የመስክ እሴቶችን አሰልፍ
የመስክ አሰላለፍ
eop sop usr seop

ዋጋ 1 0 0 0 0

4.1.2.4. ባዶ ዑደት CW

ምስል 14. ባዶ-ዑደት CW ቅርጸት

EMPTY_CYC ከEND/START ጋር ያጣምሩ

64+8bits XGMII በይነገጽ

መጨረሻ

63፡56

hFD

55፡48

አርኤስቪዲ

47፡40

አርኤስቪዲ

ውሂብ

39፡32 31፡24

RSVD RSVD

23፡16 eop=0 አርኤስቪዲ አርኤስቪዲ አርኤስቪዲ

አርኤስቪዲ

15፡8

አርኤስቪዲ

7፡0

አርኤስቪዲ

መቆጣጠሪያ 7:0

64+8bits XGMII በይነገጽ

ጀምር

63፡56

አርኤስቪዲ

55፡48

አርኤስቪዲ

47፡40

አርኤስቪዲ

ውሂብ

39፡32 31፡24

RSVD RSVD

23፡16

sop=0 usr=0 align=0 seop=0

15፡8

አርኤስቪዲ

7፡0

" hFB

መቆጣጠሪያ 7:0

ሠንጠረዥ 16.

በፍንዳታ ጊዜ tx_avs_valid ለሁለት የሰዓት ዑደቶች ሲያስገቡ፣ MAC ከEND/START CWs ጋር የተጣመረ EMPTY_CYC CW ያስገባል። ለአፍታ ለማሰራጨት ምንም መረጃ በማይኖርበት ጊዜ ይህንን CW መጠቀም ይችላሉ።

tx_avs_valid ለአንድ ዑደት ስታስቀምጡ አይፒው END/START CWs ጥንድ ለማመንጨት tx_avs_valid tx_avs_valid የ tx_avs_valid ጊዜን ሁለት ጊዜ ያዘጋጃል።

EMPTY_CYC CW የመስክ እሴቶች
የመስክ አሰላለፍ
eop

እሴት 0 0

ቀጠለ…

ግብረ መልስ ላክ

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 27

4. ተግባራዊ መግለጫ 683074 | 2022.04.28

የመስክ sop usr seop

እሴት 0 0 0

4.1.2.5. ስራ ፈት CW

ምስል 15. ስራ ፈት CW ቅርጸት

IDLE CW

63፡56

"ህ07

55፡48

"ህ07

47፡40

"ህ07

ውሂብ

39፡32 31፡24

ሰ07፡07

23፡16

"ህ07

15፡8

"ህ07

7፡0

"ህ07

መቆጣጠሪያ 7:0

ማክ ስርጭት በማይኖርበት ጊዜ IDLE CW ን ያስገባል። በዚህ ጊዜ፣ tx_avs_valid ምልክት ዝቅተኛ ነው።
የፍንዳታ ዝውውሩ ሲጠናቀቅ ወይም ስርጭቱ ስራ ፈት በሆነ ሁኔታ ላይ ሲሆን IDLE CW መጠቀም ይችላሉ።

4.1.2.6. የውሂብ ቃል

የመረጃው ቃል የአንድ ፓኬት ጭነት ነው። የ XGMII መቆጣጠሪያ ቢት በመረጃ ቃል ቅርጸት ሁሉም ወደ 0 ተቀናብሯል።

ምስል 16. የውሂብ ቃል ቅርጸት

64+8 ቢት XGMII በይነገጽ

ዳታ ቃል

63፡56

የተጠቃሚ ውሂብ 7

55፡48

የተጠቃሚ ውሂብ 6

47፡40

የተጠቃሚ ውሂብ 5

ውሂብ

39፡32 31፡24

የተጠቃሚ ውሂብ 4 የተጠቃሚ ውሂብ 3

23፡16

የተጠቃሚ ውሂብ 2

15፡8

የተጠቃሚ ውሂብ 1

7፡0

የተጠቃሚ ውሂብ 0

መቆጣጠሪያ 7:0

4.1.3. TX CRC
በIP Parameter Editor ውስጥ የCRC መለኪያን አንቃ በመጠቀም የTX CRC ብሎክን ማንቃት ይችላሉ። ይህ ባህሪ በሁለቱም መሰረታዊ እና ሙሉ ሁነታዎች ይደገፋል።

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 28

ግብረ መልስ ላክ

4. ተግባራዊ መግለጫ 683074 | 2022.04.28

MAC የ tx_avs_endofpacket ምልክት በማረጋገጥ የCRC እሴትን ወደ END CW ያክላል። በ BASIC ሁነታ፣ ALIGN CW ከEND CW ጋር የተጣመረ ብቻ የሚሰራ የCRC መስክ ይዟል።
የTX CRC የማገጃ በይነገጾች ከTX መቆጣጠሪያ ቃል ማስገቢያ እና TX MII ኢንኮድ እገዳ ጋር። የTX CRC ብሎክ ከSTART CW እስከ END CW የሚጀምር የ64-ቢት ዋጋ በአንድ ዑደት ውሂብ የCRC ዋጋ ያሰላል።
የCRC ስህተቶችን ለመፍጠር በአንድ የተወሰነ መስመር ላይ ሆን ተብሎ መረጃ እንዲበላሽ የ crc_error_inject ሲግናሉን ማረጋገጥ ይችላሉ።

4.1.4. TX MII ኢንኮደር

የ TX MII ኢንኮደር የፓኬት ስርጭትን ከ MAC ወደ TX PCS ያስተናግዳል።

የሚከተለው ምስል በ 8-ቢት MII አውቶቡስ ላይ ያለውን የውሂብ ስርዓተ-ጥለት በPAM4 ሞዲዩሽን ሁኔታ ያሳያል። START እና END CW በየሁለት MII መስመሮች አንድ ጊዜ ይታያሉ።

ምስል 17. PAM4 Modulation Mode MII Data Pattern

ዑደት 1

ዑደት 2

ዑደት 3

ዑደት 4

ዑደት 5

SOP_CW

DATA_1

DATA_9 DATA_17

IDLE

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW መታወቂያ
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

IDLE

DATA_DUMMY ዳታ_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

መታወቂያ EOP_CW

የሚከተለው ምስል ባለ 8-ቢት MII አውቶቡስ በ NRZ ሞዲዩሽን ሁነታ ላይ ያለውን የውሂብ ንድፍ ያሳያል። START እና END CW በእያንዳንዱ MII መስመሮች ውስጥ ይታያሉ።

ግብረ መልስ ላክ

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 29

4. ተግባራዊ መግለጫ 683074 | 2022.04.28

ምስል 18. NRZ ሞጁል ሞድ MII የውሂብ ንድፍ

ዑደት 1

ዑደት 2

ዑደት 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

ዑደት 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

ዑደት 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS እና PMA
የF-Tile Serial Lite IV Intel FPGA IP የF-tile transceiverን ወደ ኢተርኔት ፒሲኤስ ሁነታ ያዋቅራል።

4.2. RX የውሂብ ጎታ
የ RX ዳታ ዱካ የሚከተሉትን አካላት ያቀፈ ነው፡- · PMA block · PCS block · MII decoder · CRC · Deskew block · Control Word removal block

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 30

ግብረ መልስ ላክ

4. ተግባራዊ መግለጫ 683074 | 2022.04.28
ምስል 19. RX Datapath

ለተጠቃሚ አመክንዮ አቫሎን ዥረት በይነገጽ
አርኤክስ ማክ
የቃል ማስወገድን ይቆጣጠሩ
ዴስኬው

ሲአርሲ

MII ዲኮደር

MII በይነገጽ ብጁ ፒሲኤስ
PCS እና PMA

RX ተከታታይ በይነገጽ ከሌላ FPGA መሣሪያ
4.2.1. RX PCS እና PMA
የF-Tile Serial Lite IV Intel FPGA IP የF-tile transceiverን ወደ ኢተርኔት ፒሲኤስ ሁነታ ያዋቅራል።
4.2.2. RX MII ዲኮደር
ይህ እገዳ ገቢ ውሂብ የቁጥጥር ቃላትን እና የአሰላለፍ ምልክቶችን ከያዘ ይለያል። የRX MII ዲኮደር መረጃን በ1-ቢት የሚሰራ፣ ባለ 1-ቢት ማርከር አመልካች፣ 1ቢት መቆጣጠሪያ አመልካች እና ባለ 64-ቢት ውሂብ በአንድ መስመር መልክ ያወጣል።
4.2.3. RX CRC
በIP Parameter Editor ውስጥ የCRC መለኪያን አንቃ በመጠቀም የTX CRC ብሎክን ማንቃት ይችላሉ። ይህ ባህሪ በሁለቱም መሰረታዊ እና ሙሉ ሁነታዎች ይደገፋል። የRX CRC የማገጃ በይነገጾች ከ RX መቆጣጠሪያ ቃል ማስወገጃ እና RX MII ዲኮደር ብሎኮች ጋር። የCRC ስህተት ሲከሰት አይፒው የrx_crc_error ሲግናል ያረጋግጣል።

ግብረ መልስ ላክ

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 31

4. ተግባራዊ መግለጫ 683074 | 2022.04.28
አይፒው በእያንዳንዱ አዲስ ፍንዳታ ላይ rx_crc_errorን ያጣፍጣል። ለተጠቃሚ አመክንዮ ስህተት አያያዝ ለተጠቃሚው አመክንዮ የተገኘ ውጤት ነው።
4.2.4. RX Deskew
የRX ዴስኬው ብሎክ የእያንዳንዱን መስመር አሰላለፍ ማርከሮች ፈልጎ ያገኛል እና ውሂቡን ወደ RX CW ማስወገጃ ብሎክ ከመላኩ በፊት እንደገና ያስተካክላል።
የአሰላለፍ ስህተት በሚፈጠርበት ጊዜ የአይ ፒ ኮር መረጃውን ለእያንዳንዱ መስመር በራስ-ሰር እንዲያስተካክል ለመፍቀድ በአይፒ ፓራሜትር አርታዒ ውስጥ የራስ ሰር አሰላለፍ መለኪያን በማቀናበር መምረጥ ይችላሉ። ራስ-ሰር አሰላለፍ ባህሪን ካሰናከሉት፣ የአይፒ ኮር የአሰላለፍ ስህተትን ለማመልከት የrx_error ምልክቱን ያረጋግጣል። የሌይን አሰላለፍ ስህተት ሲከሰት የሌይን አሰላለፍ ሂደቱን ለመጀመር rx_link_reinit ማረጋገጥ አለቦት።
የ RX ዴስኬው በግዛት ማሽን ላይ ተመስርተው የአሰላለፍ ምልክቶችን ይገነዘባል። የሚከተለው ሥዕላዊ መግለጫ በ RX deskew ብሎክ ውስጥ ያሉትን ግዛቶች ያሳያል።

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 32

ግብረ መልስ ላክ

4. ተግባራዊ መግለጫ 683074 | 2022.04.28

ምስል 20.

RX Deskew ሌይን አሰላለፍ የግዛት ማሽን ከአውቶ አሰላለፍ የነቃ የወራጅ ገበታ
ጀምር

IDLE

ዳግም አስጀምር = 1 አዎ አይደለም

ሁሉም PCS

አይ

መንገዶች ዝግጁ ናቸው?

አዎ

ጠብቅ

ሁሉም የማመሳሰል ምልክቶች ቁ
ተገኝቷል?
አዎ
ያስተካክሉ

አይ
አዎ ጊዜው አልፏል?

አዎ
አሰላለፍ ጠፋ?
መጨረሻ የለውም

ግብረ መልስ ላክ

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 33

4. ተግባራዊ መግለጫ 683074 | 2022.04.28

ምስል 21.

RX Deskew ሌይን አሰላለፍ የግዛት ማሽን ከአውቶ አሰላለፍ የተሰናከለ ፍሰት ገበታ
ጀምር

IDLE

ዳግም አስጀምር = 1 አዎ አይደለም

ሁሉም PCS

አይ

መንገዶች ዝግጁ ናቸው?

አዎ

አዎ
rx_link_reinit =1
ምንም ስህተት የለም

አይ አዎ ጊዜው አልፏል?

ጠብቅ
ሁሉም የማመሳሰል ምልክቶች የሉም
ተገኝቷል?
አዎ ALIGN

አዎ
አሰላለፍ ጠፋ?
አይ
መጨረሻ
1. የማጣጣሙ ሂደት በIDLE ሁኔታ ይጀምራል። ሁሉም ፒሲኤስ መስመሮች ዝግጁ ሲሆኑ እና rx_link_reinit ጣፋጭ በሆነ ጊዜ እገዳው ወደ WAIT ሁኔታ ይንቀሳቀሳል።
2. በ WAIT ሁኔታ፣ የማገጃው ፍተሻ ሁሉም የተገኙ ማርከሮች በተመሳሳይ ዑደት ውስጥ ተረጋግጠዋል። ይህ ሁኔታ እውነት ከሆነ እገዳው ወደ ALIGNED ሁኔታ ይንቀሳቀሳል።
3. እገዳው በ ALIGNED ሁኔታ ውስጥ ሲሆን, መስመሮቹ የተስተካከሉ መሆናቸውን ያመለክታል. በዚህ ሁኔታ እገዳው የሌይን አሰላለፍ መከታተል ይቀጥላል እና ሁሉም ጠቋሚዎች በተመሳሳይ ዑደት ውስጥ መኖራቸውን ያረጋግጡ። በተመሳሳዩ ዑደት ውስጥ ቢያንስ አንድ ምልክት ማድረጊያ ከሌለ እና አውቶማቲክ አሰላለፍ አንቃ ከተዘጋጀ እገዳው ወደ

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 34

ግብረ መልስ ላክ

4. ተግባራዊ መግለጫ 683074 | 2022.04.28

የIDLE ሁኔታ የማሰለፍ ሂደቱን እንደገና ለማስጀመር። ራስ-ሰር አሰላለፍ አንቃ ካልተዋቀረ እና ቢያንስ አንድ ምልክት ማድረጊያ በተመሳሳዩ ዑደት ውስጥ ከሌለ፣ እገዳው ወደ ERROR ሁኔታ ሄዶ የሌይን አሰላለፍ ሂደትን ለመጀመር የተጠቃሚው አመክንዮ የrx_link_reinit ምልክት እስኪያረጋግጥ ይጠብቃል።

ምስል 22. የሌይን ማስተካከል በራስ-ሰር ማስተካከል ነቅቷል rx_core_clk

rx_link_up

rx_link_reinit

እና_ሁሉም_ማርከሮች

Deskew ግዛት

አልጄኔድ

IDLE

ጠብቅ

አልጄኔድ

AUTO_ALIGN = 1

ምስል 23. የሌይን ማስተካከያ በራስ-ሰር ማስተካከልን አንቃ ተሰናክሏል rx_core_clk

rx_link_up

rx_link_reinit

እና_ሁሉም_ማርከሮች

Deskew ግዛት

አልጄኔድ

ስህተት

IDLE

ጠብቅ

አልጄኔድ

AUTO_ALIGN = 0
4.2.5. RX CW ማስወገድ
ይህ ብሎክ CW ዎችን ፈትቶ መረጃን ወደ ተጠቃሚው አመክንዮ ይልካል CW ዎች ከተወገዱ በኋላ የአቫሎን ዥረት በይነገጽን በመጠቀም።
ትክክለኛ መረጃ በማይገኝበት ጊዜ፣ የ RX CW ማስወገጃ እገዳ የ rx_avs_valid ሲግናልን ያዘጋጃል።
በFULL ሁነታ፣ የተጠቃሚው ቢት ከተዘጋጀ፣ ይህ ብሎክ የrx_is_usr_cmd ሲግናል ያስረግጣል እና በመጀመሪያው የሰዓት ዑደት ውስጥ ያለው መረጃ በተጠቃሚ የተገለጸ መረጃ ወይም ትዕዛዝ ሆኖ ያገለግላል።
rx_avs_ready deasserts እና rx_avs_valid asserts፣የ RX CW ማስወገጃ እገዳ በተጠቃሚው አመክንዮ ላይ የስህተት ሁኔታን ይፈጥራል።
ከዚህ ብሎክ ጋር የተያያዙ የአቫሎን ዥረት ምልክቶች የሚከተሉት ናቸው፡- · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

ግብረ መልስ ላክ

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 35

4. ተግባራዊ መግለጫ 683074 | 2022.04.28
· rx_avs_የሚሰራ
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (በሙሉ ሁነታ ብቻ ይገኛል)
4.3. F-Tile Serial Lite IV Intel FPGA IP ሰዓት አርክቴክቸር
የF-Tile Serial Lite IV Intel FPGA አይፒ ለተለያዩ ብሎኮች ሰዓቶችን የሚያመነጩ አራት የሰዓት ግብዓቶች አሉት፡ · የትራንሴቨር ማመሳከሪያ ሰዓት (xcvr_ref_clk)–የግቤት ሰዓት ከውጭ ሰዓት
ለTX MAC፣ RX MAC እና TX እና RX ብጁ ፒሲኤስ ብሎኮች ሰዓቶችን የሚያመነጭ ቺፕስ ወይም oscillators። የሚደገፉ የድግግሞሽ ክልል መለኪያዎችን ይመልከቱ። TX core clock (tx_core_clk)–ይህ ሰዓት ከትራንስሲቨር PLL የተገኘ ለTX MAC ጥቅም ላይ ይውላል። ይህ ሰዓት ከTX ተጠቃሚ አመክንዮ ጋር ለመገናኘት ከF-tile transceiver የሚገኝ የውጤት ሰዓት ነው። · RX core clock (rx_core_clk)–ይህ ሰዓት ከትራንስሲቨር PLL የተገኘ ለ RX deskew FIFO እና RX MAC ነው። ይህ ሰዓት ከ RX ተጠቃሚ አመክንዮ ጋር ለመገናኘት ከF-tile transceiver የሚገኝ የውጤት ሰዓት ነው። የTX እና RX ዳታ ዱካዎች ውስጥ ለF-tile transceiver መልሶ ማዋቀር በይነገጽ ሰዓቶችን የሚያመነጭ ከውጫዊ የሰዓት ዑደቶች ወይም oscillators የመግቢያ ሰዓት ለትራንስሴቨር መልሶ ማዋቀር በይነገጽ (reconfig_clk)። የሰዓት ድግግሞሽ ከ100 እስከ 162 ሜኸር ነው።
የሚከተለው የማገጃ ንድፍ F-Tile Serial Lite IV Intel FPGA IP የሰዓት ጎራዎችን እና በአይፒ ውስጥ ያሉትን ግንኙነቶች ያሳያል።

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 36

ግብረ መልስ ላክ

4. ተግባራዊ መግለጫ 683074 | 2022.04.28

ምስል 24.

F-Tile Serial Lite IV Intel FPGA IP ሰዓት አርክቴክቸር

ኦስሲሊተር

FPGA1
F-Tile Serial Lite IV Intel FPGA IP Transceiver Reconfiguration Interface Clock
(reconfig_clk)

tx_core_claut (ከተጠቃሚ ሎጂክ ጋር ይገናኙ)

tx_core_clk= clk_pll_div64[መካከለኛ_ቺት]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Transceiver ዳግም ማዋቀር በይነገጽ ሰዓት

(reconfig_clk)

ኦስሲሊተር

rx_core_clk= clk_pll_div64[መካከለኛ_ቺት]

rx_core_claut (ከተጠቃሚ ሎጂክ ጋር ይገናኙ)

clk_pll_div64[mid_ch] clk_pll_div64 [n-1:0]

አቫሎን ዥረት በይነገጽ TX ውሂብ
TX ማክ

ተከታታይ_ሊንክ[n-1:0]

ዴስኬው

FIFO

አቫሎን ዥረት በይነገጽ RX ውሂብ RX MAC

አቫሎን ዥረት በይነገጽ RX ውሂብ
አርኤክስ ማክ

ዴስኬው FIFO

rx_core_claut (ከተጠቃሚ ሎጂክ ጋር ይገናኙ)

rx_core_clk= clk_pll_div64[መካከለኛ_ቺት]

ብጁ PCS

ተከታታይ_ሊንክ[n-1:0]

TX ማክ

አቫሎን ዥረት በይነገጽ TX ውሂብ

tx_core_clk= clk_pll_div64[መካከለኛ_ቺት]

tx_core_claut (ከተጠቃሚ ሎጂክ ጋር ይገናኙ)

ትራንስሴቨር ሪፍ ሰዓት (xcvr_ref_clk)
ትራንስሴቨር ሪፍ ሰዓት (xcvr_ref_clk)

ኦስሲሊተር*

አፈ ታሪክ

የ FPGA መሣሪያ
TX ኮር የሰዓት ጎራ
RX ኮር ሰዓት ጎራ
ትራንስሴቨር ማጣቀሻ የሰዓት ጎራ የውጪ መሣሪያ የውሂብ ምልክቶች

4.4. ዳግም አስጀምር እና አገናኝ ማስጀመር
የ MAC፣ F-tile Hard IP እና የዳግም ውቅረት ብሎኮች የተለያዩ ዳግም ማስጀመሪያ ምልክቶች አሏቸው፡- TX እና RX MAC ብሎኮች tx_core_rst_n እና rx_core_rst_n reset ሲግናሎችን ይጠቀማሉ። · tx_pcs_fec_phy_reset_n እና rx_pcs_fec_phy_reset_n ዳግም ማስጀመር ሲግናሎች ድራይቭ
የ F-tile Hard IP ን እንደገና ለማስጀመር ለስላሳ ዳግም ማስጀመሪያ መቆጣጠሪያ። · የዳግም ማዋቀር ብሎክ የዳግም ማዋቀር_ዳግም ማስጀመሪያ ምልክት ይጠቀማል።

ግብረ መልስ ላክ

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 37

4. ተግባራዊ መግለጫ 683074 | 2022.04.28

ምስል 25. አርክቴክቸር ዳግም አስጀምር
አቫሎን ዥረት በይነገጽ TX ውሂብ
ማክ
አቫሎን ዥረት SYNC በይነገጽ RX ውሂብ

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mi
phy_hip_ዝግጁ phy_rx_pcs_ዝግጁ

F-tile Hard IP

TX መለያ ውሂብ RX መለያ ውሂብ

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

ዳግም አመክንዮ ያስጀምሩ
ተዛማጅ መረጃ · መመሪያዎችን በገጽ 51 ላይ ዳግም አስጀምር · F-Tile Serial Lite IV Intel FPGA IP Design Example የተጠቃሚ መመሪያ
4.4.1. TX ዳግም ማስጀመር እና ማስጀመር ቅደም ተከተል
የTX ዳግም ማስጀመሪያ ቅደም ተከተል ለF-Tile Serial Lite IV Intel FPGA IP እንደሚከተለው ነው፡ 1. tx_pcs_fec_phy_reset_n፣ tx_core_rst_n እና reconfig_reset አስገባ
በተመሳሳይ ጊዜ የF-tile ሃርድ አይፒ፣ ማክ እና መልሶ ማዋቀር ብሎኮችን እንደገና ለማስጀመር። ብሎኮች በትክክል መጀመራቸውን ለማረጋገጥ tx_pcs_fec_phy_reset_nን ይልቀቁ እና tx_reset_ackን ከጠበቁ በኋላ እንደገና ማዋቀር። 2. አይፒው የTX_pcs_fec_phy_reset_n ዳግም ማስጀመር ከተለቀቀ በኋላ የ phy_tx_lanes_stable፣ tx_pll_locked እና phy_ehip_ready ሲግናሎች ያስረግጣል፣ ይህም TX PHY ለመተላለፍ ዝግጁ መሆኑን ያሳያል። 3. tx_core_rst_n ሲግናል ጣፋጮች ከphy_ehip_ready ሲግናል በኋላ ከፍ ይላል። 4. አይፒው MAC ዳግም ማስጀመር ካለቀ በኋላ በ MII በይነገጽ ላይ የIDLE ቁምፊዎችን ማስተላለፍ ይጀምራል። ለTX ሌይን አሰላለፍ እና መወዛወዝ ምንም መስፈርት የለም ምክንያቱም ሁሉም መስመሮች አንድ አይነት ሰዓት ይጠቀማሉ። 5. የIDLE ቁምፊዎችን ሲያስተላልፍ ማክ የ tx_link_up ምልክትን ያረጋግጣል። 6. ማክ የተገናኘውን መቀበያ የሌይን አሰላለፍ ሂደት ለመጀመር በተወሰነ የጊዜ ክፍተት ከSTART/END ወይም END/START CW ጋር የተጣመረ ALIGN ማስተላለፍ ይጀምራል።

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 38

ግብረ መልስ ላክ

4. ተግባራዊ መግለጫ 683074 | 2022.04.28

ምስል 26.

TX ዳግም ማስጀመር እና ማስጀመር የጊዜ ንድፍ
reconfig_sl_clk

reconfig_clk

tx_ኮር_መጀመሪያ_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _ተቆልፏል

phy_tx_መስመሮች_የተረጋጋ

phy_hip_ዝግጁ

tx_li nk_up

7
5 6 8

4.4.2. RX ዳግም ማስጀመር እና ማስጀመር ቅደም ተከተል
ለF-Tile Serial Lite IV Intel FPGA IP የ RX ዳግም ማስጀመሪያ ቅደም ተከተል እንደሚከተለው ነው፡
1. የF-tile hard IP፣ MAC እና የዳግም ውቅረት ብሎኮችን እንደገና ለማስጀመር rx_pcs_fec_phy_reset_n፣ rx_core_rst_n እና reconfig_reset በአንድ ጊዜ አስገባ። ብሎኮች በትክክል መጀመራቸውን ለማረጋገጥ rx_pcs_fec_phy_reset_nን ይልቀቁ እና rx_reset_ackን ከተጠባበቁ በኋላ እንደገና ማዋቀር።
2. አይፒው ከዚያ ብጁ PCS ዳግም ማስጀመር ከተለቀቀ በኋላ የ phy_rx_pcs_ready ሲግናል ያስረግጣል፣ ይህም RX PHY ለመተላለፍ ዝግጁ መሆኑን ያሳያል።
3. የrx_core_rst_n ሲግናል ጣፋጭ ምግቦች ከphy_rx_pcs_ready ሲግናል በኋላ ከፍ ይላል።
4. IP RX MAC ዳግም ማስጀመር ከተለቀቀ በኋላ እና ከSTART/END ወይም END/START CW ጋር በማጣመር ALIGN ሲቀበል የሌይን አሰላለፍ ሂደቱን ይጀምራል።
5. የ RX ዴስኬው ብሎክ የ rx_link_up ሲግናል የሁሉም መስመሮች አሰላለፍ እንደተጠናቀቀ ያረጋግጣል።
6. አይፒው የ RX ሊንክ የውሂብ መቀበያ ለመጀመር ዝግጁ መሆኑን ለመጠቆም የrx_link_up ምልክትን ለተጠቃሚው አመክንዮ ያስረግጣል።

ግብረ መልስ ላክ

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 39

4. ተግባራዊ መግለጫ 683074 | 2022.04.28

ምስል 27. RX ዳግም ማስጀመር እና የማስጀመር ጊዜ ዲያግራም
reconfig_sl_clk

reconfig_clk

rx_ኮር_መጀመሪያ_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_መቆለፊያ

rx_ብሎክ_መቆለፊያ

rx_pcs_ዝግጁ

rx_link_up

3 3 3 2

4 5 5

6 7 እ.ኤ.አ

4.5. የአገናኝ ተመን እና የመተላለፊያ ይዘት ውጤታማነት ስሌት

የF-Tile Serial Lite IV Intel FPGA IP የመተላለፊያ ይዘት ውጤታማነት ስሌት እንደሚከተለው ነው፡-

የመተላለፊያ ይዘት = ጥሬ_ዋጋ * 64/66 * (የፍንዳታ_መጠን - የፈነዳ_መጠን_ovhd)/ፍንዳታ_መጠን * [align_marker_period / (align_marker_period + align_marker_ወርድ)] * [(srl4_align_period - 2) / srl4_align

ሠንጠረዥ 17. የመተላለፊያ ይዘት ቅልጥፍና ተለዋዋጮች መግለጫ

ተለዋዋጭ

መግለጫ

የጥሬ_ተመን ፍንዳታ መጠን

ይህ በተከታታይ በይነገጽ የተገኘው የቢት ፍጥነት ነው። raw_rate = SERDES ስፋት * የመተላለፊያ ሰዓት ድግግሞሽ ምሳሌample፡ raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
የፍንዳታ መጠን ዋጋ። አማካይ የመተላለፊያ ይዘትን ውጤታማነት ለማስላት የጋራ የፍንዳታ መጠን እሴትን ይጠቀሙ። ለከፍተኛ ፍጥነት፣ ከፍተኛውን የፍንዳታ መጠን እሴት ይጠቀሙ።

የፈነዳ_መጠን_ovhd

የፍንዳታው መጠን ከራስ በላይ ዋጋ።
በሙሉ ሁነታ፣ የburst_size_ovhd እሴት የሚያመለክተው START እና END የተጣመሩ CWs ነው።
በመሠረታዊ ሁነታ፣ START እና END የተጣመሩ CWs ስለሌለ የፈነዳ_size_ovhd የለም።

align_marker_period

የአሰላለፍ ምልክት የገባበት ጊዜ ዋጋ። ዋጋው ለማጠናቀር 81920 የሰዓት ዑደት እና 1280 ለፈጣን ማስመሰል ነው። ይህ ዋጋ የሚገኘው ከ PCS ሃርድ ሎጂክ ነው።

align_marker_ወርድ srl4_align_period

ልክ የሆነ የአሰላለፍ ምልክት ማድረጊያ ምልክት በከፍተኛ ደረጃ የተያዘበት የሰዓት ዑደቶች ብዛት።
በሁለት አሰላለፍ ጠቋሚዎች መካከል የሰዓት ዑደቶች ብዛት። ይህንን እሴት በአይፒ ፓራሜትር አርታኢ ውስጥ ያለውን የአሰላለፍ ጊዜ መለኪያ በመጠቀም ማዋቀር ይችላሉ።

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 40

ግብረ መልስ ላክ

4. ተግባራዊ መግለጫ 683074 | 2022.04.28
የአገናኝ ተመን ስሌቶች እንደሚከተለው ናቸው፡ ውጤታማ ተመን = የመተላለፊያ ይዘት ብቃት * ጥሬ_ሬት ከፍተኛውን የተጠቃሚ የሰዓት ድግግሞሽ በሚከተለው ቀመር ማግኘት ይችላሉ። ከፍተኛው የተጠቃሚ የሰዓት ፍሪኩዌንሲ ስሌት ቀጣይነት ያለው የውሂብ ዥረት ይወስዳል እና በተጠቃሚ ሎጂክ ምንም የIDLE ዑደት አይከሰትም። ይህ መጠን FIFO ከመጠን በላይ እንዳይፈስ የተጠቃሚውን አመክንዮ ሲነድፍ አስፈላጊ ነው። ከፍተኛ የተጠቃሚ የሰዓት ድግግሞሽ = ውጤታማ መጠን / 64

ግብረ መልስ ላክ

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 41

683074 | 2022.04.28 ግብረ መልስ ላክ

5. መለኪያዎች

ሠንጠረዥ 18. F-Tile Serial Lite IV Intel FPGA IP Parameter Description

መለኪያ

ዋጋ

ነባሪ

መግለጫ

አጠቃላይ ንድፍ አማራጮች

የ PMA ሞጁል ዓይነት

· PAM4 · NRZ

PAM4

የ PCS ማስተካከያ ሁነታን ይምረጡ.

PMA አይነት

· FHT · FGT

ኤፍ.ጂ.ቲ

የመተላለፊያውን አይነት ይመርጣል.

PMA የውሂብ መጠን

· ለPAM4 ሁነታ፡-
- የኤፍጂቲ ትራንሴቨር አይነት፡ 20 Gbps 58 Gbps
- የኤፍኤችቲ ትራንሴቨር አይነት፡ 56.1 Gbps፣ 58 Gbps፣ 116 Gbps
· ለNRZ ሁነታ፡-
- የኤፍጂቲ ትራንሴቨር አይነት፡ 10 Gbps 28.05 Gbps
- የኤፍኤችቲ ትራንሴቨር አይነት: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

ማስተላለፍን እና ሌሎች ተጨማሪ ወጪዎችን በማካተት በትራንስሲቨር ውፅዓት ላይ ውጤታማ የውሂብ መጠን ይገልጻል። እሴቱ በGbps ክፍል ውስጥ እስከ 1 አስርዮሽ ቦታ በማጠጋጋት በአይፒ ይሰላል።

PMA ሁነታ

· Duplex · Tx · Rx

Duplex

ለኤፍኤችቲ ትራንሰሲቨር አይነት፣ የሚደገፈው አቅጣጫ ባለ ሁለትዮሽ ብቻ ነው። ለFGT ትራንስሴቨር አይነት፣ የሚደገፈው አቅጣጫ Duplex፣ Tx እና Rx ነው።

የ PMA ብዛት

· ለPAM4 ሁነታ፡-

መስመሮች

- 1 እስከ 12

· ለNRZ ሁነታ፡-

- 1 እስከ 16

የመንገዶቹን ቁጥር ይምረጡ. ለቀላል ንድፍ፣ የሚደገፈው የመንገድ ቁጥር 1 ነው።

PLL የማጣቀሻ ሰዓት ድግግሞሽ

· ለኤፍኤችቲ ትራንሴቨር አይነት፡ 156.25 ሜኸ
· ለኤፍጂቲ ትራንሰሲቨር አይነት፡ 27.5 ሜኸ 379.84375 ሜኸር፣ በተመረጠው የትራንሲቨር ዳታ መጠን ላይ በመመስረት።

· ለኤፍኤችቲ ትራንሴቨር አይነት፡ 156.25 ሜኸ
· ለኤፍጂቲ ትራንሰሲቨር አይነት፡ 165 ሜኸ

የመተላለፊያውን የማጣቀሻ ሰዓት ድግግሞሽ ይገልጻል።

ስርዓት PLL

—

የማጣቀሻ ሰዓት

ድግግሞሽ

170 ሜኸ

ለኤፍኤችቲ ትራንሰሲቨር አይነት ብቻ ይገኛል። የSystem PLL ማመሳከሪያ ሰዓቱን ይገልፃል እና የF-Tile Reference እና System PLL Clocks Intel FPGA IP የSystem PLL ሰዓትን ለማመንጨት እንደ ግብአት ያገለግላል።

የስርዓት PLL ድግግሞሽ
የማጣጣም ጊዜ

- 128 65536

RS-FECን አንቃ

አንቃ

876.5625 ሜኸ 128 አንቃ

የስርዓት PLL የሰዓት ድግግሞሽ ይገልጻል።
የአሰላለፍ ምልክት ማድረጊያ ጊዜን ይገልጻል። እሴቱ x2 መሆን አለበት። የRS-FEC ባህሪን ለማንቃት ያብሩ።
ቀጠለ…

ISO 9001: 2015 ተመዝግቧል

5. መለኪያዎች 683074 | 2022.04.28

መለኪያ

ዋጋ

ነባሪ

መግለጫ

አሰናክል

ለ PAM4 PCS ሞዲዩሽን ሁነታ፣ RS-FEC ሁልጊዜ ነቅቷል።

የተጠቃሚ በይነገጽ

የዥረት ሁነታ

· ሙሉ · መሰረታዊ

ሙሉ

ለአይፒው የውሂብ ማስተላለፍን ይምረጡ።

ሙሉ፡ ይህ ሁነታ በፍሬም ውስጥ የፓኬት ጅምር እና የፓኬት መጨረሻ ዑደት ይልካል።

መሰረታዊ፡ ይህ የመተላለፊያ ይዘት ለመጨመር ውሂብ ያለ ፓኬት መጀመሪያ፣ ባዶ እና መጨረሻ የሚላክበት ንጹህ የዥረት ሁነታ ነው።

CRCን አንቃ

ማስቻል አለማስቻል

አሰናክል

የCRC ስህተት ፈልጎ ማግኘት እና እርማት ለማንቃት አብራ።

ራስ-ሰር አሰላለፍ አንቃ

ማስቻል አለማስቻል

አሰናክል

ራስ-ሰር የሌይን አሰላለፍ ባህሪን ለማንቃት ያብሩ።

የማረም መጨረሻ ነጥብን አንቃ

ማስቻል አለማስቻል

አሰናክል

ሲበራ፣ የF-Tile Serial Lite IV Intel FPGA IP ከውስጥ ከአቫሎን ማህደረ ትውስታ-ካርታ የተሰራ በይነገጽ ጋር የሚገናኝ የተካተተ ማረም መጨረሻ ነጥብን ያካትታል። አይፒው የተወሰኑ ሙከራዎችን እና የማረሚያ ተግባራትን በጄTAG የስርዓት ኮንሶልን በመጠቀም። ነባሪው ዋጋ ጠፍቷል።

ሲምፕሌክስ ማዋሃድ (ይህ ግቤት ቅንብር የሚገኘው FGT ባለሁለት ሲምፕሌክስ ዲዛይን ሲመርጡ ብቻ ነው።)

RSFEC በሌላኛው የFGT ቻናል(ዎች) ላይ በተቀመጠው Serial Lite IV Simplex IP ላይ ነቅቷል።

ማስቻል አለማስቻል

አሰናክል

RS-FEC የነቃ እና የተሰናከለ የውቅር ድብልቅ ከፈለጉ ለF-Tile Serial Lite IV Intel FPGA IP በባለሁለት ሲምፕሌክስ ዲዛይን ለNRZ ትራንስሴቨር ሁነታ፣ TX እና RX ሁለቱም በተመሳሳይ FGT ላይ የሚቀመጡ ከሆነ ይህንን አማራጭ ያብሩት። ቻናል(ዎች)።

ግብረ መልስ ላክ

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 43

683074 | 2022.04.28 ግብረ መልስ ላክ

6. F-Tile Serial Lite IV Intel FPGA IP በይነገጽ ምልክቶች

6.1. የሰዓት ምልክቶች

ሠንጠረዥ 19. የሰዓት ምልክቶች

ስም

ስፋት አቅጣጫ

መግለጫ

tx_core_claout

የውጤት TX ኮር ሰዓት ለTX ብጁ PCS በይነገጽ፣ TX MAC እና የተጠቃሚ አመክንዮዎች

የቲኤክስ መረጃ ዱካ.

ይህ ሰዓት ከብጁ PCS ብሎክ የተፈጠረ ነው።

rx_core_claut

የውጤት RX ኮር ሰዓት ለ RX ብጁ ፒሲኤስ በይነገጽ፣ RX deskew FIFO፣ RX MAC

እና የተጠቃሚ አመክንዮዎች በ RX የውሂብ ዱካ ውስጥ።

ይህ ሰዓት ከብጁ PCS ብሎክ የተፈጠረ ነው።

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

የግቤት ትራንሴቨር ማመሳከሪያ ሰዓት።

የመተላለፊያው አይነት ወደ ኤፍጂቲ ሲዋቀር ይህን ሰዓት ከF-Tile Reference እና System PLL Clocks Intel FPGA IP የውጤት ሲግናል (out_refclk_fgt_0) ጋር ያገናኙት። የማስተላለፊያው አይነት ወደ ኤፍኤችቲ ሲቀናበር ይገናኙ

ይህ ሰዓት ወደ የF-Tile ማጣቀሻ (out_fht_cmmpll_clk_0) እና የስርዓት PLL ሰዓቶች ኢንቴል FPGA IP።

የሚደገፉ የድግግሞሽ ክልል መለኪያዎችን ይመልከቱ።

የግቤት የግቤት ሰዓት ለትራንስስተር መልሶ ማዋቀር በይነገጽ።

የሰዓት ድግግሞሽ ከ100 እስከ 162 ሜኸር ነው።

ይህንን የግቤት ሰዓት ምልክት ከውጫዊ የሰዓት ዑደቶች ወይም ኦስሲሊተሮች ጋር ያገናኙት።

የግቤት የግቤት ሰዓት ለትራንስስተር መልሶ ማዋቀር በይነገጽ።

የሰዓት ድግግሞሽ ከ100 እስከ 162 ሜኸር ነው።

ይህንን የግቤት ሰዓት ምልክት ከውጫዊ የሰዓት ዑደቶች ወይም ኦስሲሊተሮች ጋር ያገናኙት።

ውጪ_ሲስተምፕል_clk_ 1

ግቤት

የስርዓት PLL ሰዓት.
ይህን ሰዓት ከF-Tile Reference እና System PLL Clocks Intel FPGA IP የውጤት ምልክት (out_systempll_clk_0) ጋር ያገናኙት።

ተዛማጅ የመረጃ መለኪያዎች በገጽ 42 ላይ

6.2. ምልክቶችን ዳግም አስጀምር

ሠንጠረዥ 20. ምልክቶችን ዳግም አስጀምር

ስም

ስፋት አቅጣጫ

tx_ኮር_መጀመሪያ_n

ግቤት

የሰዓት ዶሜይን አልተመሳሰልም።

rx_ኮር_መጀመሪያ_n

ግቤት

ያልተመሳሰለ

tx_pcs_fec_phy_reset_n 1

ግቤት

ያልተመሳሰለ

መግለጫ

ገባሪ-ዝቅተኛ ዳግም ማስጀመር ምልክት። የF-Tile Serial Lite IV TX MACን ዳግም ያስጀምራል።

ገባሪ-ዝቅተኛ ዳግም ማስጀመር ምልክት። የF-Tile Serial Lite IV RX MACን ዳግም ያስጀምራል።

ገባሪ-ዝቅተኛ ዳግም ማስጀመር ምልክት።

ቀጠለ…

ISO 9001: 2015 ተመዝግቧል

6. F-Tile Serial Lite IV Intel FPGA IP በይነገጽ ሲግናሎች 683074 | 2022.04.28

ስም

የወርድ አቅጣጫ የሰዓት ጎራ

መግለጫ

የF-Tile Serial Lite IV TX ብጁ ፒሲኤስን ዳግም ያስጀምራል።

rx_pcs_fec_phy_reset_n 1

ግቤት

ያልተመሳሰለ

ገባሪ-ዝቅተኛ ዳግም ማስጀመር ምልክት። የF-Tile Serial Lite IV RX ብጁ ፒሲኤስን ዳግም ያስጀምራል።

reconfig_reset

ግቤት

reconfig_clk ገባሪ-ከፍተኛ ዳግም ማስጀመሪያ ምልክት።

የአቫሎን ማህደረ ትውስታ-ካርታ የበይነገጽ መልሶ ማዋቀር ብሎክን ዳግም ያስጀምራል።

reconfig_sl_reset

ግቤት reconfig_sl_clk ገባሪ-ከፍተኛ ዳግም ማስጀመሪያ ምልክት።

የአቫሎን ማህደረ ትውስታ-ካርታ የበይነገጽ መልሶ ማዋቀር ብሎክን ዳግም ያስጀምራል።

6.3. የማክ ምልክቶች

ሠንጠረዥ 21.

TX MAC ምልክቶች
በዚህ ሠንጠረዥ ውስጥ N በአይፒ ፓራሜትር አርታዒ ውስጥ የተቀመጠውን የሌኖች ብዛት ይወክላል.

ስም

ስፋት

አቅጣጫ የሰዓት ጎራ

መግለጫ

tx_avs_ዝግጁ

የውጤት tx_core_klout አቫሎን ዥረት ምልክት።

ሲረጋገጥ፣ TX MAC ውሂብ ለመቀበል ዝግጁ መሆኑን ያሳያል።

tx_avs_ዳታ

· (64*N)*2 (PAM4 ሁነታ)
· 64*N (NRZ ሁነታ)

ግቤት

tx_core_claut አቫሎን የዥረት ምልክት። TX ውሂብ.

tx_avs_channel

የግቤት tx_core_claut አቫሎን ዥረት ምልክት።

አሁን ባለው ዑደት ላይ የሚተላለፈው የውሂብ ሰርጥ ቁጥር።

ይህ ምልክት በመሠረታዊ ሁነታ አይገኝም።

tx_avs_የሚሰራ

የግቤት tx_core_claut አቫሎን ዥረት ምልክት።

ሲረጋገጥ የቲኤክስ መረጃ ምልክት ትክክለኛ መሆኑን ያሳያል።

tx_avs_startofpacket

የግቤት tx_core_claut አቫሎን ዥረት ምልክት።

ሲረጋገጥ የTX የውሂብ ጥቅል መጀመሩን ያሳያል።

ለእያንዳንዱ ፓኬት ለአንድ የሰዓት ዑደት ብቻ አስገባ።

ይህ ምልክት በመሠረታዊ ሁነታ አይገኝም።

tx_avs_endofpacket

የግቤት tx_core_claut አቫሎን ዥረት ምልክት።

ሲረጋገጥ የTX የውሂብ ጥቅል መጨረሻን ያሳያል።

ለእያንዳንዱ ፓኬት ለአንድ የሰዓት ዑደት ብቻ አስገባ።

ይህ ምልክት በመሠረታዊ ሁነታ አይገኝም።

tx_avs_ባዶ

የግቤት tx_core_claut አቫሎን ዥረት ምልክት።

በTX ውሂብ የመጨረሻ ፍንዳታ ውስጥ ትክክለኛ ያልሆኑ ቃላት ብዛት ያሳያል።

ይህ ምልክት በመሠረታዊ ሁነታ አይገኝም።

tx_num_ትክክለኛ_ባይት_ኢኦብ

ግቤት

tx_core_claout

በመጨረሻው ፍንዳታ የመጨረሻ ቃል ውስጥ ትክክለኛ የሆኑ ባይቶች ብዛት ያሳያል። ይህ ምልክት በመሠረታዊ ሁነታ አይገኝም።
ቀጠለ…

ግብረ መልስ ላክ

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 45

6. F-Tile Serial Lite IV Intel FPGA IP በይነገጽ ሲግናሎች 683074 | 2022.04.28

ስም tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

ስፋት 1
1 1 እ.ኤ.አ
N 5

አቅጣጫ የሰዓት ጎራ

መግለጫ

ግቤት

tx_core_claout

ሲረጋገጥ፣ ይህ ምልክት በተጠቃሚ የተገለጸ የመረጃ ዑደት ይጀምራል።
ይህንን ምልክት ልክ እንደ tx_startofpacket ማረጋገጫ በተመሳሳይ የሰዓት ዑደት ላይ አስገባ።
ይህ ምልክት በመሠረታዊ ሁነታ አይገኝም።

ውፅዓት tx_core_clkout ሲረጋገጥ የTX ዳታ ማገናኛ ለውሂብ ማስተላለፊያ ዝግጁ መሆኑን ያሳያል።

ውፅዓት

tx_core_claout

ሲረጋገጥ፣ ይህ ምልክት መስመሮችን እንደገና ማስተካከል ይጀምራል።
ALIGN CW ለመላክ MAC ን ለመቀስቀስ ይህንን ምልክት ለአንድ ሰዓት ዑደት አስገባ።

ግቤት

tx_core_clkout ሲረጋገጥ ማክ በተመረጡት መስመሮች ላይ የCRC32 ስህተት ያስገባል።

ውፅዓት tx_core_claut ጥቅም ላይ አልዋለም።

የሚከተለው የጊዜ አቆጣጠር ዲያግራም የቀድሞ ሰው ያሳያልampየ TX መረጃ የ10 ቃላትን ከተጠቃሚ አመክንዮ በ10 TX ተከታታይ መስመሮች ላይ ያስተላልፋል።

ምስል 28.

TX የውሂብ ማስተላለፊያ ጊዜ ዲያግራም
tx_core_claout

tx_avs_የሚሰራ

tx_avs_ዝግጁ

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_ዳታ

0,1፣19...፣10,11 19፣10…XNUMX …… N-XNUMX..

0,1,2 ፣ ... ፣ 9

N-10

መስመር 0

…………

STRT 0 10

N-10 መጨረሻ STRT 0

መስመር 1

…………

STRT 1 11

N-9 መጨረሻ STRT 1

N-10 END IDLE N-9 END IDLE IDLE

መስመር 9

…………

STRT 9 19

N-1 መጨረሻ STRT 9

N-1 END IDLE IDLE

ሠንጠረዥ 22.

RX MAC ምልክቶች
በዚህ ሠንጠረዥ ውስጥ N በአይፒ ፓራሜትር አርታዒ ውስጥ የተቀመጠውን የሌኖች ብዛት ይወክላል.

ስም

ስፋት

አቅጣጫ የሰዓት ጎራ

መግለጫ

rx_avs_ዝግጁ

ግቤት rx_core_claut አቫሎን ዥረት ምልክት።

ሲረጋገጥ የተጠቃሚው አመክንዮ ውሂብ ለመቀበል ዝግጁ መሆኑን ያሳያል።

rx_avs_ዳታ

(64*N)*2 (PAM4 ሁነታ)
64*N (NRZ ሁነታ)

ውፅዓት

rx_core_claut አቫሎን የዥረት ምልክት። RX ውሂብ.

rx_avs_channel

የውጤት rx_core_claut አቫሎን ዥረት ምልክት።

ለመረጃ የሚሆን የሰርጥ ቁጥር

አሁን ባለው ዑደት ላይ ተቀብሏል.

ይህ ምልክት በመሠረታዊ ሁነታ አይገኝም።

rx_avs_የሚሰራ

የውጤት rx_core_claut አቫሎን ዥረት ምልክት።

ቀጠለ…

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 46

ግብረ መልስ ላክ

6. F-Tile Serial Lite IV Intel FPGA IP በይነገጽ ሲግናሎች 683074 | 2022.04.28

ስም

ስፋት

አቅጣጫ የሰዓት ጎራ

መግለጫ

ሲረጋገጥ የ RX ውሂብ ምልክት ትክክለኛ መሆኑን ያሳያል።

rx_avs_startofpacket

የውጤት rx_core_claut አቫሎን ዥረት ምልክት።

ሲረጋገጥ የ RX ውሂብ ፓኬት መጀመሩን ያሳያል።

ለእያንዳንዱ ፓኬት ለአንድ የሰዓት ዑደት ብቻ አስገባ።

ይህ ምልክት በመሠረታዊ ሁነታ አይገኝም።

rx_avs_endofpacket

የውጤት rx_core_claut አቫሎን ዥረት ምልክት።

ሲረጋገጥ የRX የውሂብ ጥቅል መጨረሻን ያሳያል።

ለእያንዳንዱ ፓኬት ለአንድ የሰዓት ዑደት ብቻ አስገባ።

ይህ ምልክት በመሠረታዊ ሁነታ አይገኝም።

rx_avs_ባዶ

የውጤት rx_core_claut አቫሎን ዥረት ምልክት።

በ RX ውሂብ የመጨረሻ ፍንዳታ ውስጥ ትክክለኛ ያልሆኑ ቃላት ብዛት ያሳያል።

ይህ ምልክት በመሠረታዊ ሁነታ አይገኝም።

rx_num_የሚሰራ_ባይት_ኢኦብ

ውፅዓት

rx_core_claut በመጨረሻው ፍንዳታ የመጨረሻ ቃል ውስጥ ትክክለኛ የሆኑ ባይቶች ብዛት ያሳያል።
ይህ ምልክት በመሠረታዊ ሁነታ አይገኝም።

rx_usr_cmd

ውፅዓት rx_core_clkout ሲረጋገጥ ይህ ምልክት ተጠቃሚን ይጀምራል-

የተገለጸ የመረጃ ዑደት.

ይህንን ምልክት ልክ እንደ tx_startofpacket ማረጋገጫ በተመሳሳይ የሰዓት ዑደት ላይ አስገባ።

ይህ ምልክት በመሠረታዊ ሁነታ አይገኝም።

rx_link_up

ውፅዓት rx_core_clkout ሲረጋገጥ የRX ዳታ ማገናኛን ያሳያል

ለውሂብ መቀበያ ዝግጁ ነው።

rx_link_reinit

ግቤት rx_core_clkout ሲረጋገጥ ይህ ምልክት መስመሮችን ይጀምራል

እንደገና ማስተካከል.

ራስ-ሰር አሰላለፍን አንቃን ካሰናከሉ፣ ይህንን ምልክት ለአንድ ሰዓት ዑደት አስረዱት MAC መስመሮቹን እንደገና ለማስተካከል። የ አንቃ ራስ አሰላለፍ ከተዋቀረ ማክ መስመሮቹን በራስ ሰር እንደገና ያስተካክላል።

ራስ-ሰር አሰላለፍ አንቃ ሲዘጋጅ ይህን ምልክት አታስቀምጡ።

rx_ስህተት

(N*2*2)+3 (PAM4 ሁነታ)
(N*2)*3 (NRZ ሁነታ)

ውፅዓት

rx_core_claut

ሲረጋገጥ፣ የስህተት ሁኔታዎች በአርኤክስ ዳታ ዱካ ውስጥ መከሰታቸውን ያሳያል።
· [(N*2+2):N+3] = ለተወሰነ መስመር የPCS ስህተትን ያሳያል።
· [N+2] = የአሰላለፍ ስህተትን ያሳያል። ይህ ትንሽ ከተረጋገጠ የሌይን አሰላለፍ እንደገና ያስጀምሩ።
· [N+1]= የተጠቃሚ አመክንዮ ዝግጁ ካልሆነ ውሂብ ወደ ተጠቃሚው አመክንዮ መተላለፉን ያሳያል።
· [N] = የአሰላለፍ መጥፋትን ያመለክታል።
· [(N-1):0] = መረጃው የCRC ስህተት እንደያዘ ያሳያል።

ግብረ መልስ ላክ

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 47

6. F-Tile Serial Lite IV Intel FPGA IP በይነገጽ ሲግናሎች 683074 | 2022.04.28

6.4. የ Transceiver ዳግም ማዋቀር ምልክቶች

ሠንጠረዥ 23.

PCS ዳግም ማዋቀር ምልክቶች
በዚህ ሠንጠረዥ ውስጥ N በአይፒ ፓራሜትር አርታዒ ውስጥ የተቀመጠውን የሌኖች ብዛት ይወክላል.

ስም

ስፋት

አቅጣጫ የሰዓት ጎራ

መግለጫ

reconfig_sl_አንብብ

የግቤት reconfig_sl_ PCS መልሶ ማዋቀር የተነበበ ትዕዛዝ

clk

ምልክቶች.

reconfig_sl_write

የግቤት reconfig_sl_ PCS መልሶ ማዋቀር ጻፍ

clk

የትዕዛዝ ምልክቶች.

reconfig_sl_አድራሻ

14 ቢት + clogb2N

ግቤት

reconfig_sl_ clk

የፒሲኤስ መልሶ ማዋቀር አቫሎን ሜሞሪ-ካርታ የተደረገ በይነገጽ አድራሻን በተመረጠ መስመር ይገልጻል።
እያንዳንዱ መስመር 14 ቢት ያለው ሲሆን የላይኛው ቢት ደግሞ የሌይን ማካካሻን ያመለክታል።
Example፣ ለባለ 4-መንገድ NRZ/PAM4 ንድፍ፣ ከreconfig_sl_address ጋር[13:0] የአድራሻውን ዋጋ በመጥቀስ፡-
· reconfig_sl_address[15:1 4] ወደ 00 ተቀናብሯል = ለሌይን 0 አድራሻ።
· reconfig_sl_address[15:1 4] ወደ 01 ተቀናብሯል = ለሌይን 1 አድራሻ።
· reconfig_sl_address[15:1 4] ወደ 10 ተቀናብሯል = ለሌይን 2 አድራሻ።
· reconfig_sl_address[15:1 4] ወደ 11 ተቀናብሯል = ለሌይን 3 አድራሻ።

reconfig_sl_readata

የውጤት reconfig_sl_ PCS መልሶ ማዋቀር ውሂብን ይገልጻል

clk

ዝግጁ በሆነ ዑደት ለማንበብ ሀ

የተመረጠ መስመር.

reconfig_sl_waitrequest

የውጤት reconfig_sl_ PCS ዳግም ማዋቀርን ይወክላል

clk

አቫሎን ትውስታ-ካርታ በይነገጽ

የቆመ ምልክት በተመረጠው መስመር ላይ።

reconfig_sl_writedata

ግቤት reconfig_sl_ PCS መልሶ ማዋቀር ውሂብን ይገልጻል

clk

በጽሑፍ ዑደት ላይ ለመጻፍ በ

የተመረጠ መስመር.

reconfig_sl_readata_vali

ውፅዓት

reconfig_sl_ PCS ዳግም ማዋቀርን ይገልጻል

clk

የተቀበለው ውሂብ በተመረጠው ውስጥ የሚሰራ ነው።

መስመር.

ሠንጠረዥ 24.

F-Tile Hard IP Reconfiguration Signals
በዚህ ሠንጠረዥ ውስጥ N በአይፒ ፓራሜትር አርታዒ ውስጥ የተቀመጠውን የሌኖች ብዛት ይወክላል.

ስም

ስፋት

አቅጣጫ የሰዓት ጎራ

መግለጫ

እንደገና ማዋቀር_ማንበብ

የግቤት reconfig_clk PMA መልሶ ማዋቀር ተነቧል

የትዕዛዝ ምልክቶች.

reconfig_write

ግቤት reconfig_clk PMA ዳግም ማዋቀር ጻፍ

የትዕዛዝ ምልክቶች.

አድራሻውን እንደገና ማዋቀር

18 ቢት + ክሎግ2ቢኤን

ግቤት

reconfig_clk

PMA Avalon memorymapped interface አድራሻ በተመረጠው መስመር ላይ ይገልጻል።
ቀጠለ…

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 48

ግብረ መልስ ላክ

6. F-Tile Serial Lite IV Intel FPGA IP በይነገጽ ሲግናሎች 683074 | 2022.04.28

ስም
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

ስፋት
32 1 32 1

አቅጣጫ የሰዓት ጎራ

መግለጫ

በሁለቱም የ PAM4 ማስታወቂያ NRZ ሁነታዎች እያንዳንዱ መስመር 18 ቢት ሲኖረው የተቀሩት የላይኛው ቢትስ የሌይን ማካካሻን ያመለክታሉ።
Example፣ ለባለ 4-ሌይን ንድፍ፡
· reconfig_address[19:18] ወደ 00 ተቀናብሯል = ለሌይን 0 አድራሻ።
· reconfig_address[19:18] ወደ 01 ተቀናብሯል = ለሌይን 1 አድራሻ።
· reconfig_address[19:18] ወደ 10 ተቀናብሯል = ለሌይን 2 አድራሻ።
· reconfig_address[19:18] ወደ 11 ተቀናብሯል = ለሌይን 3 አድራሻ።

ውፅዓት

reconfig_clk በተመረጠው መስመር ላይ በተዘጋጀ ዑደት የሚነበብ የPMA ውሂብ ይገልጻል።

ውፅዓት

reconfig_clk የPMA አቫሎን ሜሞሪ ካርታ በይነገጽ የሚቆም ምልክት በተመረጠ መስመር ላይ ይወክላል።

ግቤት

reconfig_clk የPMA ውሂብን በተመረጠው መስመር ላይ በመፃፍ ዑደት ላይ ይፃፋል።

ውፅዓት

reconfig_clk የPMA መልሶ ማዋቀር የተቀበለው ውሂብ በተመረጠው መስመር ላይ የሚሰራ መሆኑን ይገልጻል።

6.5. PMA ምልክቶች

ሠንጠረዥ 25.

PMA ምልክቶች
በዚህ ሠንጠረዥ ውስጥ N በአይፒ ፓራሜትር አርታዒ ውስጥ የተቀመጠውን የሌኖች ብዛት ይወክላል.

ስም

ስፋት

አቅጣጫ የሰዓት ጎራ

መግለጫ

phy_tx_መስመሮች_የተረጋጋ

N*2 (PAM4 ሁነታ)
N (NRZ ሁነታ)

ውፅዓት

ያልተመሳሰለ ሲረጋገጥ የTX ዳታ ዱካ ውሂብ ለመላክ ዝግጁ መሆኑን ያሳያል።

tx_pll_ተቆልፏል

N*2 (PAM4 ሁነታ)
N (NRZ ሁነታ)

ውፅዓት

ያልተመሳሰለ ሲረጋገጥ፣ TX PLL የተቆለፈበት ሁኔታ እንደደረሰ ያሳያል።

phy_hip_ዝግጁ

N*2 (PAM4 ሁነታ)
N (NRZ ሁነታ)

ውፅዓት

ያልተመሳሰለ

ሲረጋገጥ፣ ብጁ PCS የውስጥ ጅምርን እንዳጠናቀቀ እና ለመተላለፍ ዝግጁ መሆኑን ያሳያል።
ይህ ምልክት tx_pcs_fec_phy_reset_n እና tx_pcs_fec_phy_reset_nare ከጣፋጭነት በኋላ ያረጋግጣል።

tx_ተከታታይ_ውሂብ

የውጤት TX ተከታታይ ሰዓት TX ተከታታይ ፒን.

rx_ተከታታይ_ውሂብ

የግቤት RX ተከታታይ ሰዓት RX ተከታታይ ፒን.

phy_rx_ብሎክ_መቆለፊያ

N*2 (PAM4 ሁነታ)
N (NRZ ሁነታ)

ውፅዓት

ያልተመሳሰለ ሲረጋገጥ፣ የ66b ብሎክ አሰላለፍ ለመንገዶቹ መጠናቀቁን ያሳያል።

rx_cdr_መቆለፊያ

N*2 (PAM4 ሁነታ)

ውፅዓት

ያልተመሳሰለ

ሲረጋገጥ፣ የተመለሱት ሰዓቶች በመረጃ ላይ መቆለፋቸውን ያሳያል።
ቀጠለ…

ግብረ መልስ ላክ

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 49

6. F-Tile Serial Lite IV Intel FPGA IP በይነገጽ ሲግናሎች 683074 | 2022.04.28

phy_rx_pcs_ዝግጁ phy_rx_hi_ber ይሰይሙ

ስፋት

አቅጣጫ የሰዓት ጎራ

መግለጫ

N (NRZ ሁነታ)

N*2 (PAM4 ሁነታ)
N (NRZ ሁነታ)

ውፅዓት

ያልተመሳሰለ

ሲረጋገጥ፣ የሚዛመደው የኤተርኔት ቻናል RX መስመሮች ሙሉ በሙሉ የተሳሰሩ እና ውሂብ ለመቀበል ዝግጁ መሆናቸውን ያሳያል።

N*2 (PAM4 ሁነታ)
N (NRZ ሁነታ)

ውፅዓት

ያልተመሳሰለ

ሲረጋገጥ፣ የሚዛመደው የኤተርኔት ቻናል RX PCS በHI BER ሁኔታ ውስጥ መሆኑን ያሳያል።

F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ 50

ግብረ መልስ ላክ

683074 | 2022.04.28 ግብረ መልስ ላክ

7. ከF-Tile Serial Lite IV Intel FPGA IP ጋር ዲዛይን ማድረግ

7.1. መመሪያዎችን ዳግም አስጀምር
የእርስዎን የስርዓት-ደረጃ ዳግም ማስጀመር ለመተግበር እነዚህን ዳግም ማስጀመሪያ መመሪያዎች ይከተሉ።
TX እና RX ፒሲኤስን በአንድ ጊዜ እንደገና ለማስጀመር tx_pcs_fec_phy_reset_n እና rx_pcs_fec_phy_reset_n ሲግናሎችን በሲስተሙ ደረጃ ላይ ያስሩ።
· tx_pcs_fec_phy_reset_n፣ rx_pcs_fec_phy_reset_n፣ tx_core_rst_n፣ rx_core_rst_n፣ እና ምልክቶችን በአንድ ጊዜ እንደገና አስጀምር። ስለ IP ዳግም ማስጀመር እና ስለማስጀመሪያ ቅደም ተከተሎች ተጨማሪ መረጃ ለማግኘት ወደ ዳግም ማስጀመር እና አገናኝ ማስጀመር ይመልከቱ።
· tx_pcs_fec_phy_reset_n፣እና rx_pcs_fec_phy_reset_n ሲግናሎች ዝቅተኛ፣እና ዳግም ማዋቀር_ሲግናል ከፍ እና tx_reset_ack እና rx_reset_ackን ይጠብቁ እና የF-tile ሃርድ አይፒን እና መልሶ ማዋቀርን በትክክል ለማስጀመር።
· በFPGA መሳሪያዎች መካከል ፈጣን ግንኙነትን ለማግኘት፣ የተገናኘውን የF-Tile Serial Lite IV Intel FPGA አይፒዎችን በተመሳሳይ ጊዜ ዳግም ያስጀምሩ። የF-Tile Serial Lite IV Intel FPGA IP ንድፍን ይመልከቱampየመሳሪያ ኪቱን በመጠቀም የአይፒ TX እና RX አገናኝን ስለመቆጣጠር መረጃ ለማግኘት የተጠቃሚ መመሪያ።
ተዛማጅ መረጃ
· ዳግም ማስጀመር እና ማገናኘት በገጽ 37 ላይ
· F-Tile Serial Lite IV Intel FPGA IP Design Example የተጠቃሚ መመሪያ

7.2. መመሪያዎች አያያዝ ላይ ስህተት

የሚከተለው ሠንጠረዥ በF-Tile Serial Lite IV Intel FPGA IP ንድፍ ሊከሰቱ ለሚችሉ የስህተት ሁኔታዎች የስህተት አያያዝ መመሪያዎችን ይዘረዝራል።

ሠንጠረዥ 26. የስህተት ሁኔታ እና የአያያዝ መመሪያዎች

የስህተት ሁኔታ
አንድ ወይም ከዚያ በላይ መስመሮች ከተወሰነ ጊዜ በኋላ ግንኙነት መመስረት አይችሉም።

መመሪያዎች
አገናኙን በመተግበሪያ ደረጃ እንደገና ለማስጀመር የጊዜ ማብቂያ ስርዓትን ይተግብሩ።

አንድ መስመር ግንኙነት ከተፈጠረ በኋላ ግንኙነቱን ያጣል።
በዴስኬው ሂደት ውስጥ አንድ መስመር ግንኙነትን ያጣል.

ይህ ከውሂብ ማስተላለፍ ደረጃዎች በኋላ ወይም በኋላ ሊከሰት ይችላል. በአፕሊኬሽን ደረጃ ላይ የአገናኝ መጥፋት ማወቅን ይተግብሩ እና አገናኙን ዳግም ያስጀምሩ።
ለተሳሳተ ሌይን የማገናኘት ዳግም ማስጀመር ሂደትን ተግብር። የቦርዱ መስመር ከ 320 UI መብለጥ እንደሌለበት ማረጋገጥ አለብዎት።

ሁሉም መስመሮች ከተጣመሩ በኋላ የጠፋ ሌይን አሰላለፍ።

ይህ ከውሂብ ማስተላለፍ ደረጃዎች በኋላ ወይም ጊዜ ሊከሰት ይችላል. የሌይን አሰላለፍ ሂደትን እንደገና ለማስጀመር የሌይን አሰላለፍ መጥፋትን በመተግበሪያ ደረጃ ይተግብሩ።

ISO 9001: 2015 ተመዝግቧል

683074 | 2022.04.28 ግብረ መልስ ላክ

8. F-Tile Serial Lite IV Intel FPGA IP የተጠቃሚ መመሪያ መዛግብት

የአይፒ ስሪቶች እስከ v19.1 ድረስ ከ Intel Quartus Prime Design Suite ሶፍትዌር ስሪቶች ጋር አንድ አይነት ናቸው። ከIntel Quartus Prime Design Suite የሶፍትዌር ስሪት 19.2 ወይም ከዚያ በኋላ፣ የአይ ፒ ኮሮች አዲስ የአይ ፒ እትም እቅድ አላቸው።

የአይፒ ኮር ስሪት ካልተዘረዘረ፣ ለቀዳሚው የአይፒ ኮር ስሪት የተጠቃሚ መመሪያ ተግባራዊ ይሆናል።

ኢንቴል ኳርትስ ዋና ስሪት
21.3

የአይፒ ኮር ስሪት 3.0.0

የተጠቃሚ መመሪያ F-Tile Serial Lite IV Intel® FPGA IP የተጠቃሚ መመሪያ

ISO 9001: 2015 ተመዝግቧል

683074 | 2022.04.28 ግብረ መልስ ላክ

9. የሰነድ ማሻሻያ ታሪክ ለF-Tile Serial Lite IV Intel FPGA IP የተጠቃሚ መመሪያ

የሰነድ ስሪት 2022.04.28
2021.11.16 2021.10.22 2021.08.18

ኢንቴል ኳርትስ ዋና ስሪት
22.1
21.3 21.3 21.2

የአይፒ ስሪት 5.0.0
3.0.0 3.0.0 2.0.0

ለውጦች
· የተሻሻለው ሠንጠረዥ፡ F-Tile Serial Lite IV Intel FPGA IP ባህሪያት - የዘመነ የውሂብ ማስተላለፍ መግለጫ ከተጨማሪ የFHT ትራንስሴቨር ፍጥነት ድጋፍ ጋር፡ 58G NRZ፣ 58G PAM4 እና 116G PAM4
· የተሻሻለው ሠንጠረዥ፡ F-Tile Serial Lite IV Intel FPGA IP Parameter Description — ታክሏል አዲስ ልኬት · የስርዓት PLL ማጣቀሻ የሰዓት ድግግሞሽ · የማረም መጨረሻ ነጥብን ያንቁ - ዋጋዎችን ለ PMA የውሂብ መጠን አዘምኗል - የተሻሻለ መለኪያ መሰየም ከ GUI ጋር ይዛመዳል
· በሰንጠረዥ ውስጥ የውሂብ ማስተላለፍ መግለጫውን አዘምኗል፡ F-Tile Serial Lite IV Intel FPGA IP Features።
· የሠንጠረዡ ስም IP ወደ F-Tile Serial Lite IV Intel FPGA IP Parameter መግለጫ በParameters ክፍል ውስጥ ግልጽነት ተባለ።
· የዘመነ ሠንጠረዥ፡ የአይ ፒ መለኪያዎች፡ — አዲስ ልኬት ታክሏል–RSFEC በሌላኛው የFGT ቻናል (ዎች) ላይ በተቀመጠው Serial Lite IV Simplex IP ላይ ነቅቷል። - ለ Transceiver ማጣቀሻ የሰዓት ድግግሞሽ ነባሪ እሴቶችን አዘምኗል።
የመጀመሪያ ልቀት

ISO 9001: 2015 ተመዝግቧል

ሰነዶች / መርጃዎች

	intel F Tile Serial Lite IV Intel FPGA IP [pdf] የተጠቃሚ መመሪያ ኤፍ ንጣፍ ተከታታይ ላይት IV ኢንቴል FPGA አይፒ፣ ኤፍ ንጣፍ ተከታታይ Lite IV፣ Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [pdf] የተጠቃሚ መመሪያ F-Tile Serial Lite IV Intel FPGA IP፣ Serial Lite IV Intel FPGA IP፣ Lite IV Intel FPGA IP፣ IV Intel FPGA IP፣ FPGA IP፣ IP

ዋቢዎች

የተጠቃሚ መመሪያ

F Tile Serial Lite IV Intel FPGA IP

ሰነዶች / መርጃዎች

ዋቢዎች

አስተያየት ይስጡ

ምላሽ ሰርዝ