UG0644 DDR AXI Arbiter
Produk inligting
Die DDR AXI Arbiter is 'n hardeware komponent wat 'n
64-bis AXI meester koppelvlak na die DDR-SDRAM on-chip beheerders.
Dit word algemeen gebruik in videotoepassings vir buffering en
verwerking van video pixel data. Die produkgebruikershandleiding verskaf
gedetailleerde inligting en instruksies oor hardeware implementering,
simulasie en hulpbronbenutting.
Hardeware-implementering
Die DDR AXI Arbiter is ontwerp om met die DDR-SDRAM te koppel
on-chip beheerders. Dit bied 'n 64-bis AXI meester koppelvlak
wat vinnige verwerking van videopikseldata moontlik maak. Die produk gebruiker
handleiding verskaf 'n gedetailleerde ontwerpbeskrywing van die DDR AXI
Arbiter en sy hardeware implementering.
Simulasie
Die produk gebruikershandleiding verskaf instruksies oor die simulering van die
DDR AXI Arbiter met behulp van MSS SmartDesign en Testbench gereedskap. Hierdie
gereedskap stel die gebruiker in staat om die korrektheid van die ontwerp en
verseker dat die hardeware-komponent behoorlik funksioneer.
Hulpbronbenutting
Die DDR AXI Arbiter gebruik stelselhulpbronne soos logika
selle, geheueblokke en roeteringsbronne. Die produk gebruiker
handleiding verskaf 'n gedetailleerde hulpbronbenutting verslag wat
skets die hulpbronvereistes van die DDR AXI Arbiter. Hierdie
inligting kan gebruik word om te verseker dat die hardeware komponent kan
geïmplementeer word binne die beskikbare stelselhulpbronne.
Produkgebruiksinstruksies
Die volgende instruksies verskaf leiding oor hoe om die
DDR AXI Arbiter:
Stap 1: Hardeware-implementering
Implementeer die DDR AXI Arbiter hardeware komponent na koppelvlak
met die DDR-SDRAM on-chip beheerders. Volg die ontwerp
beskrywing verskaf in die produk gebruikershandleiding om behoorlik te verseker
implementering van die hardeware komponent.
Stap 2: Simulasie
Simuleer die DDR AXI Arbiter-ontwerp deur MSS SmartDesign en
Toetsbank gereedskap. Volg die instruksies wat in die produk verskaf word
gebruikershandleiding om die korrektheid van die ontwerp te bekragtig en te verseker
behoorlike funksionering van die hardeware komponent.
Stap 3: Hulpbronbenutting
Review die hulpbronbenuttingsverslag wat in die produk verskaf word
gebruikershandleiding om die hulpbronvereistes van die DDR AXI te bepaal
Arbiter. Maak seker dat die hardeware komponent geïmplementeer kan word
binne die beskikbare stelselhulpbronne.
Deur hierdie instruksies te volg, kan jy die DDR effektief gebruik
AXI Arbiter hardeware komponent vir video pixel data buffer en
verwerking in videotoepassings.
UG0644 Gebruikersgids
DDR AXI Arbiter
Februarie 2018
DDR AXI Arbiter
Inhoud
1 Hersieningsgeskiedenis ………………………………………………………………………………………………………………………….. 1
1.1 Hersiening 5.0 ………………………………………………………………………………………………………………………………………. 1 1.2 Hersiening 4.0 ………………………………………………………………………………………………………………………………………. 1 1.3 Hersiening 3.0 ………………………………………………………………………………………………………………………………………………. 1 1.4 Hersiening 2.0 ………………………………………………………………………………………………………………………………………. 1 1.5 Hersiening 1.0 ………………………………………………………………………………………………………………………………………. 1
2 Inleiding ………………………………………………………………………………………………………………………….. 2 3 Hardeware Implementering ………………………………………………………………………………………………… 3
3.1 Ontwerpbeskrywing ………………………………………………………………………………………………………………………… 3 3.2 Insette en uitsette ………………………………………………………………………………………………………………………………….. 5 3.3 Konfigurasieparameters ……… …………………………………………………………………………………………………………. 13 3.4 Tydsberekeningdiagramme ………………………………………………………………………………………………………………………………. 14 3.5 Toetsbank ……………………………………………………………………………………………………………………………………….. 16
3.5.1 Simuleer MSS SmartDesign …………………………………………………………………………………………………………………. 25 3.5.2 Simulerende toetsbank …………………………………………………………………………………………………………………………………. 30 3.6 Hulpbronbenutting ………………………………………………………………………………………………………………………….. 31
UG0644 Gebruikersgids Hersiening 5.0
DDR AXI Arbiter
1
Hersieningsgeskiedenis
Die hersieningsgeskiedenis beskryf die veranderinge wat in die dokument geïmplementeer is. Die veranderinge word volgens hersiening gelys, wat begin met die nuutste publikasie.
1.1
Hersiening 5.0
In hersiening 5.0 van hierdie dokument, die Hulpbronbenutting-afdeling en die Hulpbronbenuttingverslag
is opgedateer. Vir meer inligting, sien Hulpbronbenutting (sien bladsy 31).
1.2
Hersiening 4.0
Die volgende is 'n opsomming van die veranderinge in hersiening 4.0 van hierdie dokument.
Bygevoeg toetsbank konfigurasie parameters in die tabel. Vir meer inligting, sien Konfigurasieparameters (sien bladsy 16).. Bygevoeg inligting om kern te simuleer met behulp van toetsbank. Vir meer inligting, sien Toetsbank (sien bladsy 16). Het die hulpbronbenutting vir DDR AXI Arbiter-waardes in die tabel opgedateer. Vir meer inligting, sien Hulpbronbenutting (sien bladsy 31).
1.3
Hersiening 3.0
Die volgende is 'n opsomming van die veranderinge in hersiening 3.0 van hierdie dokument.
Bygevoeg 8-bis inligting vir skryf kanaal 1 en 2. Vir meer inligting, sien Ontwerpbeskrywing (sien bladsy 3). Opgedateerde toetsbank-afdeling. Vir meer inligting, sien Toetsbank (sien bladsy 16).
1.4
Hersiening 2.0
In hersiening 2.0 van hierdie dokument is die figure en tabelle in die bygewerk in die Toetsbank-afdeling.
Vir meer inligting, sien Toetsbank (sien bladsy 16).
1.5
Hersiening 1.0
Hersiening 1.0 was die eerste publikasie van hierdie dokument
UG0644 Gebruikersgids Hersiening 5.0
1
DDR AXI Arbiter
2
Inleiding
Herinneringe is 'n integrale deel van enige tipiese video- en grafiese toepassings. Hulle word gebruik om video-pixeldata te buffer. Een algemene buffer bvample is vertoonraambuffers waarin die volledige videopikseldata vir 'n raam in die geheue gebuffer word.
Dubbele datasnelheid (DDR)-sinchrone DRAM (SDRAM) is een van die algemeen gebruikte herinneringe in videotoepassings vir buffering. SDRAM word gebruik as gevolg van sy spoed wat benodig word vir vinnige verwerking in videostelsels.
Die volgende figuur toon 'n example van 'n stelselvlakdiagram van DDR-SDRAM-geheue-koppelvlak met videotoepassing.
Figuur 1 · DDR-SDRAM geheue koppelvlak
In Microsemi SmartFusion®2 System-on-Chip (SoC), is daar twee on-chip DDR-beheerders met 64-bis gevorderde uitbreidbare koppelvlak (AXI) en 32-bis gevorderde hoë-prestasie bus (AHB) slawe-koppelvlakke na die veld programmeerbare koppelvlakke hek skikking (FPGA) stof. 'n AXI- of AHB-meesterkoppelvlak word benodig om die DDR-SDRAM-geheue te lees en te skryf wat gekoppel is aan die on-chip DDR-beheerders.
UG0644 Gebruikersgids Hersiening 5.0
2
DDR AXI Arbiter
3
Hardeware-implementering
3.1
Ontwerpbeskrywing
Die DDR AXI Arbiter bied 'n 64-bis AXI meester koppelvlak aan die DDR-SDRAM op-chip beheerders van
SmartFusion2-toestelle. Die DDR AXI Arbiter het vier leeskanale en twee skryfkanale na die
gebruikers logika. Die blok arbitreer tussen die vier leeskanale om toegang tot die AXI-lees te verskaf
kanaal op 'n rondomtalie manier. Solank die leeskanaal 1-meester se leesversoek hoog is, is die AXI
leeskanaal word daaraan toegewys. Leeskanaal 1 het 'n vaste uitsetdatawydte van 24-bis. Lees kanale 2, 3,
en 4 kan gekonfigureer word as 8-bis, 24-bis of 32-bis data-uitvoerwydte. Dit word gekies deur globale
konfigurasie parameter.
Die blok arbitreer ook tussen die twee skryfkanale om toegang tot die AXI-skryfkanaal op 'n ronde manier te verskaf. Beide die skryfkanale het gelyke prioriteit. Skryfkanaal 1 en 2 kan gekonfigureer word as 8-bis, 24-bis of 32-bis invoerdatawydte.
UG0644 Gebruikersgids Hersiening 5.0
3
DDR AXI Arbiter
Die volgende figuur toon die top-vlak pen-out diagram van die DDR AXI Arbiter. Figuur 2 · Topvlakblokdiagram van DDR AXI Arbiterblok
UG0644 Gebruikersgids Hersiening 5.0
4
DDR AXI Arbiter
Die volgende figuur toon die topvlak-blokdiagram van 'n stelsel met DDR AXI Arbiter-blok wat na die SmartFusion2-toestel oorgedra is. Figuur 3 · Stelselvlak-blokdiagram van DDR AXI Arbiter op die SmartFusion2-toestel
3.2
Insette en Uitsette
Die volgende tabel lys die invoer- en uitvoerpoorte van die DDR AXI Arbiter.
Tabel 1 · Invoer- en Uitsetpoorte van die DDR AXI Arbiter
Seinnaam RESET_N_I
Rigting Invoer
Breedte
SYS_CLOCK_I BUFF_READ_CLOCK_I
Inset Invoer
rd_req_1_i rd_ack_o
Insetuitset
rd_done_1_o begin_lees_addr_1_i
Uitset-insette
grepe_om_te_lees_1_i
Invoer
video_rdata_1_o
Uitset
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL1_AXI_BUFF_ AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH1):0]Beskrywing
Aktiewe lae asynchrone terugstelsein om te ontwerp
Stelsel klok
Skryf kanaal se interne buffer lees klok, moet dubbel die SYS_CLOCK_I frekwensie wees
Lees versoek van Meester 1
Arbiter erkenning om versoek van Meester 1 te lees
Lees voltooiing aan Meester 1
DDR-adres vanwaar lees begin moet word vir leeskanaal 1
Bytes wat vanaf leeskanaal 1 uitgelees moet word
Videodata-uitvoer vanaf leeskanaal 1
UG0644 Gebruikersgids Hersiening 5.0
5
DDR AXI Arbiter
Seinnaam rdata_valid_1_o rd_req_2_i rd_ack_2_o
rd_done_2_o begin_lees_addr_2_i
grepe_om_te_lees_2_i
video_rdata_2_o
rdata_valid_2_o rd_req_3_i rd_ack_3_o
rd_done_3_o begin_lees_addr_3_i
grepe_om_te_lees_3_i
video_rdata_3_o
rdata_valid_3_o rd_req_4_i rd_ack_4_o
rd_done_4_o begin_lees_addr_4_i
grepe_om_te_lees_4_i
video_rdata_4_o
rdata_valid_4_o wr_req_1_i wr_ack_1_o
wr_done_1_o begin_skryf_addr_1_i
grepe_om_te_skryf_1_i
video_wdata_1_i
wdata_valid_1_i wr_req_2_i
Rigting Uitset Inset Uitset
Uitset-insette
Invoer
Uitset
Uitset Invoer Uitset
Uitset-insette
Invoer
Uitset
Uitset Invoer Uitset
Uitset-insette
Invoer
Uitset
Uitset Invoer Uitset
Uitset-insette
Invoer
Invoer
Inset Invoer
Breedte
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL2_VIDEO_DATA_WIDTH1):0] [(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL_CHANNEL3_3.] _CHANNEL1_VIDEO_DATA_WIDTH0 ):3] [(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL1_AXI_BUFF_AWIDTH + 0) – 4 : 3] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH0):4] [(g_AXI_AWIDTH-1):0] [(g_AXI_AWIDTH-1):0] [(g_AXI_AWIDTH-1):3] [(g_AXI_AWIDTH-1):0] [(g_AXI_AWITH) + 1) ] [(g_WR_CHANNEL1_VIDEO_DATA_WIDTH0):XNUMX]
Beskrywing Lees data geldig vanaf lees kanaal 1 Lees versoek van Meester 2 Arbiter erkenning om versoek van Meester 2 te lees Lees voltooiing na Meester 2 DDR adres vanwaar lees begin moet word vir lees kanaal 2 Bytes om gelees te word vanaf lees kanaal 2 Video data uitvoer vanaf leeskanaal 2 Lees data geldig vanaf leeskanaal 2 Leesversoek van Meester 3 Arbiter erkenning om versoek van Meester 3 te lees Leesvoltooiing na Meester 3 DDR-adres vanwaar lees begin moet word vir leeskanaal 3 Bytes om uit lees gelees te word kanaal 3 Videodata-uitvoer vanaf leeskanaal 3 Lees data geldig vanaf leeskanaal 3 Leesversoek van Meester 4 Arbiter-erkenning om versoek van Meester 4 te lees Leesvoltooiing na Meester 4 DDR-adres vanwaar lees begin moet word vir leeskanaal 4 Bytes om te wees uitlees vanaf leeskanaal 4 Videodata-uitvoer vanaf leeskanaal 4 Lees data geldig vanaf leeskanaal 4 Skryfversoek van Meester 1 Arbiter-erkenning om versoek van Meester 1 te skryf Skryfvoltooiing na Meester 1 DDR-adres waarheen geskryf moet word vanaf skryfkanaal 1 Bytes wat vanaf skryfkanaal 1 geskryf moet word Videodata Invoer om kanaal 1 te skryf
Skryf data geldig om kanaal 1 te skryf Skryf versoek van Meester 1
UG0644 Gebruikersgids Hersiening 5.0
6
DDR AXI Arbiter
Sein Naam wr_ack_2_o
Rigting Uitset
wr_done_2_o begin_skryf_addr_2_i
Uitset-insette
grepe_om_te_skryf_2_i
Invoer
video_wdata_2_i
Invoer
wdata_valid_2_i AXI I/F seine Lees adreskanaal m_arid_o
Insetuitset
m_araddr_o
Uitset
m_arlen_o
Uitset
m_arsize_o m_arburst_o
Uitset Uitset
m_arlock_o
Uitset
m_arcache_o
Uitset
m_arprot_o
Uitset
Breedte
[(g_AXI_AWIDTH-1):0] [(g_WR_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_WR_CHANNEL2_VIDEO_DATA_WIDTH1):0]
Beskrywing Arbiter erkenning om versoek van Meester 2 Skryfvoltooiing na Meester 2 DDR-adres te skryf waarheen geskryf moet word vanaf skryfkanaal 2 Bytes om vanaf skryfkanaal 2 geskryf te word Videodata Invoer om kanaal 2 te skryf
Skryf data geldig om kanaal 2 te skryf
Lees adres ID. Identifikasie tag vir die leesadresgroep seine.
Lees adres. Verskaf die aanvanklike adres van 'n leesbarstransaksie. Slegs die beginadres van die sarsie word verskaf.
Barslengte. Verskaf die presiese aantal oordragte in 'n sarsie. Hierdie inligting bepaal die aantal data-oordragte wat met die adres geassosieer word
Burst grootte. Grootte van elke oordrag in die sarsie
Burst tipe. Tesame met die grootte-inligting, besonderhede hoe die adres vir elke oordrag binne die sarsie bereken word.
Vasgestel op 2'b01 à Inkrementele adres bars
Tipe slot. Verskaf bykomende inligting oor die atoomkenmerke van die oordrag.
Vasgestel op 2'b00 à Normale Toegang
Cache tipe. Verskaf bykomende inligting oor die kasbare kenmerke van die oordrag.
Vasgestel op 4'b0000 à Nie-kasbaar en nie-bufferbaar
Beskerming tipe. Verskaf beskermingseenheidinligting vir die transaksie.
Vasgestel op 3'b000 à Normale, veilige datatoegang
UG0644 Gebruikersgids Hersiening 5.0
7
DDR AXI Arbiter
Sein Naam m_arvalid_o
Rigting Uitset
Breedte
m_gereed_i
Invoer
Lees Data Channel
m_rid_i
Invoer
[3:0]m_rdata_i m_rresp_i
m_rlast_i m_rvalid_i
Inset Invoer
[(g_AXI_DWIDTH-1):0] [1:0]Inset Invoer
m_rgereed_o
Uitset
Skryf adreskanaal
m_awid_o
Uitset
m_awaddr_o
Uitset
[3:0] [(g_AXI_AWIDTH-1):0]UG0644 Gebruikersgids Hersiening 5.0
Beskrywing Lees adres geldig.
Wanneer HOOG, is die leesadres en beheerinligting geldig en bly hoog totdat die adreserkenningsein, m_arready, hoog is.
`1′ = Adres en kontrole inligting geldig
`0′ = Adres- en beheerinligting nie geldig nie. Lees adres gereed. Die slaaf is gereed om 'n adres en gepaardgaande beheerseine te aanvaar:
1 = slaaf gereed
0 = slaaf nie gereed nie.
Lees ID tag. ID tag van die leesdatagroep seine. Die m_rid-waarde word deur die Slaaf gegenereer en moet ooreenstem met die m_arid-waarde van die leestransaksie waarop dit reageer. Lees data. Lees reaksie.
Die status van die leesoordrag. Toelaatbare antwoorde is OKAY, EXOKAY, SLVERR en DECERR. Lees laaste.
Laaste oordrag in 'n leesbars. Lees geldig. Vereiste leesdata is beskikbaar en die leesoordrag kan voltooi word:
1 = leesdata beskikbaar
0 = leesdata nie beskikbaar nie. Lees gereed. Meester kan die gelese data en antwoordinligting aanvaar:
1= meester gereed
0 = meester nie gereed nie.
Skryf adres ID. Identifikasie tag vir die skryfadresgroep seine. Skryf adres. Verskaf die adres van die eerste oordrag in 'n skryfsarsietransaksie. Die gepaardgaande beheerseine word gebruik om die adresse van die oorblywende oordragte in die sarsie te bepaal.
8
DDR AXI Arbiter
Sein Naam m_awlen_o
Rigting Uitset
Breedte [3:0]
m_awsize_o
Uitset
[2:0]m_awburst_o
Uitset
[1:0]m_awlock_o
Uitset
[1:0]m_awcache_o
Uitset
[3:0]m_awprot_o
Uitset
[2:0]m_awvalid_o
Uitset
Beskrywing
Barslengte. Verskaf die presiese aantal oordragte in 'n sarsie. Hierdie inligting bepaal die aantal data-oordragte wat met die adres geassosieer word.
Burst grootte. Grootte van elke oordrag in die sarsie. Byte laan strobes dui presies aan watter grepe bane om by te werk.
Vasgestel op 3'b011 à 8 grepe per data-oordrag of 64-bis-oordrag
Burst tipe. Tesame met die grootte-inligting, besonderhede hoe die adres vir elke oordrag binne die sarsie bereken word.
Vasgestel op 2'b01 à Inkrementele adres bars
Tipe slot. Verskaf bykomende inligting oor die atoomkenmerke van die oordrag.
Vasgestel op 2'b00 à Normale Toegang
Cache tipe. Dui die bufferbare, kasbare, deurskryf-, terugskryf- en toewyseienskappe van die transaksie aan.
Vasgestel op 4'b0000 à Nie-kasbaar en nie-bufferbaar
Beskerming tipe. Dui die normale, bevoorregte of veilige beskermingsvlak van die transaksie aan en of die transaksie 'n datatoegang of 'n instruksietoegang is.
Vasgestel op 3'b000 à Normale, veilige datatoegang
Skryf adres geldig. Dui daardie geldige skryfadres en kontrole aan
inligting is beskikbaar:
1 = adres- en beheerinligting beskikbaar
0 = adres- en beheerinligting nie beskikbaar nie. Die adres- en beheerinligting bly stabiel totdat die adreserkenningsein, m_awready, HOOG gaan.
UG0644 Gebruikersgids Hersiening 5.0
9
DDR AXI Arbiter
Sein Naam m_awready_i
Rigting Invoer
Breedte
Skryf datakanaal
m_wid_o
Uitset
[3:0]m_wdata_o m_wstrb_o
Uitset Uitset
[(g_AXI_DWIDTH-1):0]AXI_DWDITH parameter[7:0]
m_wlast_o m_wvalid_o
Uitset Uitset
m_wready_i
Invoer
Skryf reaksiekanaalseine
m_bid_i
Invoer
[3:0]m_bresp_i m_bvalid_i
Invoer
[1:0]Invoer
m_bready_o
Uitset
Beskrywing Skryf adres gereed. Dui aan dat die slaaf gereed is om 'n adres en gepaardgaande beheerseine te aanvaar:
1 = slaaf gereed
0 = slaaf nie gereed nie.
Skryf ID tag. ID tag van die skryfdata-oordrag. Die m_wid-waarde moet ooreenstem met die m_awid-waarde van die skryftransaksie. Skryf data
Skryf strobes. Hierdie sein dui aan watter greepbane in die geheue opgedateer moet word. Daar is een skryfstrobe vir elke agt bisse van die skryfdatabus Skryf laaste. Laaste oordrag in 'n skryfsarsie. Skryf geldig. Geldige skryfdata en strobes is beskikbaar:
1 = skryfdata en strobe beskikbaar
0 = skryfdata en strobes nie beskikbaar nie. Skryf gereed. Slaaf kan die skryfdata aanvaar: 1 = slaaf gereed
0 = slaaf nie gereed nie.
Antwoord ID. Die identifikasie tag van die skryf-antwoord. Die m_bid-waarde moet ooreenstem met die m_awid-waarde van die skryftransaksie waarop die slaaf reageer. Skryf antwoord. Status van die skryftransaksie. Die toelaatbare antwoorde is OKAY, EXOKAY, SLVERR en DECERR. Skryf antwoord geldig. Geldige skryfantwoord is beskikbaar:
1 = skryf antwoord beskikbaar
0 = skryfantwoord nie beskikbaar nie. Reaksie gereed. Meester kan die antwoordinligting aanvaar.
1 = meester gereed
0 = meester nie gereed nie.
Die volgende figuur toon die interne blokdiagram van die DDR AXI-arbiter.
UG0644 Gebruikersgids Hersiening 5.0
10
DDR AXI Arbiter
Die volgende figuur toon die interne blokdiagram van die DDR AXI-arbiter. Figuur 4 · Interne Blokdiagram van die DDR AXI Arbiter
Elke leeskanaal word geaktiveer wanneer dit 'n hoë insetsein op die read_req_(x)_i-invoer kry. Toe dit
UG0644 Gebruikersgids Hersiening 5.0
11
DDR AXI Arbiter
Elke leeskanaal word geaktiveer wanneer dit 'n hoë insetsein op die read_req_(x)_i-invoer kry. Toe is dit samples die begin-AXI-adres en die grepe om insette te lees wat vanaf die eksterne meester ingevoer word. Die kanaal erken die eksterne meester deur read_ack_(x)_o te wissel. Die kanaal verwerk die insette en genereer die vereiste AXI-transaksies om die data vanaf DDR-SDRAM te lees. Die data wat in 64-bis AXI-formaat gelees word, word in interne buffer gestoor. Nadat die vereiste data uitgelees en in die interne buffer gestoor is, word die uitpakmodule geaktiveer. Die uitpakmodule pak elke 64-bis woord uit in die uitsetdatabislengte wat benodig word vir daardie spesifieke kanaal, bv.ample as die kanaal gekonfigureer is as 32-bis uitset data breedte, word elke 64-bis woord uitgestuur as twee 32-bis uitset data woorde. Vir kanaal 1 wat 'n 24-bis-kanaal is, pak die ontpakker elke 64-bis-woord uit in 24-bis-uitsetdata. Aangesien 64 nie 'n veelvoud van 24 is nie, kombineer die ontpakker vir leeskanaal 1 'n groep van drie 64-bis-woorde om agt 24-bis-datawoorde te genereer. Dit plaas 'n beperking op leeskanaal 1 dat die datagrepe wat deur die eksterne meester versoek word, deelbaar moet wees deur 8. Leeskanale 2, 3 en 4 kan gekonfigureer word as 8-bis, 24bis en 32-bis datawydte, wat is bepaal deur g_RD_CHANNEL(X) _VIDEO_DATA_WIDTH globale konfigurasie parameter. As hulle as 24-bis gekonfigureer is, sal die bogenoemde beperking ook op elkeen van hulle van toepassing wees. Maar as hulle as 8-bis of 32-bis gekonfigureer is, is daar nie so 'n beperking nie, aangesien 64 veelvoud van 32 en 8 is. In hierdie gevalle word elke 64-bis woord uitgepak in óf twee 32-bis datawoorde óf agt 8 -bit data woorde.
Leeskanaal 1 pak 64-bis-datawoorde wat uit DDR-SDRAM gelees is na 24-bis-uitsetdatawoorde in groepe van 48 64-bis woorde uit, dit wil sê wanneer 48 64-bis woorde in die interne buffer van leeskanaal 1 beskikbaar is, die un-packer begin hulle uitpak om 24-bis uitvoerdata te gee. As die gevraagde datagrepe om te lees minder as 48 64-bis woorde is, word die ontpakker eers geaktiveer nadat die volledige data uit die DDR-SDRAM gelees is. In die oorblywende drie leeskanale begin die uitpakker leesdata uitstuur eers nadat die volledige gevraagde aantal grepe uit die DDR-SDRAM gelees is.
Wanneer 'n leeskanaal gekonfigureer is vir 24-bis-uitsetwydte, moet die beginleesadres in lyn wees met 24-grepe-grens. Dit word vereis om te voldoen aan die beperking dat die ontpakker 'n groep van drie 64-bis-woorde uitpak om agt 24-bis-uitvoerwoorde te produseer.
Alle leeskanale genereer die gelees voltooide uitvoer na die eksterne meester nadat die versoekte grepe na die eksterne meester gestuur is.
In die geval van skryfkanale moet die eksterne meester die vereiste data in die spesifieke kanaal invoer. Die skryfkanaal neem die invoerdata en pak dit in 64-bis woorde en stoor dit in die interne berging. Nadat die vereiste data gestoor is, moet die eksterne meester die skryfversoek verskaf saam met die beginadres en grepe om te skryf. Op sampMet hierdie insette erken die skryfkanaal die eksterne meester. Hierna genereer die kanaal die AXI-skryftransaksies om die gestoorde data in DDR-SDRAM te skryf. Alle skryfkanale genereer die skryfklaar-uitset na die eksterne meester sodra die versoekte grepe in DDR-SDRAM geskryf is. Nadat 'n skryfversoek aan enige skryfkanaal gegee is, moet nuwe data nie in die skryfkanaal ingeskryf word nie, totdat die huidige transaksievoltooiing aangedui word deur die bewering van wr_done_(x)_o
Skryfkanale 1 en 2 kan gekonfigureer word as 8-bis, 24-bis en 32-bis data breedte, wat bepaal word deur g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH globale konfigurasie parameter. As hulle gekonfigureer is as 24bit, dan moet die grepe wat geskryf moet word veelvoud van ag wees aangesien die interne pakker agt 24-bis datawoorde pak om drie 64-bis datawoorde te genereer. Maar as hulle as 8-bis of 32-bis gekonfigureer is, is daar nie so 'n beperking nie.
Vir 'n 32-bis-kanaal moet minstens twee 32-bis-woorde gelees word. Vir 'n 8-bis kanaal moet minimum 8-bis woorde gelees word, want daar is geen opvulling wat deur die arbiter module verskaf word nie. In al die lees- en skryfkanale is die diepte van die interne buffers veelvoud van die horisontale skermwydte. Die interne bufferdiepte word soos volg bereken:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION* g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH * g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Waar, X = Kanaalnommer
Die interne buffer wydte word bepaal deur AXI data bus breedte dit is, konfigurasie parameter
UG0644 Gebruikersgids Hersiening 5.0
12
DDR AXI Arbiter
Die interne buffer wydte word bepaal deur AXI data bus breedte dit is, konfigurasie parameter g_AXI_DWIDTH.
Die AXI lees en skryf transaksies word uitgevoer volgens die ARM AMBA AXI spesifikasies. Die transaksiegrootte vir elke data-oordrag is vasgestel op 64-bis. Die blok genereer AXI-transaksies van vaste barslengte van 16 slae. Die blok kontroleer ook of enige enkele sarsie die AXI-adresgrens van 4 KByte oorsteek. As 'n enkele sarsie die 4 KByte-grens oorsteek, word die sarsie in 2 sarsies by die 4 KByte-grens verdeel.
3.3
Konfigurasie parameters
Die volgende tabel lys die konfigurasieparameters wat gebruik word in die hardeware-implementering van die DDR AXI Arbiter. Dit is generiese parameters en kan gevarieer word op grond van die toepassingsvereistes.
Tabel 2 · Konfigurasieparameters
Noem g_AXI_AWIDTH g_AXI_DWIDTH g_RD_CHANNEL1_AXI_BUFF_AWIDTH
g_RD_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL3_AXI_BUFF_AWIDTH
g_RD_CHANNEL4_AXI_BUFF_AWIDTH
g_WR_CHANNEL1_AXI_BUFF_AWIDTH
g_WR_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL1_HORIZONTAL_RESOLUTION g_RD_CHANNEL2_HORIZONTAL_RESOLUTION g_RD_CHANNEL3_HORIZONTAL_RESOLUTION g_RD_CHANNEL4_HORIZONTAL_RESOLUTION g_WR_CHANNEL1_HORIZONTAL_RESOLUTION_WORIZONTAL_RESOLUTION g_WR_CHANNEL_WRIZONTAL_RESOLUTION_WRIZONTAL_RESOLUTION VIDEO_DATA_WIDTH g_RD_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL1_VIDEO_DATA_WIDTH g_RD_CHANNEL2_VIDEO_DATA_WIDTH g_WR_CHANNEL3_VIDEO_DATA_WIDTH g_WR_CHANNEL4_VIDEO_CHANNEL_DATA_BUFFEL1_VIDEO_DATA_STORAGE
Beskrywing
AXI adres bus breedte
AXI data bus breedte
Adres bus breedte vir die lees Channel 1 interne buffer, wat die AXI lees data stoor.
Adres bus breedte vir die lees Channel 2 interne buffer, wat die AXI lees data stoor.
Adres bus breedte vir die lees Channel 3 interne buffer, wat die AXI lees data stoor.
Adres bus breedte vir die lees Channel 4 interne buffer, wat die AXI lees data stoor.
Adresbuswydte vir die skryfkanaal 1 interne buffer, wat die AXI-skryfdata stoor.
Adresbuswydte vir die skryfkanaal 2 interne buffer, wat die AXI-skryfdata stoor.
Video vertoon horisontale resolusie vir lees Kanaal 1
Video vertoon horisontale resolusie vir lees Kanaal 2
Video vertoon horisontale resolusie vir lees Kanaal 3
Video vertoon horisontale resolusie vir lees Kanaal 4
Video vertoon horisontale resolusie vir skryfkanaal 1
Video vertoon horisontale resolusie vir skryfkanaal 2
Lees kanaal 1 video-uitset-biswydte
Lees kanaal 2 video-uitset-biswydte
Lees kanaal 3 video-uitset-biswydte
Lees kanaal 4 video-uitset-biswydte
Skryf Kanaal 1 video Invoer bis breedte.
Skryf Kanaal 2 video Invoer bis breedte.
Diepte van die interne buffer vir leeskanaal 1 in terme van aantal vertoon horisontale lyne. Die diepte van die buffer is g_RD_CHANNEL1_HORIZONTAL_RESOLUTION * g_RD_CHANNEL1_VIDEO_DATA_WIDTH * g_RD_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
UG0644 Gebruikersgids Hersiening 5.0
13
DDR AXI Arbiter
3.4
Noem g_RD_CHANNEL2_BUFFER_LINE_STORAGE g_RD_CHANNEL3_BUFFER_LINE_STORAGE g_RD_CHANNEL4_BUFFER_LINE_STORAGE g_WR_CHANNEL1_BUFFER_LINE_STORAGE g_WR_CHANNEL2_BUFFER_LINE_STORAGE
Beskrywing
Diepte van die interne buffer vir leeskanaal 2 in terme van aantal vertoon horisontale lyne. Die diepte van die buffer is g_RD_CHANNEL2_HORIZONTAL_RESOLUTION * g_RD_CHANNEL2_VIDEO_DATA_WIDTH * g_RD_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Diepte van die interne buffer vir leeskanaal 3 in terme van aantal vertoon horisontale lyne. Die diepte van die buffer is g_RD_CHANNEL3_HORIZONTAL_RESOLUTION * g_RD_CHANNEL3_VIDEO_DATA_WIDTH * g_RD_CHANNEL3_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Diepte van die interne buffer vir leeskanaal 4 in terme van aantal vertoon horisontale lyne. Die diepte van die buffer is g_RD_CHANNEL4_HORIZONTAL_RESOLUTION * g_RD_CHANNEL4_VIDEO_DATA_WIDTH * g_RD_CHANNEL4_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Diepte van die interne buffer vir skryfkanaal 1 in terme van aantal vertoon horisontale lyne. Die diepte van die buffer is g_WR_CHANNEL1_HORIZONTAL_RESOLUTION * g_WR_CHANNEL1_VIDEO_DATA_WIDTH * g_WR_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Diepte van die interne buffer vir skryfkanaal 2 in terme van aantal vertoon horisontale lyne. Die diepte van die buffer is g_WR_CHANNEL2_HORIZONTAL_RESOLUTION * g_WR_CHANNEL2_VIDEO_DATA_WIDTH * g_WR_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Tydsberekening Diagramme
Die volgende figuur toon die verbinding van die lees- en skryfversoekinsette, begingeheue-adres, grepe om insette van eksterne meester te lees of te skryf, lees- of skryferkenning, en lees- of skryfvoltooiingsuitsette gegee deur arbiter.
Figuur 5 · Tydsberekeningdiagram vir seine wat gebruik word om deur AXI-koppelvlak te skryf/lees
UG0644 Gebruikersgids Hersiening 5.0
14
DDR AXI Arbiter
Die volgende figuur toon die verband tussen die skryfdata-invoer vanaf die eksterne meester saam met die data-invoer wat vir beide skryfkanale geldig is. Figuur 6 · Tydsberekeningdiagram vir skryf in interne berging
Die volgende figuur toon die verband tussen die leesdata-uitset na die eksterne meester tesame met die data-uitvoer wat geldig is vir alle leeskanale 2, 3 en 4. Figuur 7 · Tyddiagram vir data ontvang deur DDR AXI Arbiter vir leeskanale 2, 3 ,en 4
Die volgende figuur toon die verband tussen die leesdata-uitset vir die leeskanaal 1 wanneer g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION groter as 128 is (in hierdie geval = 256). Figuur 8 · Tyddiagram vir data ontvang deur DDR AXI Arbiter Lees Kanaal 1 (meer as 128 grepe)
UG0644 Gebruikersgids Hersiening 5.0
15
DDR AXI Arbiter
Die volgende figuur toon die verband tussen die leesdata-uitset vir die leeskanaal 1 wanneer g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION minder as of gelyk aan 128 is (in hierdie geval = 64). Figuur 9 · Tyddiagram vir data ontvang deur DDR AXI Arbiter Lees Kanaal 1 (minder as of gelyk aan 128 grepe)
3.5
Toetsbank
'n Toetsbank word verskaf om die funksionaliteit van die DDR Arbiter-kern na te gaan. Die volgende tabel lys die parameters wat volgens die toepassing gekonfigureer kan word.
Tabel 3 · Toetsbank-konfigurasieparameters
Noem IMAGE_1_FILE_NAME IMAGE_2_FILE_NAME g_DATA_WIDTH WIDTH HOOGTE
Beskrywing Invoer file naam vir beeld wat geskryf moet word deur skryfkanaal 1 Invoer file naam vir beeld wat geskryf moet word deur skryfkanaal 2 Videodatawydte van die lees- of skryfkanaal Horisontale resolusie van die beeld wat deur die skryf- en leeskanale geskryf en gelees moet word Vertikale resolusie van die beeld wat geskryf en gelees moet word deur die skryf en lees kanale
UG0644 Gebruikersgids Hersiening 5.0
16
DDR AXI Arbiter
Die volgende stappe beskryf hoe toetsbank gebruik word om die kern deur Libero SoC te simuleer. 1. In die Ontwerpvloei-venster, regskliek Skep SmartDesign en klik Run om 'n SmartDesign te skep.
Figuur 10 · Skep SmartDesign
2. Tik die naam van die nuwe ontwerp as video_dma in die Create New SmartDesign dialoogkassie en klik OK. 'n SmartDesign word geskep, en 'n skilderdoek word regs van die Ontwerpvloei-paneel vertoon.
Figuur 11 · Benoeming van SmartDesign
3. In die Katalogus-venster, brei Solutions-Video uit en sleep-en-los SF2 DDR Memory Arbiter in die SmartDesign-doek.
UG0644 Gebruikersgids Hersiening 5.0
17
DDR AXI Arbiter
Figuur 12 · DDR Memory Arbiter in Libero SoC Catalog
Die DDR Memory Arbiter Core word vertoon, soos in die volgende figuur getoon. Dubbelklik op die kern om die arbiter te konfigureer indien nodig.
UG0644 Gebruikersgids Hersiening 5.0
18
DDR AXI Arbiter
Figuur 13 · DDR Memory Arbiter Core in SmartDesign Canvas
4. Kies al die poorte van die kern en regskliek en klik dan Bevorder na Topvlak, soos getoon in die
UG0644 Gebruikersgids Hersiening 5.0
19
DDR AXI Arbiter
4. Kies al die poorte van die kern en regskliek en klik dan Bevorder na Topvlak, soos in die volgende figuur getoon. Figuur 14 · Bevorder tot Topvlak Opsie
Maak seker dat u alle poorte na die boonste vlak bevorder voordat u op die genereer komponent-ikoon in die nutsbalk klik.
5. Klik die Generate Component-ikoon in die SmartDesign-nutsbalk, soos in die volgende figuur getoon.
UG0644 Gebruikersgids Hersiening 5.0
20
DDR AXI Arbiter
5. Klik die Generate Component-ikoon in die SmartDesign-nutsbalk, soos in die volgende figuur getoon. Die SmartDesign-komponent word gegenereer. Figuur 15 · Genereer komponent
6. Navigeer na View > Windows > Files. Die Filese dialoogkassie word vertoon. 7. Regskliek op die simulasielêergids en klik Importeer Files, soos in die volgende figuur getoon.
Figuur 16 · Invoer File
8. Om die beeldstimulus in te voer file, navigeer en voer een van die volgende in files en klik Open.
UG0644 Gebruikersgids Hersiening 5.0
21
DDR AXI Arbiter
8. Om die beeldstimulus in te voer file, navigeer en voer een van die volgende in files en klik Open. a. A sample RGB_in.txt file word voorsien van die toetsbank op die volgende pad:
..Project_namecomponentMicrosemiSolutionCore ddr_memory_arbiter 2.0.0Stimulus
Om die sample toetsbank-invoerbeeld, blaai na die sampdie toetsbank-invoerbeeld file, en klik Open, soos in die volgende figuur getoon. Figuur 17 · Invoerbeeld File Keuring
b. Om 'n ander prent in te voer, blaai na die vouer wat die verlangde prent bevat file, en klik Open. Die ingevoerde beeldstimulus file word onder simulasiegids gelys, soos in die volgende figuur getoon. Figuur 18 · Invoerbeeld File in Simulasiegids
9. Voer die ddr BFM in files. Twee files wat gelykstaande is aan
UG0644 Gebruikersgids Hersiening 5.0
en
22
DDR AXI Arbiter
9. Voer die ddr BFM in files. Twee files wat ekwivalent van DDR BFM is — ddr3.v en ddr3_parameters.v word voorsien van die toetsbank by die volgende pad: ..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus. Regskliek op die stimulusgids en kies Invoer Filese opsie, en kies dan die bogenoemde BFM files. Die ingevoerde DDR BFM files word onder stimulus gelys, soos in die volgende figuur getoon. Figuur 19 · Ingevoer File
10. Navigeer na File > Invoer > Ander. Die invoer Filese dialoogkassie word vertoon. Figuur 20 · Invoer toetsbank File
11. Voer die toetsbank en MSS-komponent in files (top_tb.cxf, mss_top_sb_MSS.cxf, mss_top.cxf, en mss
..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus
UG0644 Gebruikersgids Hersiening 5.0
23
11.
DDR AXI Arbiter
Figuur 21 · Voer toetsbank en MSS-komponent in Files
Figuur 22 · top_tb Geskep
UG0644 Gebruikersgids Hersiening 5.0
24
DDR AXI Arbiter
3.5.1
Simuleer MSS SmartDesign
Die volgende instruksies beskryf hoe om MSS SmartDesign te simuleer:
1. Klik die Ontwerphiërargie-oortjie en kies Komponent uit die wys-aftreklys. Die ingevoerde MSS SmartDesign word vertoon.
2. Regskliek mss_top onder Werk en klik Open Component, soos in die volgende figuur getoon. Die mss_top_sb_0 komponent word vertoon.
Figuur 23 · Maak komponent oop
3. Regskliek op die mss_top_sb_0 komponent en klik Configure, soos getoon in die volgende figuur.
UG0644 Gebruikersgids Hersiening 5.0
25
DDR AXI Arbiter
3. Regskliek op die mss_top_sb_0 komponent en klik Configure, soos getoon in die volgende figuur. Figuur 24 · Stel komponent in
Die MSS-konfigurasie-venster word vertoon, soos in die volgende figuur getoon. Figuur 25 · MSS-konfigurasievenster
4. Klik Volgende deur al die konfigurasie-oortjies, soos in die volgende prent getoon.
UG0644 Gebruikersgids Hersiening 5.0
26
DDR AXI Arbiter
4. Klik Volgende deur al die konfigurasie-oortjies, soos in die volgende prent getoon. Figuur 26 · Konfigurasie-oortjies
Die MSS word gekonfigureer nadat Onderbrekings-oortjie gekonfigureer is. Die volgende figuur toon die vordering van MSS-konfigurasie. Figuur 27 · MSS-konfigurasievenster na konfigurasie
5. Klik Volgende nadat die konfigurasie voltooi is. Die Memory Map-venster word vertoon, soos in die volgende figuur getoon.
Figuur 28 · Geheuekaart
6. Klik Voltooi.
7. Klik Generate Component van die SmartDesign-nutsbalk om die MSS te genereer, soos getoon in die
UG0644 Gebruikersgids Hersiening 5.0
27
DDR AXI Arbiter
7. Klik Genereer komponent vanaf die SmartDesign-nutsbalk om die MSS te genereer, soos in die volgende figuur getoon. Figuur 29 · Genereer komponent
8. In die Ontwerphiërargie-venster, regskliek mss_top onder Werk en klik Stel as wortel, soos in die volgende figuur getoon. Figuur 30 · Stel MSS as wortel
9. Brei Verifieer vooraf gesintetiseerde ontwerp uit in die Ontwerpvloei-venster onder Skep ontwerp, regskliek
UG0644 Gebruikersgids Hersiening 5.0
28
DDR AXI Arbiter
9. Brei Verifieer vooraf gesintetiseerde ontwerp uit in die Ontwerpvloei-venster onder Skep ontwerp, klik met die rechtermuisknop Simuleer en klik Open Interaktief. Dit simuleer die MSS. Figuur 31 · Simuleer die vooraf gesintetiseerde ontwerp
10. Klik Nee as 'n waarskuwingsboodskap vertoon word om Testbench-stimulus met MSS te assosieer. 11. Maak die Modelsim-venster toe nadat die simulasie voltooi is.
Figuur 32 · Simulasievenster
UG0644 Gebruikersgids Hersiening 5.0
29
DDR AXI Arbiter
3.5.2
Simulerende toetsbank
Die volgende instruksies beskryf hoe om toetsbank te simuleer:
1. Kies die top_tb SmartDesign-toetsbank en klik Genereer komponent vanaf die SmartDesign-nutsbalk om die toetsbank te genereer, soos in die volgende figuur getoon.
Figuur 33 · Generering van 'n komponent
2. In die Stimulus Hiërargie-venster, regskliek top_tb (top_tb.v) toetsbank file en klik Stel as aktiewe stimulus. Die stimulus word vir die top_tb-toetsbank geaktiveer file.
3. In die Stimulus Hierarchy-venster, regskliek top_tb (
UG0644 Gebruikersgids Hersiening 5.0
) toetsbank file en klik Open
30
DDR AXI Arbiter
3. In die Stimulus Hiërargie-venster, regskliek top_tb (top_tb.v) toetsbank file en klik Open Interactively from Simulate Pre-Synth Design. Dit simuleer die kern vir een raam. Figuur 34 · Simulering van voor-sintese-ontwerp
4. As die simulasie onderbreek word as gevolg van die looptydlimiet in die DO file, gebruik die run -all opdrag om die simulasie te voltooi. Nadat die simulasie voltooi is, navigeer na View > Files > simulasie na view die uitsetbeeld van die toetsbank file in die simulasie-lêergids.
Die uitvoer van die simulasie, die teksekwivalent van een raam van die prent, word in die Read_out_rd_ch(x).txt-teks gestoor file afhangende van die leeskanaal wat gebruik word. Dit kan in 'n prent omgeskakel word en met die oorspronklike prent vergelyk word.
3.6
Hulpbronbenutting
Die DDR Arbiter-blok is geïmplementeer op 'n M2S150T SmartFusion®2 System-on-Chip (SoC) FPGA in die
FC1152-pakket) en PolarFire FPGA (MPF300TS_ES – 1FCG1152E-pakket).
Tabel 4 · Hulpbronbenutting vir DDR AXI Arbiter
Hulpbron DFF's 4-invoer LUT's MACC RAM1Kx18
Gebruik 2992 4493 0 20
(Vir:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION = 1280
g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_WR_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_AXI_DWIDTH = 64
g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH = 24
RAM 64x18
g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH = 32) 0
UG0644 Gebruikersgids Hersiening 5.0
31
DDR AXI Arbiter
Microsemi Corporate Headquarters One Enterprise, Aliso Viejo, CA 92656 VSA Binne die VSA: +1 800-713-4113 Buite die VSA: +1 949-380-6100 Faks: +1 949-215-4996 E-pos: sales.support@microsemi.com www.microsemi.com
© 2018 Microsemi Corporation. Alle regte voorbehou. Microsemi en die Microsemi-logo is handelsmerke van Microsemi Corporation. Alle ander handelsmerke en diensmerke is die eiendom van hul onderskeie eienaars.
Microsemi gee geen waarborg, voorstelling of waarborg aangaande die inligting hierin vervat of die geskiktheid van sy produkte en dienste vir enige spesifieke doel nie, en Microsemi aanvaar ook geen aanspreeklikheid hoegenaamd wat voortspruit uit die toepassing of gebruik van enige produk of stroombaan nie. Die produkte wat hieronder verkoop word en enige ander produkte wat deur Microsemi verkoop word, is onderhewig aan beperkte toetsing en moet nie saam met missiekritieke toerusting of toepassings gebruik word nie. Enige prestasiespesifikasies word geglo betroubaar te wees, maar word nie geverifieer nie, en Koper moet alle prestasie- en ander toetse van die produkte uitvoer en voltooi, alleen en saam met, of geïnstalleer in, enige eindprodukte. Koper sal nie staatmaak op enige data en prestasiespesifikasies of parameters wat deur Microsemi verskaf word nie. Dit is die Koper se verantwoordelikheid om onafhanklik die geskiktheid van enige produkte te bepaal en om dieselfde te toets en te verifieer. Die inligting wat hieronder deur Microsemi verskaf word, word verskaf "soos dit is, waar is" en met alle foute, en die hele risiko verbonde aan sodanige inligting is geheel en al by die Koper. Microsemi verleen nie, uitdruklik of implisiet, aan enige party enige patentregte, lisensies of enige ander IP-regte nie, hetsy met betrekking tot sodanige inligting self of enigiets wat deur sodanige inligting beskryf word. Inligting wat in hierdie dokument verskaf word, is die eiendom van Microsemi, en Microsemi behou die reg voor om enige veranderinge aan die inligting in hierdie dokument of aan enige produkte en dienste te eniger tyd sonder kennisgewing aan te bring.
Microsemi Corporation (Nasdaq: MSCC) bied 'n omvattende portefeulje van halfgeleier- en stelseloplossings vir lugvaart en verdediging, kommunikasie, datasentrum en industriële markte. Produkte sluit in hoëwerkverrigting en straling-geharde analoog gemengde-sein geïntegreerde stroombane, FPGA's, SoC's en ASIC's; kragbestuurprodukte; tydsberekening en sinchronisasie toestelle en presiese tyd oplossings, stel die wêreld se standaard vir tyd; stemverwerkingstoestelle; RF oplossings; diskrete komponente; onderneming berging en kommunikasie oplossings; sekuriteit tegnologieë en skaalbare anti-tamper produkte; Ethernet-oplossings; Power-over-Ethernet IC's en midspans; sowel as persoonlike ontwerp vermoëns en dienste. Microsemi het sy hoofkwartier in Aliso Viejo, Kalifornië, en het ongeveer 4,800 XNUMX werknemers wêreldwyd. Kom meer te wete by www.microsemi.com.
50200644
UG0644 Gebruikersgids Hersiening 5.0
32
Dokumente / Hulpbronne
 |
Mikroskyfie UG0644 DDR AXI Arbiter [pdf] Gebruikersgids UG0644 DDR AXI Arbiter, UG0644, DDR AXI Arbiter, AXI Arbiter |
