F Tile Serial Lite IV Intel FPGA IP User Guide

Enhavo kaŝi

F Tile Seria Lite IV Intel FPGA IP

F-Tile Serial Lite IV Intel® FPGA IP User Guide
Ĝisdatigita por Intel® Quartus® Prime Design Suite: 22.1 IP-Versio: 5.0.0

Enreta Versio Sendu Reago

UG-20324

ID: 683074 Versio: 2022.04.28

Enhavo
Enhavo
1. Pri la F-Tile Serial Lite IV Intel® FPGA IP Uzanta Gvidilo……………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview……………………………………………………………………. 6 2.1. Eldonaj Informoj……………………………………………………………………………………………..7 2.2. Subtenataj Trajtoj…………………………………………………………………………………………….. 7 2.3. Subtena Nivelo de IP-Versio……………………………………………………………………………………..8 2.4. Subteno pri Grada Rapida Aparato………………………………………………………………………………..8 2.5. Uzado kaj Latenteco de Rimedoj………………………………………………………………………9 2.6. Bendolarĝa Efikeco……………………………………………………………………………………………. 9
3. Komencante………………………………………………………………………………………………………………………. 11 3.1. Instalado kaj Licencado de Intel FPGA IP Kernoj…………………………………………………… 11 3.1.1. Intel FPGA IP-Taksada Reĝimo……………………………………………………………………. 11 3.2. Specifante la IP-Parametrojn kaj Opciojn…………………………………………………… 14 3.3. Generita File Strukturo…………………………………………………………………………………………… 14 3.4. Simulado de Intel FPGA IP Kernoj……………………………………………………………………………… 16 3.4.1. Simulado kaj Kontrolado de la Dezajno………………………………………………………….. 17 3.5. Sintezado de IP-kernoj en Aliaj EDA-Iloj…………………………………………………………………. 17 3.6. Kompilado de la Plena Dezajno………………………………………………………………………………..18
4. Funkcia Priskribo……………………………………………………………………………………………….. 19 4.1. TX-datumvojo…………………………………………………………………………………………………………..20 4.1.1. TX MAC-Adaptilo……………………………………………………………………………….. 21 4.1.2. Kontrola Vorto (CW) Enmeto………………………………………………………………… 23 4.1.3. TX CRC…………………………………………………………………………………………………28 4.1.4. TX MII-kodilo………………………………………………………………………………………………….29 4.1.5. TX PCS kaj PMA……………………………………………………………………………………………….. 30 4.2. RX-datumvojo……………………………………………………………………………………………………………. 30 4.2.1. RX PCS kaj PMA…………………………………………………………………………………………….. 31 4.2.2. Malĉifrilo RX MII………………………………………………………………………… 31 4.2.3. RX CRC……………………………………………………………………………………………….. 31 4.2.4. RX Deskew…………………………………………………………………………………………….32 4.2.5. RX CW Forigo…………………………………………………………………………………………………35 4.3. F-Tile Serial Lite IV Intel FPGA IP Clock Architecture……………………………………………………. 36 4.4. Restarigi kaj Ligi Iniciatigon……………………………………………………………………………………..37 4.4.1. TX-Restarigi kaj Inicialiga Sekvenco……………………………………………………………. 38 4.4.2. RX-Restarigi kaj Inicialiga Sekvenco…………………………………………………………. 39 4.5. Kalkulo de Efikeco de Ligo-Indico kaj Bandlarĝa…………………………………………….. 40
5. Parametroj………………………………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP-Interfaco Signaloj………………………………………………………….. 44 6.1. Horloĝaj Signaloj…………………………………………………………………………………………………………….44 6.2. Restarigi Signalojn………………………………………………………………………………………………………… 44 6.3. MAC Signaloj………………………………………………………………………………………………….. 45 6.4. Rekonfiguraciaj Signaloj de Transricevilo…………………………………………………………… 48 6.5. PMA Signaloj…………………………………………………………………………………………………………….. 49

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 2

Sendu Rimarkojn

Enhavo
7. Projektado kun F-Tile Serial Lite IV Intel FPGA IP………………………………………………… 51 7.1. Restarigi Gvidliniojn…………………………………………………………………………………….. 51 7.2. Gvidlinioj pri Eraro Pritraktanta …………………………………………………………………………..51
8. Arkivoj de F-Tile Serial Lite IV Intel FPGA IP Uzanto-Gvidisto…………………………………………. 52 9. Dokumenta Revizia Historio por la F-Tile Serial Lite IV Intel FPGA IP Uzantgvidilo………53

Sendu Rimarkojn

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 3

683074 | 2022.04.28 Sendu komentojn

1. Pri la F-Tile Serial Lite IV Intel® FPGA IP User Guide

Ĉi tiu dokumento priskribas IP-funkciojn, arkitekturpriskribon, paŝojn por generi, kaj gvidliniojn por desegni la F-Tile Serial Lite IV Intel® FPGA IP uzante la F-kahelajn transricevilojn en Intel AgilexTM-aparatoj.

Intencita Publiko

Ĉi tiu dokumento estas destinita por la sekvaj uzantoj:
· Dezajni arkitektojn por fari IP-elekton dum la sistem-nivela projektplanadfazo
· Aparataj dizajnistoj kiam ili integras la IP en sian sistem-nivelan dezajnon
· Validaj inĝenieroj dum la sistem-nivelaj simulado kaj aparatara validumadfazoj

Rilataj Dokumentoj

La sekva tabelo listigas aliajn referencdokumentojn kiuj rilatas al la F-Tile Serial Lite IV Intel FPGA IP.

Tabelo 1.

Rilataj Dokumentoj

Referenco

F-Tile Serial Lite IV Intel FPGA IP Design Example Uzantgvidilo

Datumfolio de Intel Agilex Aparato

Priskribo
Ĉi tiu dokumento disponigas generacion, uzgvidliniojn kaj funkcian priskribon de la F-Tile Serial Lite IV Intel FPGA IP-dezajno eksamples en Intel Agilex-aparatoj.
Ĉi tiu dokumento priskribas la elektrajn karakterizaĵojn, ŝanĝajn karakterizaĵojn, agordajn specifojn kaj tempigon por Intel Agilex-aparatoj.

Tabelo 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Akronimoj kaj Listo de Akronimoj
Akronimo

Vastiĝo Kontrolo Vorto Reed-Solomon Antaŭen Eraro Korekto Fizika Meza Aldonaĵo Transsendilo Ricevilo Pulso-Amplititudo Modulado 4-Nivelo Ne-reveno-nul

daŭrigis…

Intel Corporation. Ĉiuj rajtoj rezervitaj. Intel, la Intel-emblemo kaj aliaj Intel-markoj estas varmarkoj de Intel Corporation aŭ ĝiaj filioj. Intel garantias agadon de siaj FPGA kaj duonkonduktaĵoj laŭ nunaj specifoj konforme al la norma garantio de Intel, sed rezervas la rajton fari ŝanĝojn al ajnaj produktoj kaj servoj iam ajn sen avizo. Intel supozas neniun respondecon aŭ respondecon de la apliko aŭ uzo de ajna informo, produkto aŭ servo priskribita ĉi tie krom kiel eksplicite konsentite skribe de Intel. Intel-klientoj estas konsilitaj akiri la lastan version de aparato-specifoj antaŭ ol fidi je ajnaj publikigitaj informoj kaj antaŭ ol fari mendojn por produktoj aŭ servoj. *Aliaj nomoj kaj markoj povas esti postulataj kiel posedaĵo de aliaj.

ISO 9001:2015 Registrita

1. Pri la F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 683074 | 2022.04.28

PCS MII XGMII

Akronimo

Ekspansio Fizika Kodigo Subtavolo Media Sendependa Interfaco 10 Gigabit Media Sendependa Interfaco

Sendu Rimarkojn

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 5

683074 | 2022.04.28 Sendu komentojn

2. F-Tile Serial Lite IV Intel FPGA IP Overview

Figuro 1.

F-Tile Serial Lite IV Intel FPGA IP taŭgas por alta bendolarĝa datumkomunikado por blato-al-blato, tabulo-al-tabulo, kaj backplane aplikoj.

La F-Tile Serial Lite IV Intel FPGA IP enhavas amaskomunikilan alirkontrolon (MAC), fizikan kodan subtavolon (PCS), kaj fizikajn amaskomunikilajn alligitajn (PMA) blokojn. La IP subtenas datumtransigajn rapidojn de ĝis 56 Gbps per leno kun maksimumo de kvar PAM4-lenoj aŭ 28 Gbps per leno kun maksimumo de 16 NRZ-lenoj. Ĉi tiu IP ofertas altan larĝan bandon, malaltajn suprajn kadrojn, malaltan I/O-nombradon, kaj subtenas altan skaleblon en ambaŭ nombroj da lenoj kaj rapideco. Ĉi tiu IP ankaŭ estas facile reagordebla kun subteno de larĝa gamo de datumkurzoj kun Ethernet PCS-reĝimo de la F-kahela transceptoro.

Ĉi tiu IP subtenas du transdonreĝimojn:
· Baza reĝimo-Ĉi tio estas pura fluanta reĝimo kie datumoj estas senditaj sen la komenco de pako, malplena ciklo kaj fino de pako por pliigi bendolarĝon. La IP prenas la unuajn validajn datumojn kiel komencon de eksplodo.
· Plena reĝimo-Ĉi tio estas paka transiga reĝimo. En ĉi tiu reĝimo, la IP sendas eksplodon kaj sinkronigan ciklon ĉe la komenco kaj fino de pako kiel limigilojn.

F-Tile Seria Lite IV Altnivela Blokdiagramo

Avalon Streaming Interface TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64 * n lenoj bitoj (NRZ-reĝimo)/ 2 * n lenoj bitoj (PAM4-reĝimo)

TX MAC

Adaptilo INSERT

MII KODO

Propraj PCS

TX PCS

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

n Lenoj Bitoj (PAM4-reĝimo)/ n Lenoj Bitoj (NRZ-reĝimo)
TX Seria Interfaco

Avalon Streaming Interface RX
64 * n lenoj bitoj (NRZ-reĝimo)/ 2 * n lenoj bitoj (PAM4-reĝimo)

RX PCS

CW RMV

DESKEW

MII

& ALIGNI DEKODO

RX MII

EMIB

DECODE BLOCK SYNC & FEC DESCRAMBLER

RX PMA

CSR

2n Lanes Bits (PAM4-reĝimo)/n Lanes Bits (NRZ-reĝimo) RX Seria Interfaco
Avalon Memory-Mapped Interface Register Config

Legendo

Mola logiko

Malfacila logiko

ISO 9001:2015 Registrita

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Vi povas generi F-Tile Serial Lite IV Intel FPGA IP-dezajno ekzamples por lerni pli pri la IP-funkcioj. Vidu al F-Tile Serial Lite IV Intel FPGA IP Design Example Uzantgvidilo.
Rilata Informo · Funkcia Priskribo sur paĝo 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example Uzantgvidilo

2.1. Liberigi Informojn

Intel FPGA IP-versioj kongruas kun la versioj de la programaro Intel Quartus® Prime Design Suite ĝis v19.1. Komencante en la programaro versio 19.2 de Intel Quartus Prime Design Suite, Intel FPGA IP havas novan version-skemon.

La Intel FPGA IP-versio (XYZ) nombro povas ŝanĝiĝi kun ĉiu Intel Quartus Prime programara versio. Ŝanĝo en:

· X indikas gravan revizion de la IP. Se vi ĝisdatigas la programaron Intel Quartus Prime, vi devas regeneri la IP.
· Y indikas, ke la IP inkluzivas novajn funkciojn. Regeneru vian IP por inkluzivi ĉi tiujn novajn funkciojn.
· Z indikas, ke la IP inkluzivas malgrandajn ŝanĝojn. Regeneru vian IP por inkluzivi ĉi tiujn ŝanĝojn.

Tabelo 3.

F-Tile Serial Lite IV Intel FPGA IP-Eldona Informoj

Item IP-Versio Intel Quartus Prime Version Eldondato Mendkodo

5.0.0 22.1 2022.04.28 IP-SLITE4F

Priskribo

2.2. Subtenataj Trajtoj
La sekva tabelo listigas la funkciojn disponeblajn en F-Tile Serial Lite IV Intel FPGA IP:

Sendu Rimarkojn

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Tabelo 4.

F-Tile Serial Lite IV Intel FPGA IP Trajtoj

Karakterizaĵo

Priskribo

Transdono de datumoj

· Por PAM4-reĝimo:
— FHT subtenas nur 56.1, 58, kaj 116 Gbps per leno kun maksimumo de 4 lenoj.
— FGT subtenas ĝis 58 Gbps per leno kun maksimumo de 12 lenoj.
Rigardu al Tabelo 18 sur paĝo 42 por pliaj detaloj pri la subtenataj transricevilaj datumkurzoj por PAM4-reĝimo.
· Por NRZ-reĝimo:
— FHT subtenas nur 28.05 kaj 58 Gbps per leno kun maksimumo de 4 lenoj.
— FGT subtenas ĝis 28.05 Gbps per leno kun maksimume 16 lenoj.
Rigardu al Tabelo 18 sur paĝo 42 por pliaj detaloj pri la subtenataj transricevilaj datumkurzoj por NRZ-reĝimo.
· Subtenas kontinuan fluadon (Baza) aŭ pakaĵeto (Plena) reĝimoj.
· Subtenas malaltajn suprajn kadrajn pakaĵojn.
· Subtenas bajtan granularecan translokigon por ĉiu kreva grandeco.
· Subtenas uzanto-iniciatitan aŭ aŭtomatan lenan vicigon.
· Subtenas programeblan vicigperiodon.

PCS

· Uzas malmolan IP-logikon, kiu interfacas kun Intel Agilex-F-kahela transceiiloj por milda logika rimedredukto.
· Subtenas modulan reĝimon de PAM4 por specifo 100GBASE-KP4. RS-FEC ĉiam estas ebligita en ĉi tiu modula reĝimo.
· Subtenas NRZ kun laŭvola RS-FEC modulada reĝimo.
· Subtenas 64b/66b kodan malkodigon.

Detekto kaj Pritraktado de Eraroj

· Subtenas CRC-eraran kontrolon sur TX kaj RX-datumvojoj. · Elportas kontrolon pri eraro de RX-ligo. · Elportas erardetekton de RX PCS.

Interfacoj

· Subtenas nur plenan dupleksan pakaĵeton kun sendependaj ligiloj.
· Uzas punkt-al-punktan interkonekton al multoblaj FPGA-aparatoj kun malalta transiga latenco.
· Subtenas uzant-difinitajn komandojn.

2.3. IP Versio Subtena Nivelo

La Intel Quartus Prime-programaro kaj Intel FPGA-aparata subteno por la F-Tile Serial Lite IV Intel FPGA IP estas kiel sekvas:

Tabelo 5.

IP-Versio kaj Subtena Nivelo

Intel Quartus Prime 22.1

Aparato Intel Agilex F-kahela elsendilo

IP Versio Simulado Kompilo Aparataro Dezajno

5.0.0

2.4. Aparato Rapida Grada Subteno
La F-Tile Serial Lite IV Intel FPGA IP subtenas la sekvajn rapidecgradojn por Intel Agilex F-kahelaparatoj: · Dissendilo-rapidecgrado: -1, -2, kaj -3 · Kerna rapidecgrado: -1, -2, kaj - 3

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 8

Sendu Rimarkojn

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Rilataj Informoj
Intel Agilex Device Data Sheet Pliaj informoj pri la subtenata datumrapideco en Intel Agilex-F-kahela elsendilo.

2.5. Rimedo-Uzado kaj Latenteco

La rimedoj kaj latenteco por la F-Tile Serial Lite IV Intel FPGA IP estis akiritaj de la Intel Quartus Prime Pro Edition programaro versio 22.1.

Tabelo 6.

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP Resource Utilization
La mezurado de latenteco baziĝas sur la rondvetura latenteco de la TX-kernenigo ĝis la RX-kernproduktaĵo.

Transceptor Tipo

Variaĵo

Nombro de Datumaj Lenoj Reĝimo RS-FEC ALM

Latenteco (TX-kerna horloĝociklo)

FGT

28.05 Gbps NRZ 16

Baza Handikapulo 21,691 65

Plene handikapita 22,135 65

Baza Ebligita 21,915 189

Plene Ebligita 22,452 189

58 Gbps PAM4 12

Baza Ebligita 28,206 146

Plene Ebligita 30,360 146

FHT

58 Gbps NRZ

Baza Ebligita 15,793 146

Plene Ebligita 16,624 146

58 Gbps PAM4 4

Baza Ebligita 15,771 154

Plene Ebligita 16,611 154

116 Gbps PAM4 4

Baza Ebligita 21,605 128

Plene Ebligita 23,148 128

2.6. Bandwidth Efikeco

Tabelo 7.

Bandwidth Efikeco

Variabloj Transceiver-reĝimo

PAM4

Fluiga reĝimo RS-FEC

Plene Ebligita

Baza Ebligita

Seria interfaco-bitrapideco en Gbps (RAW_RATE)
Kreva grandeco de translokigo en nombro da vortoj (BURST_SIZE) (1)
Aligperiodo en horloĝciklo (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Agordoj

NRZ

Plena

Malebligita

Ebligita

28.0

2,048

4,096

Baza Malfunkciigita 28.0

Ebligita 28.0

4,194,304

4,096

4,096 daŭrigis...

(1) La BURST_SIZE por Baza reĝimo alproksimiĝas al senfineco, tial granda nombro estas uzata.

Sendu Rimarkojn

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Variabloj

Agordoj

64/66b kodi

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Supre de kreva grandeco en nombro da vortoj (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Alineada markilo periodo 81,915 en horloĝciklo (ALIGN_MARKER_PERIOD)

81,915

81,916

Larĝo de vicsignilo en 5

horloĝa ciklo

(ALIGN_MARKER_WIDTH)

Bendolarĝa efikeco (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Efika indico (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Maksimuma uzanthorloĝfrekvenco (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Rilataj Informoj Ligo-Indico kaj Bandwidth-Efikeco-Kalkulo sur paĝo 40

(2) En Plena reĝimo, la grandeco de BURST_SIZE_OVHD inkluzivas la START/END parigitajn Kontrolvortojn en datumfluo.
(3) Por Baza reĝimo, BURST_SIZE_OVHD estas 0 ĉar ne ekzistas START/END dum streaming.
(4) Vidu al Ligo-Indico kaj Bandwidth Efficiency Calculation por bendolarĝa efikeco-kalkulo.
(5) Vidu al Kalkulado de Efikeco de Bandwidth kaj Ligo-Indico por efika taksa kalkulo.
(6) Vidu al Kalkulado de Efikeco de Ligo kaj Bandwidth por maksimuma uzanta horloĝfrekvenca kalkulo.

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 10

Sendu Rimarkojn

683074 | 2022.04.28 Sendu komentojn

3. Komencu

3.1. Instalado kaj Licencado de Intel FPGA IP Cores

La instalaĵo de la programaro Intel Quartus Prime inkluzivas la bibliotekon Intel FPGA IP. Ĉi tiu biblioteko disponigas multajn utilajn IP-kernojn por via produktada uzo sen la bezono de plia permesilo. Iuj Intel FPGA IP-kernoj postulas aĉeton de aparta permesilo por produktada uzo. La Intel FPGA IP-Taksada Reĝimo permesas al vi taksi ĉi tiujn aprobitajn Intel FPGA IP-kernojn en simulado kaj aparataro, antaŭ ol decidi aĉeti plenan produktan IP-kernan permesilon. Vi nur bezonas aĉeti plenan produktadlicencon por licencaj Intel IP-kernoj post kiam vi finprovas aparataron kaj pretas uzi la IP en produktado.

La programaro Intel Quartus Prime instalas IP-kernojn en la sekvaj lokoj defaŭlte:

Figuro 2.

IP Kerna Instala Vojo
intelFPGA(_pro) quartus - Enhavas la Intel Quartus Prime-programaron ip - Enhavas la Intel FPGA IP-bibliotekon kaj triajn IP-kernojn alteran - Enhavas la Intel FPGA IP-bibliotekan fontkodon – Enhavas la IP-fonton de Intel FPGA files

Tabelo 8.

IP Kernaj Instalaj Lokoj

Loko

Programaro

:intelFPGA_proquartusipaltera

Intel Quartus Prime Pro Edition

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Platformo Vindozo* Linukso*

Notu:

La programaro Intel Quartus Prime ne subtenas spacojn en la instalvojo.

3.1.1. Intel FPGA IP-Taksada Reĝimo
La senpaga Intel FPGA IP-Taksada Reĝimo permesas al vi taksi aprobitajn Intel FPGA IP-kernojn en simulado kaj aparataro antaŭ aĉeto. Intel FPGA IP-Taksada Reĝimo subtenas la sekvajn taksojn sen plia permesilo:
· Simuli la konduton de aprobita Intel FPGA IP-kerno en via sistemo. · Kontrolu la funkciecon, grandecon kaj rapidecon de la IP-kerno rapide kaj facile. · Generu templimigitan aparatan programadon files por dezajnoj kiuj inkluzivas IP-kernojn. · Programu aparaton kun via IP-kerno kaj kontrolu vian dezajnon en aparataro.

ISO 9001:2015 Registrita

3. Komencu
683074 | 2022.04.28
Intel FPGA IP-Taksada Reĝimo subtenas la sekvajn funkciajn reĝimojn:
· Tethered–Permesas ruli la dezajnon enhavantan la licencitan Intel FPGA IP senfine kun konekto inter via tabulo kaj la gastiga komputilo. Ligita reĝimo postulas serian komunan testan aggrupon (JTAG) kablo konektita inter la JTAG haveno sur via tabulo kaj la gastiga komputilo, kiu funkcias la Intel Quartus Prime Programmer dum la daŭro de la aparatara taksadperiodo. La Programisto nur postulas minimuman instaladon de la programaro Intel Quartus Prime, kaj ne postulas permesilon Intel Quartus Prime. La mastro-komputilo kontrolas la taksadtempon sendante periodan signalon al la aparato per la JTAG haveno. Se ĉiuj licencitaj IP-kernoj en la dezajno subtenas ligitan reĝimon, la taksadtempo kuras ĝis iu IP-kerntaksado eksvalidiĝas. Se ĉiuj IP-kernoj subtenas senliman taksan tempon, la aparato ne elĉerpas.
· Untethered–Permesas ruli la dezajnon enhavantan la licencitan IP por limigita tempo. La IP-kerno revenas al nekonektita reĝimo se la aparato malkonektas de la gastiga komputilo prizorganta la Intel Quartus Prime-programaron. La IP-kerno ankaŭ revenas al malligita reĝimo se iu alia licencita IP-kerno en la dezajno ne subtenas ligitan reĝimon.
Kiam la pritaksa tempo eksvalidiĝas por iu ajn licencita Intel FPGA IP en la dezajno, la dezajno ĉesas funkcii. Ĉiuj IP-kernoj, kiuj uzas la Intel FPGA IP-Taksad-Reĝimon, elĉerpas samtempe kiam iu IP-kerno en la dezajno elĉerpas. Kiam la pritaksa tempo eksvalidiĝas, vi devas reprogrami la FPGA-aparaton antaŭ daŭrigi aparatan konfirmon. Por etendi uzon de la IP-kerno por produktado, aĉetu plenan produktadlicencon por la IP-kerno.
Vi devas aĉeti la permesilon kaj generi plenan produktadlicencan ŝlosilon antaŭ ol vi povas generi senliman aparaton programadon file. Dum Intel FPGA IP-Taksada Reĝimo, la Kompililo nur generas templimigitan aparatan programadon file ( _time_limited.sof) kiu eksvalidiĝas je la tempolimo.

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 12

Sendu Rimarkojn

3. Komencante 683074 | 2022.04.28

Figuro 3.

Intel FPGA IP Evaluation Mode Flow
Instalu la Intel Quartus Prime Programaron kun Intel FPGA IP Library

Parametrigu kaj Instancigu Licencitan Intel FPGA IP Kernon

Kontrolu la IP en Subtenita Simulilo

Kompilu la Dezajnon en la Intel Quartus Prime Programaro

Generu Templiman Programadon de Aparato File

Programu la Intel FPGA-Aparaton kaj Kontrolu Operacion sur la Estraro
Neniu IP Preta por Produktada Uzo?
Jes Aĉetu Plenan Produktadon
IP-Licenco

Notu:

Inkluzivi Licencitan IP en Komercaj Produktoj
Vidu al la uzantgvidilo de ĉiu IP-kerno por parametraj paŝoj kaj realigaj detaloj.
Intel licencas IP-kernojn laŭ po-sidloko, ĉiama bazo. La licenckotizo inkluzivas unuajaran prizorgadon kaj subtenon. Vi devas renovigi la funkciservan kontrakton por ricevi ĝisdatigojn, korektojn de cimoj kaj teknikan subtenon post la unua jaro. Vi devas aĉeti plenan produktadlicencon por Intel FPGA IP-kernoj kiuj postulas produktadlicencon, antaŭ ol generi programadon files, kiujn vi povas uzi por senlima tempo. Dum Intel FPGA IP-Taksada Reĝimo, la Kompililo nur generas templimigitan aparatan programadon file ( _time_limited.sof) kiu eksvalidiĝas je la tempolimo. Por akiri viajn produktadajn licencajn ŝlosilojn, vizitu la Intel FPGA-Memservan Licencan Centron.
La Intel FPGA Software License Agreements regas la instaladon kaj uzon de licencitaj IP-kernoj, la Intel Quartus Prime-dezajna programaro, kaj ĉiuj senlicencaj IP-kernoj.

Sendu Rimarkojn

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 13

3. Komencante 683074 | 2022.04.28
Rilata Informo · Intel FPGA Licensing Subtena Centro · Enkonduko al Intel FPGA Programaro Instalado kaj Licencado
3.2. Specifante la IP-Parametrojn kaj Opciojn
La IP-parametro-redaktilo permesas vin rapide agordi vian propran IP-varion. Uzu la sekvajn paŝojn por specifi IP-opciojn kaj parametrojn en la programaro Intel Quartus Prime Pro Edition.
1. Se vi ne jam havas projekton Intel Quartus Prime Pro Edition en kiu integri vian F-Tile Serial Lite IV Intel FPGA IP, vi devas krei tian. a. En la Intel Quartus Prime Pro Edition, alklaku File Nova Projekta Sorĉisto por krei novan projekton Quartus Prime, aŭ File Malfermu Projekton por malfermi ekzistantan Quartus Prime-projekton. La sorĉisto petas vin specifi aparaton. b. Indiku la aparato-familion Intel Agilex kaj elektu produktan F-kahelan aparaton, kiu plenumas la postulojn pri rapideco por la IP. c. Alklaku Fini.
2. En la IP Katalogo, lokalizu kaj elektu F-Tile Serial Lite IV Intel FPGA IP. Aperas la fenestro Nova IP Vario.
3. Indiku plej altan nomon por via nova kutima IP-vario. La parametra redaktilo konservas la IP-variajn agordojn en a file nomita .ip.
4. Klaku OK. La parametra redaktilo aperas. 5. Specifi la parametrojn por via IP-vario. Vidu al la Parametro-sekcio por
informoj pri F-Tile Serial Lite IV Intel FPGA IP-parametroj. 6. Laŭvole, por generi simulada testbenko aŭ kompilo kaj aparataro dezajno
example, sekvu la instrukciojn en la Dezajno Ekzample Uzantgvidilo. 7. Klaku Generi HDL. La dialogujo Generacio aperas. 8. Specifi eligo file generaciaj opcioj, kaj tiam alklaku Generate. La IP-vario
files generi laŭ viaj specifoj. 9. Klaku Fini. La parametra redaktilo aldonas la supran nivelon .ip file al la fluo
projekto aŭtomate. Se oni petas vin mane aldoni la .ip file al la projekto, alklaku Projekto Aldoni/Forigi Files en Projekto por aldoni la file. 10. Post generi kaj instantiigi vian IP-varion, faru taŭgajn pintajn taskojn por konekti havenojn kaj agordi iujn ajn taŭgajn por-okazajn RTL-parametrojn.
Rilataj Informaj Parametroj sur paĝo 42
3.3. Generita File Strukturo
La programaro Intel Quartus Prime Pro Edition generas la sekvan IP-eligon file strukturo.
Por informoj pri la file strukturo de la dezajno ekzample, raportu al la F-Tile Serial Lite IV Intel FPGA IP Design Example Uzantgvidilo.

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 14

Sendu Rimarkojn

3. Komencante 683074 | 2022.04.28

Figuro 4. F-Tile Serial Lite IV Intel FPGA IP Generated Files
.ip - IP-integriĝo file

IP-vario files

_ IP-vario files

example_design

.cmp - VHDL-kompona deklaro file _bb.v - Verilog HDL nigra skatolo EDA sintezo file _inst.v kaj .vhd - Sample-instaciaj ŝablonoj .xml- XML-raporto file

Example loko por via IP-kerndezajno ekzample files. La defaŭlta loko estas ekzample_design, sed oni petas vin specifi alian vojon.

.qgsimc - Listigas simuladajn parametrojn por subteni pliigan regeneradon .qgsynthc - Listigas sintezajn parametrojn por subteni pliigan regeneradon

.qip – Listigas IP-sintezon files

_generation.rpt- IP-generacio-raporto

.sopcinfo- Programaro il-ĉena integriĝo file .html- Datumoj pri konekto kaj memormapo

.csv - Pin-tasko file

.spd - Kombinas individuajn simulajn skriptojn

sim Simulado files

sintez IP-sintezo files

.v Altnivela simulado file

.v Pintnivela IP-sintezo file

Simulilo-skriptoj

Subkernaj bibliotekoj

sintezilo
Subkerna sintezo files

sim
Subkerna Simulado files

Tabelo 9.

F-Tile Seria Lite IV Intel FPGA IP Generita Files

File Nomo

Priskribo

.ip

La Platform Designer-sistemo aŭ altnivela IP-vario file. estas la nomo, kiun vi donas al via IP-vario.

.cmp

La VHDL-Komponenta Deklaro (.cmp) file estas teksto file kiu enhavas lokajn senmarkajn kaj havendifinojn, kiujn vi povas uzi en VHDL-dezajno files.

.html

Raporto kiu enhavas ligan informon, memormapon montrantan la adreson de ĉiu sklavo kun respekto al ĉiu majstro al kiu ĝi estas ligita, kaj parametrotaskojn.

_generacio.rpt

Protokolo pri IP aŭ Platform Designer-generacio file. Resumo de la mesaĝoj dum IP-generado.

.qgsimc

Listigas simuladajn parametrojn por subteni pliigan regeneradon.

.qgsynthc

Listigas sintezajn parametrojn por subteni pliigan regeneradon.

.qip

Enhavas ĉiujn postulatajn informojn pri la IP-komponento por integri kaj kompili la IP-komponenton en la Intel Quartus Prime-programaro.
daŭrigis…

Sendu Rimarkojn

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 15

3. Komencante 683074 | 2022.04.28

File Nomo .sopcinfo
.csv .spd _bb.v _inst.v aŭ _inst.vhd .regmapo
.svd
.v aŭ .vhd-mentoro/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submoduloj/ /

Priskribo
Priskribas la konektojn kaj IP-komponentajn parametrigojn en via Platform Designer-sistemo. Vi povas analizi ĝian enhavon por akiri postulojn kiam vi disvolvas programarajn ŝoforojn por IP-komponentoj. Laŭfluaj iloj kiel la iloĉeno Nios® II uzas ĉi tion file. La .sopcinfo file kaj la sistemo.h file generita por la Nios II iloĉeno inkluzivas adresmapan informojn por ĉiu sklavo relative al ĉiu majstro kiu aliras la sklavon. Malsamaj majstroj povas havi malsaman adresmapon por aliri specialan sklavkomponenton.
Enhavas informojn pri la ĝisdatigo de la IP-komponento.
Bezonata enigo file por ip-make-simscript por generi simulajn skriptojn por subtenataj simuliloj. La .spd file enhavas liston de files generitaj por simulado, kune kun informoj pri memoroj, kiujn vi povas pravalorigi.
Vi povas uzi la nigran skatolon de Verilog (_bb.v) file kiel malplena modulo deklaro por uzo kiel nigra skatolo.
HDL ekzample-instanciga ŝablono. Vi povas kopii kaj alglui la enhavon de ĉi tio file en vian HDL file por instantigi la IP-varion.
Se IP enhavas registrajn informojn, .regmap file generas. La .regmapo file priskribas la registrajn mapinformojn de majstraj kaj sklavinterfacoj. Ĉi tio file kompletigas la .sopcinfo file provizante pli detalajn registrinformojn pri la sistemo. Ĉi tio ebligas registran ekranon views kaj uzantaj agordeblaj statistikoj en la Sistemkonzolo.
Permesas al malmola procesoro-sistemo (HPS) System Elpurg-iloj view la registromapoj de ekstercentraj ligitaj al HPS en Platform Designer-sistemo. Dum sintezo, la .svd files por sklavinterfacoj videblaj al System Console-majstroj estas stokitaj en la .sof file en la sekcio pri sencimigo. Sistemkonzolo legas ĉi tiun sekcion, kiun Platform Designer povas demandi por registri mapaj informoj. Por sistemsklavoj, Platform Designer povas aliri la registrojn laŭnome.
HDL files kiuj instantiigas ĉiun submodulon aŭ infanan IP por sintezo aŭ simulado.
Enhavas ModelSim*/QuestaSim* skripto msim_setup.tcl por agordi kaj ruli simuladon.
Enhavas ŝelan skripton vcs_setup.sh por agordi kaj ruli VCS*-simuladon. Enhavas ŝelan skripton vcsmx_setup.sh kaj synopsys_sim.setup file por agordi kaj ruli VCS MX-simuladon.
Enhavas ŝelan skripton xcelium_setup.sh kaj alian aranĝon files agordi kaj ruli Xcelium* simuladon.
Enhavas HDL files por la IP-submoduloj.
Por ĉiu generita infana IP-dosierujo, Platform Designer generas synth/ kaj sim/-subdosierujojn.

3.4. Simulante Intel FPGA IP Kernoj
La Intel Quartus Prime-programaro subtenas IP-kernan RTL-simuladon en specifaj EDA-simuliloj. IP-generacio laŭvole kreas simuladon files, inkluzive de la funkcia simuladmodelo, ajna testbenko (aŭ ekzample-dezajno), kaj vendistajn specifajn simulilajn aranĝajn manuskriptojn por ĉiu IP-kerno. Vi povas uzi la funkcian simulan modelon kaj ajnan testbenkon aŭ ekzample dezajno por simulado. IP-generacia eligo ankaŭ povas inkluzivi skriptojn por kompili kaj ruli ajnan testbenkon. La skriptoj listigas ĉiujn modelojn aŭ bibliotekojn, kiujn vi bezonas por simuli vian IP-kernon.

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 16

Sendu Rimarkojn

3. Komencante 683074 | 2022.04.28

La Intel Quartus Prime-programaro provizas integriĝon kun multaj simuliloj kaj subtenas multoblajn simulajn fluojn, inkluzive de viaj propraj skriptoj kaj kutimaj simulaj fluoj. Kiun ajn fluon vi elektas, IP-kernsimulado implikas la sekvajn paŝojn:
1. Generu IP HDL, testbenkon (aŭ ekzample design), kaj simulila agorda skripto files.
2. Agordu vian simulilan medion kaj iujn ajn simulajn skriptojn.
3. Kompilu simuladajn modelbibliotekojn.
4. Rulu vian simulilon.

3.4.1. Simulado kaj Kontrolado de la Dezajno

Defaŭlte, la parametra redaktilo generas simulil-specifajn manuskriptojn enhavantajn komandojn por kompili, ellabori kaj simuli Intel FPGA IP-modelojn kaj simuladmodelbibliotekon. files. Vi povas kopii la komandojn en vian simulan testbenkskripton, aŭ redakti ĉi tiujn files aldoni komandojn por kompili, ellabori kaj simuli vian dezajnon kaj testbenkon.

Tablo 10. Intel FPGA IP Core Simulation Scripts

Simulilo

File Dosierujo

ModelSim

_sim/mentoro

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Skripto msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Sintezado de IP-kernoj en Aliaj EDA-Iloj
Laŭvole, uzu alian subtenan EDA-ilon por sintezi dezajnon, kiu inkluzivas Intel FPGA IP-kernojn. Kiam vi generas la IP-kernan sintezon files por uzo kun triaj EDA-sintezaj iloj, vi povas krei areon kaj tempan taksadon retliston. Por ebligi generacion, ŝaltu Krei tempajn kaj rimedajn taksojn por triaj EDA-sintezaj iloj dum agordado de via IP-vario.
La retlisto pri taksado de areo kaj tempo priskribas la IP-kernan konekteblecon kaj arkitekturon, sed ne inkluzivas detalojn pri la vera funkcieco. Ĉi tiuj informoj ebligas iujn triajn sintezilojn por pli bone raporti areon kaj tempajn taksojn. Krome, sintezaj iloj povas uzi la tempinformojn por atingi temp-movitajn optimumigojn kaj plibonigi la kvaliton de rezultoj.
La programaro Intel Quartus Prime generas la _syn.v retlisto file en Verilog HDL-formato, sendepende de la eligo file formato kiun vi specifas. Se vi uzas ĉi tiun retliston por sintezo, vi devas inkluzivi la IP-kernan envolvaĵon file .v aŭ .vhd en via projekto Intel Quartus Prime.

(7) Se vi ne agordis la opcion de EDA-ilo – kiu ebligas al vi komenci triajn EDA-simulilojn de la programaro Intel Quartus Prime – rulu ĉi tiun skripton en la simulilo ModelSim aŭ QuestaSim Tcl-konzolo (ne en la programaro Intel Quartus Prime). Tcl-konzolo) por eviti ajnajn erarojn.

Sendu Rimarkojn

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 17

3. Komencante 683074 | 2022.04.28
3.6. Kompilante la Plenan Dezajnon
Vi povas uzi la komandon Komencu Kompiladon en la menuo Pretigo en la programaro Intel Quartus Prime Pro Edition por kompili vian dezajnon.

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 18

Sendu Rimarkojn

683074 | 2022.04.28 Sendu komentojn

4. Funkcia Priskribo

Figuro 5.

F-Tile Serial Lite IV Intel FPGA IP konsistas el MAC kaj Ethernet PCS. La MAC komunikas kun la kutimaj komputiloj per MII-interfacoj.

La IP subtenas du modulajn reĝimojn:
· PAM4–Provigas 1 ĝis 12 nombron da lenoj por elekto. La IP ĉiam instancias du PCS-kanalojn por ĉiu leno en modula reĝimo PAM4.
· NRZ– Disponigas 1 ĝis 16 nombron da lenoj por elekto.

Ĉiu modulada reĝimo subtenas du datumreĝimojn:
· Baza reĝimo-Ĉi tio estas pura fluanta reĝimo kie datumoj estas senditaj sen la komenco de pako, malplena ciklo kaj fino de pako por pliigi bendolarĝon. La IP prenas la unuajn validajn datumojn kiel komencon de eksplodo.

Baza Reĝima Transdono de Datumoj tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 Registrita

4. Funkcia Priskribo 683074 | 2022.04.28

Figuro 6.

· Plena reĝimo-Ĉi tiu estas la paka reĝimo datumtransigo. En ĉi tiu reĝimo, la IP sendas eksplodon kaj sinkronigan ciklon ĉe la komenco kaj la fino de pako kiel limigilojn.

Plena Reĝima Transdono de Datumoj tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Rilata Informo · F-Tile Serial Lite IV Intel FPGA IP Overview sur paĝo 6 · F-Tile Serial Lite IV Intel FPGA IP Design Example Uzantgvidilo

4.1. TX Datapath
La TX-datumvojo konsistas el la sekvaj komponentoj: · MAC-adaptilo · Kontrolvorta eniga bloko · CRC · MII-kodilo · PCS-bloko · PMA-bloko

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 20

Sendu Rimarkojn

4. Funkcia Priskribo 683074 | 2022.04.28
Figuro 7. TX Datapath

De uzantlogiko

TX MAC

Avalon Streaming Interface

MAC-Adaptilo

Kontrola Vorta Enmeto

CRC

MII-kodilo

MII-Interfaco Propra PCS
PCS kaj PMA

TX Seria Interfaco Al Alia FPGA Aparato

4.1.1. TX MAC-Adaptilo
La TX MAC-adaptilo kontrolas la transdonon de datumoj al la uzanta logiko per la fluanta interfaco de Avalon®. Ĉi tiu bloko subtenas uzant-difinitan informtranssendon kaj fluokontrolon.

Transdono de Uzant-difinitaj Informoj

En Plena reĝimo, la IP provizas la tx_is_usr_cmd-signalon, kiun vi povas uzi por komenci uzant-difinitan informan ciklon kiel transdono de XOFF/XON al la uzanta logiko. Vi povas komenci la uzant-difinitan informan transdonociklon asertante ĉi tiun signalon kaj transdoni la informojn uzante tx_avs_data kune kun la aserto de tx_avs_startofpacket kaj tx_avs_valid signaloj. La bloko tiam malaktivigas la tx_avs_ready por du cikloj.

Notu:

La uzant-difinita informa funkcio disponeblas nur en Plena reĝimo.

Sendu Rimarkojn

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 21

4. Funkcia Priskribo 683074 | 2022.04.28

Figuro 8.

Fluo-Kontrolo

Ekzistas kondiĉoj kie la TX MAC ne estas preta ricevi datenojn de la uzantlogiko kiel ekzemple dum ligo-reparaligprocezo aŭ kiam ekzistas neniuj datenoj haveblaj por dissendo de la uzantlogiko. Por eviti datumperdon pro ĉi tiuj kondiĉoj, la IP uzas la tx_avs_ready-signalon por kontroli la datumfluon de la uzanta logiko. La IP malakceptas la signalon kiam okazas la sekvaj kondiĉoj:
· Kiam tx_avs_startofpacket estas asertita, tx_avs_ready estas neasertita por unu horloĝa ciklo.
· Kiam tx_avs_endofpacket estas asertita, tx_avs_ready estas deaserted por unu horloĝa ciklo.
· Kiam iu parigita CW-oj estas asertita, tx_avs_ready estas deasertita dum du horloĝcikloj.
· Kiam RS-FEC viciga markilo enmeto okazas ĉe la kutima PCS-interfaco, tx_avs_ready estas deasserted dum kvar horloĝaj cikloj.
· Ĉiu 17 Ethernet-kernhorloĝo cikloj en PAM4 modula reĝimo kaj ĉiu 33 Ethernet-kernhorloĝo cikloj en NRZ-modula reĝimo. La tx_avs_ready estas nuligita por unu horloĝa ciklo.
· Kiam uzantlogiko malaktivigas tx_avs_valid dum neniu transdono de datumoj.

La sekvaj tempodiagramoj estas ekzamples de TX MAC-adaptilo uzante tx_avs_ready por datumflua kontrolo.

Fluokontrolo kun tx_avs_valid Deassertion kaj START/END Parigitaj CW-oj

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

Validaj signaldesertoj

D5 D6

tx_avs_ready tx_avs_startofpacket

Pretaj signalaj desertoj dum du cikloj por enmeti END-STRT CW

tx_avs_endofpacket

usrif_datumoj

D1 D2 D3

CW_datenoj

DN END STRT D0 D1 D2 D3 VAKI D4

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 22

Sendu Rimarkojn

4. Funkcia Priskribo 683074 | 2022.04.28

Figuro 9.

Fluo-Kontrolo kun Allinega Markilo Enmeto
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_preta

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Figuro 10.

Fluokontrolo kun KOMENCO/FINO Parigitaj CW-oj Koincidas kun Enmeto de Alineado-Signo

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_preta

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_datumoj

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_datenoj

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_datumoj

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_datenoj

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

END STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Kontrolvorto (CW) Enmeto
La F-Tile Serial Lite IV Intel FPGA IP konstruas CW-ojn bazitajn sur la enirsignaloj de la uzantlogiko. La CWoj indikas pakaĵetlimigilojn, dissendajn statusinformojn aŭ uzantdatenojn al la PCS-bloko kaj ili estas derivitaj de XGMII-kontrolkodoj.
La sekva tabelo montras la priskribon de la subtenataj CWoj:

Sendu Rimarkojn

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 23

4. Funkcia Priskribo 683074 | 2022.04.28

Tabelo 11.
KOMENCO FIN ALIGNI

Priskribo de Subtenataj CWoj

Nombro da Vortoj (1 vorto

= 64 bitoj)

Jes

EMPTY_CYC

Jes

SENGAJ

DATUMO

Jes

En-grupa

Priskribo
Komenco de datumlimigilo. Fino de datumlimigilo. Kontrolvorto (CW) por RX-vicigo. Malplena ciklo en transdono de datumoj. IDLE (el bando). Utila ŝarĝo.

Tabelo 12. CW-Kampa Priskribo
Kampo RSVD num_valid_bytes_eob
EMPTY eop sop seop vicigi CRC32 usr

Priskribo
Rezervita kampo. Povas esti uzata por estonta etendo. Ligita al 0.
Nombro de validaj bajtoj en la lasta vorto (64-bit). Ĉi tio estas 3-bita valoro. · 3'b000: 8 bajtoj · 3'b001: 1 bajtoj · 3'b010: 2 bajtoj · 3'b011: 3 bajtoj · 3'b100: 4 bajtoj · 3'b101: 5 bajtoj · 3'b110: 6 bajtoj · 3'b111: 7 bajtoj
Nombro de nevalidaj vortoj ĉe la fino de eksplodo.
Indikas la RX Avalon-fluan interfacon por aserti fin-pakatan signalon.
Indikas la fluan interfacon de RX Avalon por aserti komencan paksignalon.
Indikas la fluan interfacon de RX Avalon por aserti komencon de pako kaj fino de pako en la sama ciklo.
Kontrolu RX-vicigon.
La valoroj de komputita CRC.
Indikas ke la kontrolvorto (CW) enhavas uzant-difinitajn informojn.

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 24

Sendu Rimarkojn

4. Funkcia Priskribo 683074 | 2022.04.28

4.1.2.1. Komenco de eksplodo CW

Figuro 11. Komenco de eksplodo CW Formato

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

datumoj

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

kanalo

7:0

'hFB(KOMENCO)

kontrolo 7:0

Tabelo 13.

En Plena reĝimo, vi povas enmeti la START CW asertante la tx_avs_startofpacket-signalon. Kiam vi asertas nur la tx_avs_startofpacket-signalon, la sop-bito estas agordita. Kiam vi asertas kaj la tx_avs_startofpacket kaj tx_avs_endofpacket-signaloj, la seop-bito estas agordita.

START CW Kampaj Valoroj
Kampo sop/seop
usr (8)
vicigi

Valoro

Depende de la signalo tx_is_usr_cmd:

1: Kiam tx_is_usr_cmd = 1

0: Kiam tx_is_usr_cmd = 0

En Baza reĝimo, la MAC sendas START CW post kiam la rekomenciĝo estas malakceptita. Se neniuj datumoj disponeblas, la MAC senĉese sendas EMPTY_CYC parigitajn kun END kaj START CW-oj ĝis vi komencas sendi datumojn.

4.1.2.2. Fino-de-eksplodo CW

Figuro 12. Fin-de-eksploda CW Formato

FINO

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

datumoj 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

MALKITA

7:0

RSVD

num_valid_bytes_eob

kontrolo

7:0

(8) Ĉi tio estas subtenata nur en Plena reĝimo.
Sendu Rimarkojn

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 25

4. Funkcia Priskribo 683074 | 2022.04.28

Tabelo 14.

La MAC enigas la END CW kiam la tx_avs_endofpacket estas asertita. La END CW enhavas la nombron da validaj bajtoj ĉe la lasta datenvorto kaj la CRC-informojn.

La CRC-valoro estas 32-bita CRC-rezulto por la datenoj inter la START CW kaj la datenvorto antaŭ la END CW.

La sekva tabelo montras la valorojn de la kampoj en END CW.

END CW Kampaj Valoroj
Kampo eop CRC32 num_valid_bytes_eob

Valoro 1
CRC32 kalkulita valoro. Nombro da validaj bajtoj ĉe la lasta datumvorto.

4.1.2.3. Alineado Parigita CW

Figuro 13. Alignment Paired CW Format

ALIGNI CW Paron kun START/END

Interfaco XGMII de 64+8 bitoj

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

datumoj

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

'hFB

kontrolo 7:0

Interfaco XGMII de 64+8 bitoj

FINO

63:56

'hFD

55:48

RSVD

47:40

RSVD

datumoj

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontrolo 7:0

La ALIGN CW estas parigita CW kun START/END aŭ END/START CW-oj. Vi povas enmeti la ALIGN parigitan CW aŭ asertante la tx_link_reinit-signalon, agordi la Nombrilon de Alignment Period aŭ komencante rekomencon. Kiam la ALIGN-parigita CW estas enigita, la vickampo estas metita al 1 por iniciati la ricevilan paraleligblokon por kontroli datenparaleligon trans ĉiuj lenoj.

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 26

Sendu Rimarkojn

4. Funkcia Priskribo 683074 | 2022.04.28

Tabelo 15.

ALIGNI CW Kampajn Valorojn
Kampo vicigi
eop sop usr seop

Valoro 1 0 0 0 0

4.1.2.4. Malplena ciklo CW

Figuro 14. Malplena-ciklo CW Formato

EMPTY_CYC Paron kun END/START

Interfaco XGMII de 64+8 bitoj

FINO

63:56

'hFD

55:48

RSVD

47:40

RSVD

datumoj

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontrolo 7:0

Interfaco XGMII de 64+8 bitoj

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

datumoj

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

kontrolo 7:0

Tabelo 16.

Kiam vi nuligas tx_avs_valid dum du horloĝcikloj dum eksplodo, la MAC enmetas EMPTY_CYC CW parigitan kun END/START CW-oj. Vi povas uzi ĉi tiun CW kiam ne estas disponeblaj datumoj por transdono momente.

Kiam vi nuligas tx_avs_valid por unu ciklo, la IP malaktivigas tx_avs_valid dum duoble la periodo de tx_avs_valid deasertion por generi paron da END/START CW-oj.

EMPTY_CYC CW Kampaj Valoroj
Kampo vicigi
eop

Valoro 0 0

daŭrigis…

Sendu Rimarkojn

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 27

4. Funkcia Priskribo 683074 | 2022.04.28

Field sop usr seop

Valoro 0 0 0

4.1.2.5. Idle CW

Figuro 15. Idle CW Format

IDLE CW

63:56

'h07

55:48

'h07

47:40

'h07

datumoj

39:32 31:24

'h07 'h07

23:16

'h07

15:8

'h07

7:0

'h07

kontrolo 7:0

La MAC enigas la IDLE CW kiam ekzistas neniu dissendo. Dum ĉi tiu periodo, la tx_avs_valid signalo estas malalta.
Vi povas uzi la IDLE CW kiam eksploda translokigo finiĝis aŭ la transdono estas en neaktiva stato.

4.1.2.6. Datuma Vorto

La datumvorto estas la utila ŝarĝo de pakaĵeto. La XGMII-kontrolbitoj estas ĉiuj metitaj al 0 en datenvortformato.

Figuro 16. Datuma Vortformato

64+8 bitoj XGMII-Interfaco

DATUMO VORTO

63:56

uzantdatenoj 7

55:48

uzantdatenoj 6

47:40

uzantdatenoj 5

datumoj

39:32 31:24

uzantdatenoj 4 uzantdatenoj 3

23:16

uzantdatenoj 2

15:8

uzantdatenoj 1

7:0

uzantdatenoj 0

kontrolo 7:0

4.1.3. TX CRC
Vi povas ebligi la TX CRC-blokon uzante la Ebligu CRC-parametron en la IP-Parametro-Redaktilo. Ĉi tiu funkcio estas subtenata en kaj Baza kaj Plena reĝimoj.

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 28

Sendu Rimarkojn

4. Funkcia Priskribo 683074 | 2022.04.28

La MAC aldonas la CRC-valoron al la END CW asertante la tx_avs_endofpacket-signalon. En la BASIC-reĝimo, nur la ALIGN CW parigita kun END CW enhavas validan CRC-kampon.
La TX CRC-bloko interfacas kun la TX Control Word Insertion kaj TX MII Encode-bloko. La TX CRC-bloko komputas la CRC-valoron por 64-bita valoro per-ciklo datenoj komencante de la START CW ĝis la END CW.
Vi povas aserti la crc_error_inject-signalon por intence korupti datumojn en specifa vojo por krei CRC-erarojn.

4.1.4. TX MII Kodigilo

La TX MII-kodigilo pritraktas la pakaĵeton de la MAC ĝis la TX PCS.

La sekva figuro montras la datenpadronon sur la 8-bita MII-buso en PAM4-modula reĝimo. La START kaj END CW aperas unufoje en ĉiuj du MII-lenoj.

Figuro 17. PAM4 Modulation Mode MII Data Pattern

CIKLO 1

CIKLO 2

CIKLO 3

CIKLO 4

CIKLO 5

SOP_CW

DATO_1

DATO_9 DATO_17

SENGAJ

DATA_DUMMY SOP_CW
DATA_DUMMY

DATO_2 DATO_3 DATO_4

DATO_10 DATO_11 DATO_12

DATO_18 DATO_19 DATO_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATO_5 DATO_13 DATO_21

SENGAJ

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATO_7 DATO_8

DATO_15 DATO_16

DATO_23 DATO_24

IDLE EOP_CW

La sekva figuro montras la datenpadronon sur la 8-bita MII-buso en NRZ-modula reĝimo. La START kaj END CW aperas en ĉiuj MII-lenoj.

Sendu Rimarkojn

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 29

4. Funkcia Priskribo 683074 | 2022.04.28

Figuro 18. NRZ Modulation Mode MII Data Pattern

CIKLO 1

CIKLO 2

CIKLO 3

SOP_CW

DATO_1

DATO_9

SOP_CW

DATO_2 DATO_10

SOP_CW SOP_CW

DATO_3 DATO_4

DATO_11 DATO_12

SOP_CW

DATO_5 DATO_13

SOP_CW

DATO_6 DATO_14

SOP_CW

DATO_7 DATO_15

SOP_CW

DATO_8 DATO_16

CIKLO 4 DATO_17 DATO_18 DATO_19 DATO_20 DATO_21 DATO_22 DATO_23 DATO_24

CIKLO 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS kaj PMA
La F-Tile Serial Lite IV Intel FPGA IP agordas la F-kahelan dissendilon al Ethernet PCS-reĝimo.

4.2. RX Datapath
La RX-datumvojo konsistas el la sekvaj komponentoj: · PMA-bloko · PCS-bloko · MII-malĉifrilo · CRC · Deskew-bloko · Kontrolo-foriga bloko

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 30

Sendu Rimarkojn

4. Funkcia Priskribo 683074 | 2022.04.28
Figuro 19. RX Datapath

Al uzantlogiko Avalon Streaming Interface
RX MAC
Kontrola Vorto Forigo
Deskew

CRC

MII Malĉifrilo

MII-Interfaco Propra PCS
PCS kaj PMA

RX Seria Interfaco De Alia FPGA Aparato
4.2.1. RX PCS kaj PMA
La F-Tile Serial Lite IV Intel FPGA IP agordas F-kahelan transcepton al Ethernet PCS-reĝimo.
4.2.2. Malĉifrilo RX MII
Ĉi tiu bloko identigas ĉu envenantaj datumoj enhavas kontrolvortojn kaj vicsignojn. La RX MII-malĉifrilo eligas datumojn en la formo de 1-bita valida, 1-bita markilo-indikilo, 1-bita kontrolindikilo, kaj 64-bita datumo per leno.
4.2.3. RX CRC
Vi povas ebligi la TX CRC-blokon uzante la Ebligu CRC-parametron en la IP-Parametro-Redaktilo. Ĉi tiu funkcio estas subtenata en kaj Baza kaj Plena reĝimoj. La bloko RX CRC interfacas kun la blokoj RX Control Word Removal kaj RX MII Decoder. La IP asertas rx_crc_error-signalon kiam CRC-eraro okazas.

Sendu Rimarkojn

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 31

4. Funkcia Priskribo 683074 | 2022.04.28
La IP malakceptas la rx_crc_error ĉe ĉiu nova eksplodo. Ĝi estas eligo al la uzantlogiko por uzantlogika erarotraktado.
4.2.4. RX Deskew
La RX deskew-bloko detektas la vicsignilojn por ĉiu leno kaj re-vicigas la datenojn antaŭ sendado de ĝi al la RX CW-forigbloko.
Vi povas elekti lasi la IP-kernon vicigi la datumojn por ĉiu leno aŭtomate kiam viciga eraro okazas per fikso de la parametro Ebligi Aŭtomatan Alignigon en la IP-parametro Redaktilo. Se vi malŝaltas la aŭtomatan vicigon, la IP-kerno asertas la rx_error-signalon por indiki vicigon. Vi devas aserti la rx_link_reinit por komenci la procezon de alliniigo de leno kiam okazas eraro de alliniigo de leno.
La RX deskew detektas la vicsignilojn bazitajn sur ŝtatmaŝino. La sekva diagramo montras la statojn en la RX deskew-bloko.

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 32

Sendu Rimarkojn

4. Funkcia Priskribo 683074 | 2022.04.28

Figuro 20.

RX Deskew Lane Alignment State Machine with Auto Alignment Enabled Fluodiagramo
Komencu

SENGAJ

Restarigi = 1 jes ne

Ĉiuj komputiloj

lenoj pretaj?

jes

ATENDU

Ĉiuj sinkronigitaj markiloj ne
detektita?
jes
ALINIĜI

ne
jes Timeout?

jes
Perdita de vicigo?
neniu Fino

Sendu Rimarkojn

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 33

4. Funkcia Priskribo 683074 | 2022.04.28

Figuro 21.

RX Deskew Lane Alignment State Machine with Auto Alignment Disabled Fluodiagramo
Komencu

SENGAJ

Restarigi = 1 jes ne

Ĉiuj komputiloj

lenoj pretaj?

jes

jes
rx_link_reinit =1
neniu ERARO

ne jes Timeout?

ATENDU
ne Ĉiuj sinkronigaj markiloj
detektita?
jes ALIGNI

jes
Perdita de vicigo?
ne
Fino
1. La procezo de vicigo komenciĝas per la stato IDLE. La bloko moviĝas al WAIT-ŝtato kiam ĉiuj PCS-lenoj estas pretaj kaj rx_link_reinit estas malaktivigita.
2. En WAIT-stato, la bloko kontrolas, ke ĉiuj detektitaj markiloj estas asertitaj ene de la sama ciklo. Se ĉi tiu kondiĉo estas vera, la bloko moviĝas al la stato ALIGNED.
3. Kiam la bloko estas en la stato ALIGNED, ĝi indikas, ke la lenoj estas vicigitaj. En ĉi tiu stato, la bloko daŭre kontrolas lenan paraleligon kaj kontrolas ĉu ĉiuj signoj ĉeestas ene de la sama ciklo. Se almenaŭ unu markilo ne ĉeestas en la sama ciklo kaj la parametro Enable Auto Alignment estas agordita, la bloko iras al la

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 34

Sendu Rimarkojn

4. Funkcia Priskribo 683074 | 2022.04.28

IDLE-ŝtato por rekomencigi la paraleligprocezon. Se Enable Auto Alignment ne estas agordita kaj almenaŭ unu markilo ne ĉeestas en la sama ciklo, la bloko iras al ERARO-ŝtato kaj atendas ke la uzantlogiko asertos rx_link_reinit-signalon por iniciati lenan paraleligprocezon.

Figuro 22. Lane Realignment kun Ebligi Aŭtomatan Alignedon Ebligita rx_core_clk

rx_link_up

rx_link_reinit

kaj_ĉiuj_markiloj

Deskew Ŝtato

ALGNED

SENGAJ

ATENDU

ALGNED

AUTO_ALIGN = 1

Figuro 23. Lane Realignment kun Ebligi Aŭtomatan Alignigon Malŝaltita rx_core_clk

rx_link_up

rx_link_reinit

kaj_ĉiuj_markiloj

Deskew Ŝtato

ALGNED

ERARO

SENGAJ

ATENDU

ALGNED

AUTO_ALIGN = 0
4.2.5. RX CW Forigo
Ĉi tiu bloko malkodas la CWojn kaj sendas datumojn al la uzantlogiko uzante la Avalon-fluan interfacon post la forigo de la CWoj.
Kiam ekzistas neniuj validaj datumoj haveblaj, la RX CW foriga bloko malaktivigas la rx_avs_valid signalon.
En PLENA reĝimo, se la uzantbito estas metita, ĉi tiu bloko asertas la rx_is_usr_cmd-signalon kaj la datenoj en la unua horloĝciklo estas utiligitaj kiel uzant-difinitaj informoj aŭ komando.
Kiam rx_avs_ready malasertas kaj rx_avs_valid asertas, la foriga bloko RX CW generas erarkondiĉon al la uzantlogiko.
La Avalon-fluaj signaloj rilataj al ĉi tiu bloko estas kiel sekvas: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Sendu Rimarkojn

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 35

4. Funkcia Priskribo 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (nur disponebla en Plena reĝimo)
4.3. F-Tile Serial Lite IV Intel FPGA IP Clock Architecture
La F-Tile Serial Lite IV Intel FPGA IP havas kvar horloĝajn enigojn kiuj generas horloĝojn al malsamaj blokoj: · Transceiver-referenca horloĝo (xcvr_ref_clk)-Eniga horloĝo de ekstera horloĝo
blatoj aŭ oscilatoroj kiuj generas horloĝojn por TX MAC, RX MAC, kaj TX kaj RX kutimaj PCS-blokoj. Vidu al Parametroj por subtenata frekvenca gamo. · TX-kernhorloĝo (tx_core_clk)–Ĉi tiu horloĝo estas derivita de transceiver PLL estas uzata por TX MAC. Ĉi tiu horloĝo ankaŭ estas produkthorloĝo de la F-kahela radioricevilo por konekti al la TX-uzantlogiko. · RX-kernhorloĝo (rx_core_clk)-Ĉi tiu horloĝo estas derivita de la transceiver PLL estas uzata por RX deskew FIFO kaj RX MAC. Ĉi tiu horloĝo ankaŭ estas produktaĵhorloĝo de la F-kahela radioricevilo por ligi al la RX-uzantlogiko. · Horloĝo por transceiver reconfiguration interfaco (reconfig_clk)-eniga horloĝo de eksteraj horloĝaj cirkvitoj aŭ oscilatoroj kiu generas horloĝojn por F-kahela transceiver reconfiguration interfaco en ambaŭ TX kaj RX datenpadoj. La horloĝfrekvenco estas 100 ĝis 162 MHz.
La sekva blokdiagramo montras F-Tile Serial Lite IV Intel FPGA IP-horloĝdomajnojn kaj la ligojn ene de la IP.

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 36

Sendu Rimarkojn

4. Funkcia Priskribo 683074 | 2022.04.28

Figuro 24.

F-Tile Serial Lite IV Intel FPGA IP Clock Architecture

Oscilatoro

FPGA1
F-Tile Serial Lite IV Intel FPGA IP Transceiver Reconfiguration Interface Horloĝo
(reconfig_clk)

tx_core_clkout (konekti al uzantlogiko)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Transceiver Reconfiguration Interface Horloĝo

(reconfig_clk)

Oscilatoro

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (konekti al uzantlogiko)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon Streaming Interface TX Data
TX MAC

seria_ligo[n-1:0]

Deskew

FIFO

Avalon Streaming Interface RX Data RX MAC

Avalon Streaming Interface RX Data
RX MAC

Deskew FIFO

rx_core_clkout (konekti al uzantlogiko)

rx_core_clk= clk_pll_div64[mid_ch]

Propraj PCS

seria_ligo[n-1:0]

TX MAC

Avalon Streaming Interface TX Data

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (konekti al uzantlogiko)

Dissendilo Ref Horloĝo (xcvr_ref_clk)
Dissendilo Ref Horloĝo (xcvr_ref_clk)

Oscilatoro*

Legendo

FPGA-aparato
TX-kerna horloĝdomajno
RX-kerna horloĝdomajno
Transceiver referenca horloĝdomajno Ekstera aparato Datumaj signaloj

4.4. Restarigi kaj Ligi Inicialigon
La MAC, F-kahela Malmola IP, kaj reagordaj blokoj havas malsamajn restarigi signalojn: · TX kaj RX MAC-blokoj uzas tx_core_rst_n kaj rx_core_rst_n restarigi signalojn. · tx_pcs_fec_phy_reset_n kaj rx_pcs_fec_phy_reset_n restarigi signalojn stiras
la mola rekomencigita regilo por restarigi la F-kahelon Malmola IP. · Reagorda bloko uzas la reconfig_reset reset signalon.

Sendu Rimarkojn

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 37

4. Funkcia Priskribo 683074 | 2022.04.28

Figuro 25. Restarigi Arkitekturon
Avalon Streaming Interface TX Data
MAC
Avalon Streaming SYNC Interface RX Data

FPGA F-kahelo Seria Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-kahelo Malmola IP

TX Seria Datumo RX Seria Datumo

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Restarigi Logikon
Rilataj Informoj · Restarigi Gvidliniojn sur paĝo 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example Uzantgvidilo
4.4.1. TX Restarigi kaj Inicialiga Sekvenco
La TX-restarigsekvenco por F-Tile Serial Lite IV Intel FPGA IP estas jena: 1. Aserti tx_pcs_fec_phy_reset_n, tx_core_rst_n, kaj reconfig_reset
samtempe por restarigi la F-kahelon malmola IP, MAC, kaj reagordaj blokoj. Liberigu tx_pcs_fec_phy_reset_n kaj reagordi rekomencigitan post atendado de tx_reset_ack por certigi, ke la blokoj estas ĝuste rekomencigitaj. 2. La IP tiam asertas la signalojn phy_tx_lanes_stable, tx_pll_locked kaj phy_ehip_ready post kiam tx_pcs_fec_phy_reset_n reset estas liberigita, por indiki ke la TX PHY estas preta por transdono. 3. La signalo tx_core_rst_n malaktivigas post kiam phy_ehip_ready-signalo altiĝas. 4. La IP komencas transdoni IDLE signojn sur la MII-interfaco post kiam la MAC estas el rekomencigita. Ekzistas neniu postulo por TX-lenparaleligo kaj svingado ĉar ĉiuj lenoj uzas la saman horloĝon. 5. Dum elsendado de IDLE-signoj, la MAC asertas la tx_link_up-signalon. 6. La MAC tiam komencas elsendi ALIGN parigitan kun START/END aŭ END/START CW je fiksa intervalo por komenci la lenan vicigprocezon de la konektita ricevilo.

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 38

Sendu Rimarkojn

4. Funkcia Priskribo 683074 | 2022.04.28

Figuro 26.

TX Restarigi kaj Inicialiga Tempodiagramo
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _ŝlosita

phy_tx_lanes_stable

phy_ehip_preta

tx_li nk_up

7
5 6 8

4.4.2. RX Restarigi kaj Inicialiga Sekvenco
La RX-restarigita sekvenco por F-Tile Serial Lite IV Intel FPGA IP estas jena:
1. Aserti rx_pcs_fec_phy_reset_n, rx_core_rst_n, kaj reconfig_reset samtempe por restarigi la F-kahelan malmolan IP, MAC, kaj reagordaj blokoj. Liberigu rx_pcs_fec_phy_reset_n kaj reagordi reagordi post atendado de rx_reset_ack por certigi, ke la blokoj estas ĝuste rekomencigitaj.
2. La IP tiam asertas la signalon phy_rx_pcs_ready post kiam la kutima PCS-restarigita estas liberigita, por indiki RX PHY estas preta por transdono.
3. La signalo rx_core_rst_n malaktivigas post kiam la signalo phy_rx_pcs_ready altiĝas.
4. La IP komencas la procezon de vicigo de la vojo post kiam la RX MAC-restarigita estas liberigita kaj ricevinte ALIGN parigitan kun START/END aŭ END/START CW.
5. La RX deskew-bloko asertas la rx_link_up-signalon post kiam la vicigo por ĉiuj lenoj finiĝis.
6. La IP tiam asertas la rx_link_up-signalon al la uzanta logiko por indiki, ke la RX-ligo estas preta por komenci datuman ricevon.

Sendu Rimarkojn

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 39

4. Funkcia Priskribo 683074 | 2022.04.28

Figuro 27. RX-Restarigi kaj Inicialiga Tempodiagramo
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_preta

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Kalkulo de Efikeco de Ligo-Indico kaj Bandwidth

La F-Tile Serial Lite IV Intel FPGA IP-bendolarĝa efikeckalkulo estas kiel sube:

Bandwidth-efikeco = raw_rate * 64/66 * (burst_size - burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period - 2) / srl4_align_period]

Tablo 17. Bandwidth Efficiency Variables Description

Variablo

Priskribo

raw_rate burst_size

Ĉi tiu estas la bitrapideco atingita de la seria interfaco. raw_rate = SERDES larĝo * transceiver horloĝfrekvenco Ekzample: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
Valoro de kreva grandeco. Por kalkuli averaĝan bendolarĝan efikecon, uzu komunan eksplodan grandvaloron. Por maksimuma indico, uzu maksimuman eksplodan grandecon.

burst_size_ovhd

La supervaloro de eksplodgrandeco.
En Plena reĝimo, la valoro burst_size_ovhd rilatas al la parigitaj CW-oj START kaj END.
En Baza reĝimo, ekzistas neniu burst_size_ovhd ĉar ekzistas neniuj parigitaj CW-oj START kaj END.

align_marker_period

La valoro de la periodo kie vicmarko estas enigita. La valoro estas 81920 horloĝciklo por kompilo kaj 1280 por rapida simulado. Ĉi tiu valoro estas akirita de la malmola logiko de PCS.

align_marker_width srl4_align_period

La nombro da horloĝcikloj kie valida vicigmarksignalo estas tenita alta.
La nombro da horloĝcikloj inter du vicigmarkoj. Vi povas agordi ĉi tiun valoron uzante la parametron Alignment Period en la IP-Parametro-Redaktilo.

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 40

Sendu Rimarkojn

4. Funkcia Priskribo 683074 | 2022.04.28
La kalkuloj de la ligkurzo estas kiel sube: Efika indico = bendolarĝa efikeco * raw_rate Vi povas akiri la maksimuman uzantan horloĝfrekvencon per la sekva ekvacio. La maksimuma uzanthorloĝfrekvenckalkulo supozas kontinuan datumfluon kaj neniu IDLE-ciklo okazas ĉe la uzantlogiko. Ĉi tiu indico estas grava dum dizajnado de la uzantlogiko FIFO por eviti FIFO-superfluon. Maksimuma uzanthorloĝfrekvenco = efika indico / 64

Sendu Rimarkojn

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 41

683074 | 2022.04.28 Sendu komentojn

5. Parametroj

Tablo 18. F-Tile Serial Lite IV Intel FPGA IP Parametro Priskribo

Parametro

Valoro

Defaŭlte

Priskribo

Ĝeneralaj Dezajnaj Opcioj

PMA modulada tipo

· PAM4 · NRZ

PAM4

Elektu la PCS-modulan reĝimon.

PMA Tipo

· FHT · FGT

FGT

Elektas la tipon de radioricevilo.

PMA-datumrapideco

· Por PAM4-reĝimo:
— FGT-ricevilo-tipo: 20 Gbps 58 Gbps
— FHT-disradiilo-tipo: 56.1 Gbps, 58 Gbps, 116 Gbps
· Por NRZ-reĝimo:
— FGT-ricevilo-tipo: 10 Gbps 28.05 Gbps
— FHT-ricevilo-tipo: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

Specifas la efikan datumfrekvencon ĉe la eligo de la radioricevilo asimilante dissendon kaj aliajn ŝarĝojn. La valoro estas kalkulita de la IP rondigante ĝis 1 dekuma loko en Gbps-unuo.

PMA-reĝimo

· Duplex · Tx · Rx

Dupleksa

Por FHT-disradiilo-speco, la subtenata direkto estas dupleksa nur. Por FGT-disradiilo-speco, la subtenata direkto estas Duplex, Tx, kaj Rx.

Nombro de PMA

· Por PAM4-reĝimo:

lenoj

- 1 ĝis 12

· Por NRZ-reĝimo:

- 1 ĝis 16

Elektu la nombron da lenoj. Por simpla dezajno, la subtenata nombro da lenoj estas 1.

PLL-referenca horloĝfrekvenco

· Por FHT-ricevilo-tipo: 156.25 MHz
· Por FGT-ricevilo-tipo: 27.5 MHz 379.84375 MHz, depende de la elektita transceiver-datumrapideco.

· Por FHT-ricevilo-tipo: 156.25 MHz
· Por FGT-ricevilo-tipo: 165 MHz

Specifas la referencan horloĝfrekvencon de la dissendilo.

Sistemo PLL

—

referenca horloĝo

frekvenco

170 MHz

Disponebla nur por FHT-dissendilo. Specifas la System PLL-referenchorloĝon kaj estos uzata kiel enigo de F-Tile Reference kaj System PLL Clocks Intel FPGA IP por generi la System PLL-horloĝon.

Sistemo PLL-frekvenco
Aligiĝo Periodo

— 128 65536

Ebligu RS-FEC

Ebligu

876.5625 MHz 128 Ebligi

Specifas la System PLL-horloĝfrekvencon.
Specifas la vic-markperiodon. La valoro devas esti x2. Ŝaltu por ebligi la funkcion RS-FEC.
daŭrigis…

ISO 9001:2015 Registrita

5. Parametroj 683074 | 2022.04.28

Parametro

Valoro

Defaŭlte

Priskribo

Malebligu

Por modula reĝimo de PAM4 PCS, RS-FEC ĉiam estas ebligita.

Uzantinterfaco

Streaming reĝimo

· PLENA · BAZA

Plena

Elektu la datumfluon por la IP.

Plena: Ĉi tiu reĝimo sendas ciklon de komenco-de-pako kaj fino-de-pakaĵo ene de kadro.

Baza: Ĉi tio estas pura fluanta reĝimo kie datumoj estas senditaj sen komenco de pako, malplena kaj fino de pako por pliigi bendolarĝon.

Ebligu CRC

Ebligi Malebligi

Malebligu

Ŝaltu por ebligi CRC-eraro-detekton kaj korekton.

Ebligu aŭtomatan vicigon

Ebligi Malebligi

Malebligu

Ŝaltu por ebligi aŭtomatan laŭlinian funkcion.

Ebligu sencimigan finpunkton

Ebligi Malebligi

Malebligu

Kiam ACTIVE, la F-Tile Serial Lite IV Intel FPGA IP inkluzivas enigitan Debug Endpoint, kiu interne konektas al la memor-mapita interfaco de Avalon. La IP povas plenumi certajn testojn kaj sencimigi funkciojn per JTAG uzante la Sistemkonzolon. Defaŭlta valoro estas Off.

Simpleksa Kunfandado (Ĉi tiu parametra agordo disponeblas nur kiam vi elektas FGT-duan simplan dezajnon.)

RSFEC ebligita sur la alia Serial Lite IV Simplex IP metita ĉe la sama(j) FGT-kanalo(j)

Ebligi Malebligi

Malebligu

Enŝaltu ĉi tiun opcion se vi postulas miksaĵon de agordo kun RS-FEC ebligita kaj malebligita por la F-Tile Serial Lite IV Intel FPGA IP en duobla simpla dezajno por NRZ-ricevila reĝimo, kie kaj TX kaj RX estas metitaj sur la saman FGT. kanalo(j).

Sendu Rimarkojn

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 43

683074 | 2022.04.28 Sendu komentojn

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals

6.1. Horloĝaj Signaloj

Tabelo 19. Horloĝaj Signaloj

Nomo

Larĝa Direkto

Priskribo

tx_core_clkout

Eligu TX-kernhorloĝon por la TX-adaptita PCS-interfaco, TX MAC kaj uzantlogikoj en

la TX-datumvojo.

Ĉi tiu horloĝo estas generita de la kutima PCS-bloko.

rx_core_clkout

Eligi RX-kernhorloĝon por la RX-adaptita PCS-interfaco, RX deskew FIFO, RX MAC

kaj uzantlogikoj en la RX-datumvojo.

Ĉi tiu horloĝo estas generita de la kutima PCS-bloko.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Eniga Transceiver referenca horloĝo.

Kiam la elsendilo-tipo estas agordita al FGT, konektu ĉi tiun horloĝon al la eliga signalo (out_refclk_fgt_0) de la F-Tile Reference kaj System PLL Clocks Intel FPGA IP. Kiam la dissendila tipo estas agordita al FHT, konektu

ĉi tiu horloĝo al la eliga signalo (out_fht_cmmpll_clk_0) de la F-Tile Reference kaj System PLL Clocks Intel FPGA IP.

Vidu al Parametroj por subtenata frekvenca gamo.

Eniga Eniga horloĝo por transceptora reagorda interfaco.

La horloĝfrekvenco estas 100 ĝis 162 MHz.

Konektu ĉi tiun enigan horloĝan signalon al eksteraj horloĝaj cirkvitoj aŭ oscilatoroj.

Eniga Eniga horloĝo por transceptora reagorda interfaco.

La horloĝfrekvenco estas 100 ĝis 162 MHz.

Konektu ĉi tiun enigan horloĝan signalon al eksteraj horloĝaj cirkvitoj aŭ oscilatoroj.

out_systempll_clk_ 1

Enigo

Sistema PLL-horloĝo.
Konektu ĉi tiun horloĝon al la eliga signalo (out_systempll_clk_0) de la F-Tile Reference kaj System PLL Clocks Intel FPGA IP.

Rilataj Informaj Parametroj sur paĝo 42

6.2. Restarigi Signalojn

Tabelo 20. Restarigi Signalojn

Nomo

Larĝa Direkto

tx_core_rst_n

Enigo

Horloĝa Domajno Nesinkrona

rx_core_rst_n

Enigo

Nesinkrona

tx_pcs_fec_phy_reset_n 1

Enigo

Nesinkrona

Priskribo

Aktiva-malalta rekomencigita signalo. Restarigas la F-Tile Serial Lite IV TX MAC.

Aktiva-malalta rekomencigita signalo. Restarigas la F-Tile Serial Lite IV RX MAC.

Aktiva-malalta rekomencigita signalo.

daŭrigis…

ISO 9001:2015 Registrita

6. F-Tile Seria Lite IV Intel FPGA IP Interfaco Signaloj 683074 | 2022.04.28

Nomo

Larĝo Direkto Horloĝo Domajno

Priskribo

Restarigas la F-Tile Serial Lite IV TX kutimajn Komputilojn.

rx_pcs_fec_phy_reset_n 1

Enigo

Nesinkrona

Aktiva-malalta rekomencigita signalo. Restarigas la F-Tile Serial Lite IV RX kutimajn Komputilojn.

reconfig_reset

Enigo

reconfig_clk Aktiva-alta rekomencigita signalo.

Restarigas la memor-mapitan interfacan reaggordblokon.

reconfig_sl_reset

Enigu reconfig_sl_clk Aktiva-alta rekomencigita signalo.

Restarigas la memor-mapitan interfacan reaggordblokon.

6.3. MAC Signaloj

Tabelo 21.

TX MAC Signaloj
En ĉi tiu tabelo, N reprezentas la nombron da lenoj fiksitaj en la IP-parametroredaktilo.

Nomo

Larĝo

Direkto Horloĝa Domajno

Priskribo

tx_avs_preta

Eligi tx_core_clkout Avalon fluanta signalo.

Kiam asertita, indikas ke la TX MAC estas preta akcepti datumojn.

tx_avs_data

· (64*N)*2 (PAM4-reĝimo)
· 64*N (NRZ-reĝimo)

Enigo

tx_core_clkout Avalon fluanta signalo. TX-datumoj.

tx_avs_channel

Enigu tx_core_clkout Avalon fluanta signalo.

La kanalnumero por datumoj translokigitaj en la nuna ciklo.

Ĉi tiu signalo ne disponeblas en Baza reĝimo.

tx_avs_valid

Enigu tx_core_clkout Avalon fluanta signalo.

Kiam asertita, indikas ke la TX-datumsignalo estas valida.

tx_avs_startofpacket

Enigu tx_core_clkout Avalon fluanta signalo.

Se asertita, indikas la komencon de TX-datumpakaĵo.

Aserti nur por unu sola horloĝa ciklo por ĉiu pako.

Ĉi tiu signalo ne disponeblas en Baza reĝimo.

tx_avs_endofpacket

Enigu tx_core_clkout Avalon fluanta signalo.

Se asertita, indikas la finon de TX-datumpakaĵo.

Aserti nur por unu sola horloĝa ciklo por ĉiu pako.

Ĉi tiu signalo ne disponeblas en Baza reĝimo.

tx_avs_malplena

Enigu tx_core_clkout Avalon fluanta signalo.

Indikas la nombron da nevalidaj vortoj en la fina eksplodo de la TX-datumoj.

Ĉi tiu signalo ne disponeblas en Baza reĝimo.

tx_num_valid_bytes_eob

Enigo

tx_core_clkout

Indikas la nombron da validaj bajtoj en la lasta vorto de la fina eksplodo. Ĉi tiu signalo ne disponeblas en Baza reĝimo.
daŭrigis…

Sendu Rimarkojn

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 45

6. F-Tile Seria Lite IV Intel FPGA IP Interfaco Signaloj 683074 | 2022.04.28

Nomu tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Larĝo 1
1 1
N 5

Direkto Horloĝa Domajno

Priskribo

Enigo

tx_core_clkout

Se asertita, tiu signalo iniciatas uzant-difinitan informciklon.
Aserti ĉi tiun signalon je la sama horloĝa ciklo kiel tx_startofpacket aserto.
Ĉi tiu signalo ne disponeblas en Baza reĝimo.

Eligo tx_core_clkout Kiam asertita, indikas ke la TX-datumligo estas preta por transdono de datumoj.

Eligo

tx_core_clkout

Se asertita, tiu signalo iniciatas lenojn re-alignigon.
Aserti ĉi tiun signalon por unu horloĝa ciklo por ekigi la MAC por sendi ALIGN CW.

Enigo

tx_core_clkout Kiam asertita, la MAC injektas CRC32-eraron al elektitaj lenoj.

Eligo tx_core_clkout Ne uzata.

La sekva tempodiagramo montras ekzampLe de TX-datumtranssendoj de 10 vortoj de uzantlogiko trans 10 TX-serialoj.

Figuro 28.

TX-Datumtranssendo-Tempodiagramo
tx_core_clkout

tx_avs_valid

tx_avs_preta

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,...,9

… N-10..

Leno 0

…………

STRT 0 10

N-10 END STRT 0

Leno 1

…………

STRT 1 11

N-9 END STRT 1

N-10 END IDLE IDLE N-9 END IDLE IDLE

Leno 9

…………

STRT 9 19

N-1 END STRT 9

N-1 FINO IDLE IDLE

Tabelo 22.

RX MAC Signaloj
En ĉi tiu tabelo, N reprezentas la nombron da lenoj fiksitaj en la IP-parametroredaktilo.

Nomo

Larĝo

Direkto Horloĝa Domajno

Priskribo

rx_avs_preta

Enigu rx_core_clkout Avalon fluanta signalo.

Kiam asertita, indikas ke la uzantlogiko estas preta akcepti datumojn.

rx_avs_data

(64*N)*2 (PAM4-reĝimo)
64*N (NRZ-reĝimo)

Eligo

rx_core_clkout Avalon fluanta signalo. RX-datumoj.

rx_avs_channel

Eligi rx_core_clkout Avalon fluanta signalo.

La kanalnumero por datumoj estantaj

ricevita sur la nuna ciklo.

Ĉi tiu signalo ne disponeblas en Baza reĝimo.

rx_avs_valid

Eligi rx_core_clkout Avalon fluanta signalo.

daŭrigis…

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 46

Sendu Rimarkojn

6. F-Tile Seria Lite IV Intel FPGA IP Interfaco Signaloj 683074 | 2022.04.28

Nomo

Larĝo

Direkto Horloĝa Domajno

Priskribo

Kiam asertita, indikas ke la RX-datumsignalo estas valida.

rx_avs_startofpacket

Eligi rx_core_clkout Avalon fluanta signalo.

Se asertita, indikas la komencon de RX-datumpakaĵo.

Aserti nur por unu sola horloĝa ciklo por ĉiu pako.

Ĉi tiu signalo ne disponeblas en Baza reĝimo.

rx_avs_endofpacket

Eligi rx_core_clkout Avalon fluanta signalo.

Se asertita, indikas la finon de RX-datumpakaĵo.

Aserti nur por unu sola horloĝa ciklo por ĉiu pako.

Ĉi tiu signalo ne disponeblas en Baza reĝimo.

rx_avs_malplena

Eligi rx_core_clkout Avalon fluanta signalo.

Indikas la nombron da nevalidaj vortoj en la fina eksplodo de la RX-datumoj.

Ĉi tiu signalo ne disponeblas en Baza reĝimo.

rx_num_valid_bytes_eob

Eligo

rx_core_clkout Indikas la nombron da validaj bajtoj en la lasta vorto de la fina eksplodo.
Ĉi tiu signalo ne disponeblas en Baza reĝimo.

rx_is_usr_cmd

Eligo rx_core_clkout Kiam asertita, ĉi tiu signalo iniciatas uzanto-

difinita informa ciklo.

Aserti ĉi tiun signalon je la sama horloĝa ciklo kiel tx_startofpacket aserto.

Ĉi tiu signalo ne disponeblas en Baza reĝimo.

rx_link_up

Eligo rx_core_clkout Kiam asertita, indikas la RX-datumligon

estas preta por ricevo de datumoj.

rx_link_reinit

Enigo rx_core_clkout Kiam asertita, ĉi tiu signalo iniciatas lenojn

realiĝo.

Se vi malŝaltas Ebligi Aŭtomatan Alineadon, asertu ĉi tiun signalon por unu horloĝa ciklo por ekigi la MAC por realigi la vojojn. Se la Ebligu Aŭtomatan Alignigon estas agordita, la MAC realigas la lenojn aŭtomate.

Ne aserti ĉi tiun signalon kiam Enable Auto Alignment estas agordita.

rx_eraro

(N*2*2)+3 (PAM4-reĝimo)
(N*2)*3 (NRZ-reĝimo)

Eligo

rx_core_clkout

Se asertita, indikas ke erarkondiĉoj okazas en la RX-datumvojo.
· [(N*2+2):N+3] = Indikas PCS-eraron por specifa leno.
· [N+2] = Indikas eraron pri vicigo. Rekomencigi lenan paraleligon se ĉi tiu bito estas asertita.
· [N+1]= Indikas ke datumoj estas plusenditaj al la uzantlogiko kiam uzantlogiko ne estas preta.
· [N] = Indikas perdon de vicigo.
· [(N-1):0] = Indikas, ke la datumoj enhavas CRC-eraron.

Sendu Rimarkojn

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 47

6. F-Tile Seria Lite IV Intel FPGA IP Interfaco Signaloj 683074 | 2022.04.28

6.4. Transceiver Reconfiguration Signaloj

Tabelo 23.

PCS-Reagordaj Signaloj
En ĉi tiu tabelo, N reprezentas la nombron da lenoj fiksitaj en la IP-parametroredaktilo.

Nomo

Larĝo

Direkto Horloĝa Domajno

Priskribo

reconfig_sl_read

Enigu reconfig_sl_ PCS-reagordo legi komandon

clk

signaloj.

reconfig_sl_write

Enigu reconfig_sl_ PCS-reagordan skribon

clk

komandsignaloj.

reconfig_sl_adreso

14 bitoj + clogb2N

Enigo

reconfig_sl_ clk

Specifas PCS-reagordon Avalon-memor-mapita interfacadreso en elektita leno.
Ĉiu leno havas 14 bitojn kaj la supraj bitoj rilatas al la lena ofseto.
Example, por 4-lena NRZ/PAM4-dezajno, kun reconfig_sl_address[13:0] rilatanta al la adresvaloro:
· reconfig_sl_address[15:1 4] agordita al 00 = adreso por leno 0.
· reconfig_sl_address[15:1 4] agordita al 01 = adreso por leno 1.
· reconfig_sl_address[15:1 4] agordita al 10 = adreso por leno 2.
· reconfig_sl_address[15:1 4] agordita al 11 = adreso por leno 3.

reconfig_sl_readdata

Eligo reconfig_sl_ Specifas PCS-reagordajn datumojn

clk

legita per preta ciklo en a

elektita vojo.

reconfig_sl_waitrequest

Eligo reconfig_sl_ Reprezentas PCS-reagordon

clk

Avalon memor-mapita interfaco

haltsignalo en elektita leno.

reconfig_sl_writedata

Enigo reconfig_sl_ Specifas PCS-reagordajn datumojn

clk

esti skribita sur skribciklo en a

elektita vojo.

reconfig_sl_readdata_vali

Eligo

reconfig_sl_ Specifas PCS-reagordon

clk

ricevitaj datumoj validas en elektita

lane.

Tabelo 24.

F-Tile Malmolaj IP-Reagordaj Signaloj
En ĉi tiu tabelo, N reprezentas la nombron da lenoj fiksitaj en la IP-parametroredaktilo.

Nomo

Larĝo

Direkto Horloĝa Domajno

Priskribo

reconfig_read

Enigu reconfig_clk PMA-reagordo legita

komandsignaloj.

reconfig_write

Enigu reconfig_clk PMA-reagordan skribon

komandsignaloj.

reconfig_adreso

18 bitoj + clog2bN

Enigo

reconfig_clk

Specifas PMA-Avalon-memormapitan interfacadreson en elektita leno.
daŭrigis…

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 48

Sendu Rimarkojn

6. F-Tile Seria Lite IV Intel FPGA IP Interfaco Signaloj 683074 | 2022.04.28

Nomo
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Larĝo
32 1 32 1

Direkto Horloĝa Domajno

Priskribo

En ambaŭ PAM4 ad NRZ-reĝimoj, ĉiu leno havas 18 bitojn kaj la ceteraj supraj bitoj rilatas al la lena ofseto.
Example, por 4-lena dezajno:
· reconfig_address[19:18] agordita al 00 = adreso por leno 0.
· reconfig_address[19:18] agordita al 01 = adreso por leno 1.
· reconfig_address[19:18] agordita al 10 = adreso por leno 2.
· reconfig_address[19:18] agordita al 11 = adreso por leno 3.

Eligo

reconfig_clk Specifas PMA-datumojn por legi per preta ciklo en elektita leno.

Eligo

reconfig_clk Reprezentas PMA Avalon memormapped interfaco haltsignalon en elektita leno.

Enigo

reconfig_clk Specifas PMA-datumojn por esti skribitaj sur skribciklo en elektita leno.

Eligo

reconfig_clk Specifas ke la ricevita datumo pri reagordo de PMA validas en elektita leno.

6.5. PMA Signaloj

Tabelo 25.

PMA Signaloj
En ĉi tiu tabelo, N reprezentas la nombron da lenoj fiksitaj en la IP-parametroredaktilo.

Nomo

Larĝo

Direkto Horloĝa Domajno

Priskribo

phy_tx_lanes_stable

N*2 (PAM4-reĝimo)
N (NRZ-reĝimo)

Eligo

Nesinkrona Kiam asertita, indikas ke TX-datumvojo estas preta sendi datumojn.

tx_pll_locked

N*2 (PAM4-reĝimo)
N (NRZ-reĝimo)

Eligo

Nesinkrona Kiam asertita, indikas ke la TX PLL atingis ŝlosilstatuson.

phy_ehip_preta

N*2 (PAM4-reĝimo)
N (NRZ-reĝimo)

Eligo

Nesinkrona

Se asertita, indikas ke la kutima PCS kompletigis internan inicialigon kaj preta por transdono.
Ĉi tiu signalo asertas post tx_pcs_fec_phy_reset_n kaj tx_pcs_fec_phy_reset_nare malaktivigita.

tx_seriaj_datumoj

Eligo TX seria horloĝo TX seriaj pingloj.

rx_seriaj_datumoj

Enigo RX seria horloĝo RX seriaj pingloj.

phy_rx_block_lock

N*2 (PAM4-reĝimo)
N (NRZ-reĝimo)

Eligo

Nesinkrona Kiam asertita, indikas ke la 66b blokparaleligo finiĝis por la lenoj.

rx_cdr_lock

N*2 (PAM4-reĝimo)

Eligo

Nesinkrona

Kiam asertita, indikas ke la reakiritaj horloĝoj estas ŝlositaj al datumoj.
daŭrigis…

Sendu Rimarkojn

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 49

6. F-Tile Seria Lite IV Intel FPGA IP Interfaco Signaloj 683074 | 2022.04.28

Nomu phy_rx_pcs_ready phy_rx_hi_ber

Larĝo

Direkto Horloĝa Domajno

Priskribo

N (NRZ-reĝimo)

N*2 (PAM4-reĝimo)
N (NRZ-reĝimo)

Eligo

Nesinkrona

Se asertita, indikas, ke la RX-lenoj de la responda Ethernet-kanalo estas plene vicigitaj kaj pretaj ricevi datumojn.

N*2 (PAM4-reĝimo)
N (NRZ-reĝimo)

Eligo

Nesinkrona

Se asertita, indikas, ke la RX-PCS de la ekvivalenta Ethernet-kanalo estas en stato HI BER.

F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo 50

Sendu Rimarkojn

683074 | 2022.04.28 Sendu komentojn

7. Desegni kun F-Tile Serial Lite IV Intel FPGA IP

7.1. Restarigi Gvidliniojn
Sekvu ĉi tiujn rekomencigitajn gvidliniojn por efektivigi vian sistemnivelan rekomencigon.
· Ligu tx_pcs_fec_phy_reset_n kaj rx_pcs_fec_phy_reset_n signalojn kune sur la sistemnivelo por restarigi la TX kaj RX PCS samtempe.
· Aserti signalojn tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n, kaj reconfig_reset samtempe. Rigardu al Restarigi kaj Ligi-Initialigon por pliaj informoj pri la IP-restarigi kaj inicialigaj sekvencoj.
· Tenu tx_pcs_fec_phy_reset_n, kaj rx_pcs_fec_phy_reset_n signalojn malalte, kaj reconfig_reset signalon alte kaj atendu ke tx_reset_ack kaj rx_reset_ack taŭge rekomencu la F-kahelan malmolan IP kaj la reagordaj blokoj.
· Por atingi rapidan ligon inter FPGA-aparatoj, restarigi la konektitajn F-Tile Serial Lite IV Intel FPGA-IP-ojn samtempe. Vidu al F-Tile Serial Lite IV Intel FPGA IP Design Example Uzantgvidilo por informoj pri monitorado de la IP TX kaj RX-ligo uzante la ilaron.
Rilataj Informoj
· Restarigi kaj Ligi Inicialigon sur paĝo 37
· F-Tile Serial Lite IV Intel FPGA IP Design Example Uzantgvidilo

7.2. Gvidlinioj pri Eraro Pritraktanta

La sekva tabelo listigas la gvidliniojn pri erartraktado por erarkondiĉoj kiuj povas okazi kun la F-Tile Serial Lite IV Intel FPGA IP-dezajno.

Tabelo 26. Gvidlinioj pri Erara Kondiĉo kaj Pritraktado

Erara Kondiĉo
Unu aŭ pluraj lenoj ne povas establi komunikadon post antaŭfiksita tempokadro.

Gvidlinioj
Efektivigu tempigsistemon por restarigi la ligon ĉe la aplika nivelo.

Leno perdas komunikadon post kiam komunikado estas establita.
Leno perdas komunikadon dum la deklinigprocezo.

Ĉi tio povas okazi post aŭ dum la fazoj de transigo de datumoj. Efektivigu detekton de perdo de ligo ĉe la aplikaĵa nivelo kaj restarigi la ligon.
Efektivigu ligan rekomencigan procezon por la erara leno. Vi devas certigi, ke la tabulo-vojigo ne superas 320 UI.

Perdlena paraleligo post kiam ĉiuj lenoj estis vicigitaj.

Ĉi tio povas okazi post aŭ dum fazoj de transigo de datumoj. Efektivigu detekton de perdo de lena vicigo ĉe la aplikaĵnivelo por rekomenci la procezon de la lena paraleligo.

ISO 9001:2015 Registrita

683074 | 2022.04.28 Sendu komentojn

8. F-Tile Serial Lite IV Intel FPGA IP User Guide Archives

IP-versioj estas la samaj kiel la versioj de la programaro Intel Quartus Prime Design Suite ĝis v19.1. De Intel Quartus Prime Design Suite programaro versio 19.2 aŭ pli posta, IP-kernoj havas novan IP-versiadskemon.

Se IP-kernversio ne estas listigita, la uzantgvidilo por la antaŭa IP-kernversio validas.

Intel Quartus Prime Version
21.3

IP Kerna Versio 3.0.0

Uzantgvidilo F-Tile Serial Lite IV Intel® FPGA IP Uzantgvidilo

ISO 9001:2015 Registrita

683074 | 2022.04.28 Sendu komentojn

9. Dokumenta Reviziohistorio por la F-Tile Serial Lite IV Intel FPGA IP User Guide

Dokumentversio 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Intel Quartus Prime Version
22.1
21.3 21.3 21.2

IP-Versio 5.0.0
3.0.0 3.0.0 2.0.0

Ŝanĝoj
· Ĝisdatigita Tabelo: F-Tile Serial Lite IV Intel FPGA IP Trajtoj — Ĝisdatigita Data Transfer-priskribo kun plia FHT-transceptora indico-subteno: 58G NRZ, 58G PAM4 kaj 116G PAM4
· Ĝisdatigita Tabelo: F-Tile Serial Lite IV Intel FPGA IP Parametro Priskribo — Aldonita nova parametro · Sistemo PLL-referenca horloĝo-frekvenco · Ebligi sencimigan finpunkton — Ĝisdatigis la Valorojn por PMA-datumrapideco — Ĝisdatigita parametra nomado por kongrui kun GUI
· Ĝisdatigis la priskribon por transdono de datumoj en Tabelo: F-Tile Serial Lite IV Intel FPGA IP Features.
· Renomita tabelnomo IP al F-Tile Serial Lite IV Intel FPGA IP Parametro Priskribo en la Parametroj sekcio por klareco.
· Ĝisdatigita Tabelo: IP-parametroj: — Aldonita nova parametro-RSFEC ebligita sur la alia Seria Lite IV Simplex IP metita ĉe la sama FGT-kanalo(j). — Ĝisdatigis la defaŭltajn valorojn por Transceiver-referenca horloĝfrekvenco.
Komenca eldono.

ISO 9001:2015 Registrita

Dokumentoj/Rimedoj

	intel F Tile Serial Lite IV Intel FPGA IP [pdf] Uzantogvidilo F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [pdf] Uzantogvidilo F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP