intel 4G Turbo-V FPGA IP
Mahitungod sa 4G Turbo-V Intel® FPGA IP
Ang forward-error correction (FEC) nga mga kodigo sa kanal kasagarang nagpauswag sa episyente sa enerhiya sa mga wireless nga sistema sa komunikasyon. Ang mga turbo code angay alang sa 3G ug 4G nga mga komunikasyon sa mobile (pananglitan, sa UMTS ug LTE) ug mga komunikasyon sa satellite. Mahimo nimong gamiton ang mga Turbo code sa ubang mga aplikasyon nga nanginahanglan kasaligan nga pagbalhin sa kasayuran sa mga link sa komunikasyon nga gipugngan sa bandwidth o latency sa presensya sa makadaot nga kasaba sa datos. Ang 4G Turbo-V Intel® FPGA IP naglangkob sa usa ka downlink ug uplink accelerator alang sa vRAN ug naglakip sa Turbo Intel FPGA IP. Ang downlink accelerator nagdugang sa redundancy sa data sa porma sa parity information.Ang uplink accelerator nagpahimulos sa redundancy aron matul-id ang usa ka makatarunganon nga gidaghanon sa channel errors.
May Kalabutan nga Impormasyon
- Turbo Intel FPGA IP Giya sa Gumagamit
- 3GPP TS 36.212 nga bersyon 15.2.1 Pagpagawas 15
4G Turbo-V Intel FPGA IP Features
Ang downlink accelerator naglakip sa:
- Code block cyclic redundancy code (CRC) attachment
- Turbo encoder
- Turbo rate matcher nga adunay:
- Subblock interleaver
- Tigkolekta sa bit
- Tigpili sa bit
- Bit pruner
Ang uplink accelerator naglakip sa:
- Subblock deinterleaver
- Turbo decoder nga adunay CRC check
Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kostumer sa Intel nga makuha ang pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo. *Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.
4G Turbo-V Intel FPGA IP Device Suporta sa Pamilya
Ang Intel nagtanyag sa mosunod nga lebel sa suporta sa device alang sa Intel FPGA IP:
- Advance nga suporta—ang IP anaa alang sa simulation ug compilation para niining device family. FPGA programming file (.pof) nga suporta dili magamit alang sa Quartus Prime Pro Stratix 10 Edition Beta software ug tungod niini dili masiguro ang pagsira sa timing sa IP. Ang mga modelo sa timing naglakip sa inisyal nga pagbanabana sa engineering sa mga paglangan base sa sayo nga impormasyon sa post-layout. Ang mga modelo sa timing mahimong usbon samtang ang pagsulay sa silicon nagpauswag sa correlation tali sa aktwal nga silicon ug sa mga modelo sa timing. Mahimo nimong gamiton kini nga IP core para sa sistema sa arkitektura ug mga pagtuon sa paggamit sa kapanguhaan, simulation, pinout, sistema latency assessments, basic timing assessments (pipeline budgeting), ug I/O transfer strategy (data-path width, burst depth, I/O standards tradeoffs ).
- Preliminary nga suporta—Gipamatud-an sa Intel ang IP core nga adunay mga preliminary timing nga modelo para sa kini nga device family. Ang IP core nakab-ot sa tanan nga mga kinahanglanon sa pag-andar, apan mahimo pa nga moagi sa pag-analisa sa oras alang sa pamilya sa aparato. Mahimo nimo kini gamiton sa mga disenyo sa produksiyon uban ang pag-amping.
- Katapusan nga suporta—Gipamatud-an sa Intel ang IP nga adunay mga modelo sa katapusan nga timing alang sa kini nga pamilya sa aparato. Nakab-ot sa IP ang tanan nga kinahanglanon sa pag-andar ug oras alang sa pamilya sa aparato. Mahimo nimo kini gamiton sa mga disenyo sa produksiyon.
4G Turbo-V IP Device Suporta sa Pamilya
| Pamilya sa Device | Suporta |
| Intel Agilex™ | Abante |
| Intel Arria® 10 | Katapusan |
| Intel Stratix® 10 | Abante |
| Ang ubang mga pamilya sa device | Walay suporta |
Pagpagawas sa Impormasyon alang sa 4G Turbo-V Intel FPGA IP
Ang mga bersyon sa Intel FPGA IP motakdo sa mga bersyon sa software sa Intel Quartus® Prime Design Suite hangtod sa v19.1. Sugod sa Intel Quartus Prime Design Suite software version 19.2, ang Intel FPGA IP adunay bag-ong versioning scheme. Ang Intel FPGA IP version (XYZ) nga numero mahimong mausab sa matag Intel Quartus Prime software version. Usa ka pagbag-o sa:
- Ang X nagpakita sa usa ka mayor nga rebisyon sa IP. Kung imong gi-update ang Intel Quartus Prime software, kinahanglan nimo nga i-regenerate ang IP.
- Gipakita sa Y nga ang IP naglakip sa bag-ong mga bahin. I-regenerate ang imong IP aron maapil kining mga bag-ong feature.
- Gipakita sa Z nga ang IP naglakip sa gagmay nga mga pagbag-o. I-regenerate ang imong IP aron maapil kini nga mga pagbag-o.
4G Turbo-V IP Release Impormasyon
| butang | Deskripsyon |
| Bersyon | 1.0.0 |
| Petsa sa Pagpagawas | Abril 2020 |
4G Turbo-V nga Pagganap ug Paggamit sa Kapanguhaan
Gimugna sa Intel ang paggamit ug pasundayag sa kahinguhaan pinaagi sa pagtipon sa mga disenyo gamit ang Intel Quartus Prime software v19.1. Gamita lang kining gibanabana nga resulta para sa sayo nga pagbanabana sa mga kahinguhaan sa FPGA (eg adaptive logic modules (ALMs)) nga gikinahanglan sa usa ka proyekto. Ang target frequency mao ang 300 MHz.
Ang Downlink Accelerator Resource Utilization ug Maximum Frequency para sa Intel Arria 10 Devices
| Module | fMAX (MHz) | Mga ALM | mga ALUT | Mga rehistro | Memorya (Bit) | Mga bloke sa RAM (M20K) | Mga bloke sa DSP |
| Downlink accelerator | 325.63 | 9,373 | 13,485 | 14,095 | 297,472 | 68 | 8 |
| Pagdugtong sa CRC | 325.63 | 39 | 68 | 114 | 0 | 0 | 0 |
| Turbo encoder | 325.63 | 1,664 | 2,282 | 1154 | 16,384 | 16 | 0 |
| Rate matcher | 325.63 | 7,389 | 10,747 | 12,289 | 274,432 | 47 | 8 |
| Subblock interleaver | 325.63 | 2,779 | 3,753 | 5,559 | 52,416 | 27 | 0 |
| Tigkolekta sa bit | 325.63 | 825 | 1,393 | 2,611 | 118,464 | 13 | 4 |
| Bit selector ug pruner | 325.63 | 3,784 | 5,601 | 4,119 | 103,552 | 7 | 4 |
Uplink Accelerator Resource Utilization ug Maximum Frequency para sa Intel Arria 10 Devices
| Module | fMAX (MHz) | Mga ALM | Mga rehistro | Memorya (Bit) | Mga bloke sa RAM (M20K) | Mga bloke sa DSP |
| Uplink accelerator | 314.76 | 29480 | 30,280 | 868,608 | 71 | 0 |
| Subblock deinterleaver | 314.76 | 253 | 830 | 402,304 | 27 | 0 |
| Turbo decoder | 314.76 | 29,044 | 29,242 | 466,304 | 44 | 0 |
Pagdesinyo gamit ang 4G Turbo-V Intel FPGA IP
4G Turbo-V IP Direktoryo Structure
Kinahanglan nimo nga mano-mano nga i-install ang IP gikan sa IP installer.
Istruktura sa Direktoryo sa Pag-instalar
Pagmugna og 4G Turbo-V IP
Makahimo ka og downlink o uplink accelerator. Para sa uplink accelerator, ilisan ang dl sa ul sa direktoryo o file mga ngalan.
- Ablihi ang Intel Quartus Prime Pro software.
- Pagpili File ➤ Bag-ong Project Wizard.
- I-klik ang Sunod.
- Pagsulod sa ngalan sa Proyekto dl_fec_wrapper_top ug isulod ang lokasyon sa proyekto.
- Pilia ang Arria 10 device.
- I-klik ang Tapos.
- Ablihi ang dl_fec_wrapper_top.qpf file anaa sa direktoryo sa proyekto Ang project wizard makita.
- Sa tab nga Designer sa Platform:
- Paghimo sa dl_fec_wrapper_top.ip file gamit ang hardware tcl file.
- I-klik ang Paghimo og HDL aron makamugna ang disenyo files.
- Sa tab nga Generate, i-klik ang Generate Test bench system.
- I-klik ang Add All aron idugang ang synthesis files sa proyekto. Ang files anaa sa src\ip\dl_fec_wrapper_top\dl_fec_wrapper_10\synth.
- Ibutang ang dl_fec_wrapper_top.v file isip top level entity.
- I-klik ang Start Compilation aron ma-compile kini nga proyekto.
Pag-simulate sa usa ka 4G Turbo-V IP
Kini nga tahas alang sa pagtulad sa usa ka downlink accelerator. Aron ma-simulate ang usa ka uplink accelerator ilisan ang dl sa ul sa matag direktoryo o file ngalan.
- Ablihi ang ModelSim 10.6d FPGA Edition simulator.
- Usba ang direktoryo sa src\ip\dl_fec_wrapper_top_tb \dl_fec_wrapper_top_tb\sim\mentor
- Usba ang QUARTUS_INSTALL_DIR ngadto sa imong Intel Quartus Prime nga direktoryo sa msim_setup.tcl file, nga anaa sa \sim\mentor directory
- Pagsulod sa command do load_sim.tcl command sa transcript window. Kini nga sugo nagmugna sa librarya files ug nag-compile ug nag-simulate sa tinubdan files sa msim_setup.tcl file. Ang mga vector sa pagsulay anaa sa filename_update.sv sa \sim nga direktoryo.
Ang fileupdate sa ngalan File Istruktura
- Katugbang nga test vector files anaa sa sim\mentor\test_vectors
- Ang Log.txt naglangkob sa resulta sa matag test packet.
- Para sa downlink accelerator, encoder_pass_fileAng .txt naglangkob sa pass report sa matag indeks sa mga test packet ug encoder_fileAng _error.txt naglangkob sa pakyas nga report sa matag indeks sa mga test packet.
- Alang sa uplink accelerator, Error_fileAng .txt naglangkob sa fail report sa matag indeks sa mga test packet.
4G Turbo-V Intel FPGA IP Functional Deskripsyon
Ang 4G Turbo-V Intel FPGA IP naglangkob sa usa ka downlink accelerator ug usa ka uplink accelerator.
- 4G Turbo-V Architecture sa panid 9
- 4G Turbo-V Signals ug Interfaces sa panid 11
- 4G Turbo-V Timing Diagram sa panid 15
- 4G Turbo-V Latency ug Throughput sa panid 18
4G Turbo-V nga Arkitektura
Ang 4G Turbo-V Intel FPGA IP naglangkob sa usa ka downlink accelerator ug usa ka uplink accelerator.
4G Downlink Accelerator
Ang 4G Turbo downlink accelerator naglangkob sa usa ka code block CRC attachment block ug usa ka Turbo encoder (Intel Turbo FPGA IP) ug rate matcher. Ang input data kay 8-bit ang gilapdon ug ang output data kay 24-bit ang gilapdon. Ang rate matcher naglangkob sa tulo ka subblock interleavers, usa ka gamay nga tigpili, ug usa ka gamay nga kolektor.
Ang 4G downlink accelerator nagpatuman sa usa ka code block CRC attachment nga adunay 8-bit parallel CRC computation algorithm. Ang input sa CRC attachment block kay 8-bit ang gilapdon. Sa normal nga mode, ang gidaghanon sa mga input sa CRC block kay k-24, diin ang k mao ang block size base sa size index. Ang dugang nga CRC sequence sa 24 bits gilakip sa umaabot nga code block sa data sa CRC attachment block ug unya moagi sa Turbo encoder. Sa CRC bypass mode, ang gidaghanon sa mga input kay k gidak-on sa 8-bit nga gilapdon nga gipasa sa Turbo encoder block.
Ang Turbo encoder naggamit ug parallel concatenated convolutional code. Ang convolutional encoder nag-encode sa usa ka information sequence ug laing convolutional encoder nag-encode sa interleaved nga bersyon sa information sequence. Ang Turbo encoder adunay duha ka 8-state constituent convolutional encoders ug usa ka Turbo code internal interleaver. Para sa dugang nga impormasyon bahin sa Turbo encoder, tan-awa ang Turbo IP Core User Guide. Ang rate matcher motakdo sa gidaghanon sa mga bits sa transport block ngadto sa gidaghanon sa mga bits nga gipasa sa IP sa maong alokasyon. Ang input ug output sa rate matcher mao ang 24 bits. Ang IP naghubit sa rate matching alang sa Turbo coded transport channels alang sa matag code block. Ang rate matcher naglangkob sa: subblock interleaver, bit collector ug bit selector. Ang downlink accelerator nag-set up sa subblock interleaved alang sa matag output stream gikan sa Turbo coding. Ang mga sapa naglakip sa usa ka mensahe bit stream, 1st parity bit stream ug 2nd parity bit stream. Ang input ug output sa subblock interleaved kay 24 bits ang gilapdon. Ang bit collector naghiusa sa mga sapa nga gikan sa subblock interleaver. Kini nga bloke adunay mga buffer nga nagtipig:
- Ang mga mensahe ug tigpuno nga makapahimo sa mga tipik gikan sa subblock gisal-ot.
- Ang subblock nag-interleaved sa parity bits ug sa ilang tagsa-tagsa ka filler bits.
Kolektor sa Bit
4G Channel Uplink Accelerator
Ang 4G Turbo uplink accelerator naglangkob sa usa ka subblock deinterleaver ug usa ka turbo decoder (Intel Turbo FPGA IP).
Ang deinterleaver naglangkob sa tulo ka mga bloke diin ang unang duha ka mga bloke simetriko ug ang ikatulo nga bloke lahi.
Ang latency sa andam nga signal mao ang 0.
Deinterleaver
Kung imong i-on ang bypass mode para sa subblock deinterleaver, ang IP magbasa sa datos samtang kini nagsulat sa datos sa mga bloke sa memorya sa sunod-sunod nga mga lokasyon. Ang IP nagbasa sa datos ingon ug kung kini nagsulat sa datos nga walay bisan unsang interleaving. Ang gidaghanon sa input data sa subblock deinterleaver kay K_π sa bypass mode ug ang output data length kay k size (k ang code block size base sa cb_size_index value). Ang latency sa output data sa subblock deinterleaver nagdepende sa input block size K_π. Ang IP mobasa lamang sa datos human nimo isulat ang K_π code block nga gidak-on sa input data. Busa ang latency sa output naglakip usab sa pagsulat sa panahon. Ang latency sa subblock interleaver output data kay K_π+17. Ang Turbo decoder kalkulado sa labing lagmit transmitted han-ay, base sa samples nga kini makadawat. Para sa detalyadong katin-awan, tan-awa ang Turbo Core IP User Guide. Ang pag-decode sa mga error correcting code usa ka pagtandi sa mga probabilities para sa lain-laing convolutional code. Ang Turbo decoder naglangkob sa duha ka single nga soft-in soft-out (SISO) decoder, nga naglihok nga nagbalikbalik. Ang output sa una (ibabaw nga decoder) gipakaon ngadto sa ikaduha aron mahimong usa ka Turbo decoding nga pag-usab. Gibabagan sa interleaver ug deinterleaver ang paghan-ay pag-usab sa datos niini nga proseso.
May Kalabutan nga Impormasyon
Giya sa Gumagamit sa Turbo IP Core
4G Turbo-V nga mga Signal ug Interface
Downlink Accelerator
Downlink Accelerator Signals
| Ngalan sa Signal | Direksyon | Bit Width | Deskripsyon |
| clk | Input | 1 | 300 MHz input sa orasan. Ang tanan nga Turbo-V IP interface nga mga signal dungan sa kini nga orasan. |
| reset_n | Input | 1 | I-reset ang internal nga lohika sa tibuok IP. |
| lababo_balido | Input | 1 | Gipamatud-an kung ang datos sa sink_data balido. Kung ang sink_valid dili ipahayag, ang IP mohunong sa pagproseso hangtod ang sink_valid ibalik. |
| lababo_data | Input | 8 | Kasagaran nagdala sa kadaghanan sa impormasyon nga gibalhin. |
| lababo_sop | Input | 1 | Nagpakita sa pagsugod sa usa ka umaabot nga pakete |
| sink_eop | Input | 1 | Nagpakita sa katapusan sa usa ka umaabot nga pakete |
| lababo_andam | Output | 1 | Nagpakita kung ang IP makadawat sa datos |
| Sink_error | Input | 2 | Duha ka gamay nga maskara aron ipakita ang mga sayup nga nakaapekto sa datos nga gibalhin sa karon nga siklo. |
| Crc_enable | Input | 1 | Makapahimo sa CRC block |
| Cb_size_index | Input | 8 | Input code block gidak-on K |
| sink_rm_out_size | Input | 20 | Rate matcher output block gidak-on, katumbas sa E. |
| sink_code_blocks | Input | 15 | Ang humok nga buffer nga gidak-on alang sa kasamtangan nga code block Ncb |
| lababo_rv_idx | Input | 2 | Redundancy version index (0,1,2 o 3) |
| lababo_rm_bypass | Input | 1 | Makapahimo sa bypass mode sa rate matcher |
| sink_filler_bits | Input | 6 | Ang gidaghanon sa filler bits sa IP inserts sa transmitter kung ang IP naghimo sa code block segmentation. |
| tinubdan_balido | Output | 1 | Gipamatud-an sa IP kung adunay balido nga datos nga ma-output. |
| nagpadayon… | |||
| Ngalan sa Signal | Direksyon | Bit Width | Deskripsyon |
| tinubdan_data | Output | 24 | Nagdala sa kadaghanan sa impormasyon nga gibalhin. Kini nga kasayuran magamit kung diin gipamatud-an nga balido. |
| tinubdan_sop | Output | 1 | Nagpakita sa sinugdanan sa usa ka pakete. |
| tinubdan_eop | Output | 1 | Nagpakita sa katapusan sa usa ka pakete. |
| tinubdan_andam | Input | 1 | Ang pagdawat sa datos balido kung diin ang andam nga signal gipahayag. |
| source_error | Output | 2 | Ang signal sa sayup nga gipakaylap gikan sa Turbo Encoder nga nagpaila sa mga paglapas sa protocol sa Avalon-ST sa gigikanan nga bahin
• 00: Walay sayop • 01: Nawala ang pagsugod sa pakete • 10: Nawala ang katapusan sa pakete • 11: Wala damha nga katapusan sa pakete Ang ubang mga matang sa mga sayop mahimo usab nga markahan nga 11. |
| Source_blk_size | Output | 13 | Output code block gidak-on K |
Mga Interface sa Uplink Accelerator
Mga Signal sa Pag-uplink sa Accelerator
| Signal | Direksyon | Bit Width | Deskripsyon |
| clk | Input | 1 | 300 MHz input sa orasan. Ang tanan nga Turbo-V IP interface nga mga signal dungan sa kini nga orasan. |
| reset_n | Input | 1 | I-reset ang signal sa orasan sa input |
| lababo_balido | Input | 1 | Ang Avalon streaming input balido |
| lababo_data | Input | 24 | Avalon streaming input data |
| lababo_sop | Input | 1 | Avalon streaming input pagsugod sa packet |
| sink_eop | Input | 1 | Avalon streaming input katapusan sa pakete |
| nagpadayon… | |||
| Signal | Direksyon | Bit Width | Deskripsyon |
| lababo_andam | Input | 1 | Andam na ang Avalon streaming input |
| conf_valid | Input | 1 | Ang input configuration conduit balido |
| cb_size_index | Input | 8 | Index sa pag-uli sa gidak-on sa block |
| max_iteration | Input | 5 | Maximum nga pag-uli |
| rm_bypass | Input | 1 | Makapahimo sa bypass mode |
| sel_CRC24A | Input | 1 | Gipiho ang matang sa CRC nga imong gikinahanglan alang sa kasamtangang data block:
• 0: CRC24A • 1: CRC24B |
| conf_ready | Input | 1 | Andam na ang input configuration conduit |
| tinubdan_balido | Output | 1 | Ang output sa Avalon streaming balido |
| tinubdan_data | Output | 16 | Avalon streaming output data |
| tinubdan_sop | Output | 1 | Avalon streaming output pagsugod sa packet |
| tinubdan_eop | Output | 1 | Avalon streaming output nga katapusan sa pakete |
| source_error | Output | 2 | Ang signal sa sayup nga nagpakita sa mga paglapas sa Avalon streaming protocol sa gigikanan nga bahin:
• 00: Walay sayop • 01: Nawala ang pagsugod sa pakete • 10: Nawala ang katapusan sa pakete • 11: Wala damha nga katapusan sa pakete Ang ubang mga matang sa mga sayop mahimo usab nga markahan nga 11. |
| tinubdan_andam | Output | 1 | Avalon streaming output andam na |
| CRC_type | Output | 1 | Nagpakita sa matang sa CRC nga gigamit alang sa kasamtangan nga data block:
• 0: CRC24A • 1: CRC24B |
| source_blk_size | Output | 13 | Gipiho ang mogawas nga gidak-on sa block |
| CRC_pass | Output | 1 | Nagpakita kung nagmalampuson ang CRC:
• 0: Mapakyas • 1: Paspas |
| tinubdan_iter | Output | 5 | Nagpakita sa gidaghanon sa katunga nga mga pag-uli ug pagkahuman ang Turbo decoder mihunong sa pagproseso sa kasamtangan nga data block. |
Avalon Streaming Interfaces sa DSP Intel FPGA IP
Ang Avalon streaming interface naghubit sa usa ka standard, flexible, ug modular nga protocol alang sa pagbalhin sa data gikan sa source interface ngadto sa sink interface. Ang input interface kay Avalon streaming sink ug ang output interface kay Avalon streaming source. Ang Avalon streaming interface nagsuporta sa mga packet transfer nga adunay mga packet nga gi-interleaved sa daghang mga channel. Ang mga signal sa Avalon streaming interface mahimong maghulagway sa tradisyonal nga mga interface sa streaming nga nagsuporta sa usa ka stream sa datos nga walay kahibalo sa mga agianan o mga utlanan sa pakete. Ang ingon nga mga interface kasagaran adunay mga datos, andam, ug balido nga mga signal. Ang Avalon streaming interface mahimo usab nga mosuporta sa mas komplikado nga mga protocol alang sa burst ug packet transfers nga adunay mga packet nga interleaved sa daghang mga channel. Ang Avalon streaming interface sa kinaiyanhon nga nag-synchronize sa mga disenyo sa multichannel, nga nagtugot kanimo nga makab-ot ang episyente, daghang mga pagpatuman sa oras nga dili kinahanglan nga ipatuman ang komplikado nga kontrol nga lohika. Ang Avalon streaming nga mga interface nagsuporta sa backpressure, nga usa ka mekanismo sa pagkontrol sa dagan diin ang usa ka lababo mahimong magsenyas sa usa ka tinubdan nga mohunong sa pagpadala sa datos. Ang lababo kasagarang naggamit ug backpressure aron mapahunong ang pagdagayday sa datos kon ang FIFO buffers puno na o kon kini adunay congestion sa iyang output.
May Kalabutan nga Impormasyon
Mga Detalye sa Avalon Interface
4G Turbo-V Timing Diagram
Timing Diagram alang sa Pagsulat sa Logic nga adunay Codeblock 40
Ang IP:
- Ibutang ang null 20 bits sa column 0 hangtod 19 ug isulat ang data bits gikan sa column 20.
- Gisulat ang tanan nga 44 ka bit sa memorya sa 6 nga mga siklo sa orasan.
- Gisulat ang trellis termination bits sa column 28 hangtod 31.
- Ang mga pag-uswag isulat ang adres alang sa matag laray.
- Naghimo og write enable signal alang sa 8 ka indibidwal nga RAM sa usa ka higayon.
Ang IP wala magsulat sa filler bits ngadto sa RAM. Hinunoa, ang IP mobiya sa place holder alang sa filter bits sa RAM ug mosal-ot sa NULL bits ngadto sa output atol sa proseso sa pagbasa. Ang unang pagsulat magsugod sa column 20.
Timing Diagram para sa Read Logic nga adunay Codeblock 40
Sa matag pagbasa, makakita ka og 8 ka bits sa usa ka clock cycle apan duha lang ka bit ang balido. Ang IP nagsulat niining duha ka bits ngadto sa shift register. Sa diha nga ang IP mga porma 8 bits kini nagpadala kanila ngadto sa output interface.
Timing Diagram alang sa Pagsulat sa Logic nga adunay Codeblock 6144
Ang filler bits gikan sa column 0 hangtod 27 ug ang data bits gikan sa column 28. Ang IP:
- Gisulat ang tanan nga 6,148 ka bit sa memorya sa 769 nga mga siklo sa orasan.
- Gisulat ang trellis termination bits sa column 28 hangtod 31.
- Ang mga pag-uswag isulat ang adres alang sa matag laray.
- Naghimo og write enable signal nga namugna alang sa 8 ka indibidwal nga RAM sa usa ka higayon.
Ang IP wala magsulat sa filler bits ngadto sa RAM. Hinuon ang IP mobiya sa place holder alang sa filter bits sa RAM ug mosal-ot sa NULL bits ngadto sa output atol sa proseso sa pagbasa. Ang unang pagsulat magsugod sa column 28.
Timing Diagram para sa Read Logic nga adunay Codeblock 6144
Sa bahin sa pagbasa, ang matag pagbasa naghatag og 8 ka piraso. Samtang nagbasa sa ika-193 nga laray, ang IP nagbasa sa 8 ka bit, apan usa ra ka gamay ang balido. Ang IP nagporma og walo ka bits nga adunay mga shift register ug ipadala kini pinaagi sa pagbasa gikan sa sunod nga kolum.
Pag-input sa Timing Diagram
Output Timing Diagram
4G Turbo-V Latency ug Throughput
Ang latency gisukod tali sa input first packet SOP ngadto sa output first packet SOP. Ang oras sa pagproseso gisukod tali sa pag-input sa una nga pakete nga SOP hangtod sa pag-output sa katapusan nga pakete nga EOP.
Downlink accelerator
Ang throughput mao ang rate diin ang IP makabomba sa input ngadto sa downlink accelerator kay andam na kini.
Downlink Accelerator Latency, Oras sa Pagproseso, ug Throughput
Sa pinakataas nga K nga gidak-on nga 6,144 ug E gidak-on nga 11,522. Ang oras sa pagproseso gisukod alang sa 13 nga mga bloke sa code. Ang gikusgon sa orasan mao ang 300 MHz.
| K | E | Latency | Panahon sa pagproseso | Input Throughput | ||
| (mga siklo) | (kami) | (mga siklo) | (kami) | (%) | ||
| 6,144 | 11,552 | 3,550 | 11.8 | 14,439 | 48.13 | 95 |
Latency ug Pagkalkula sa Oras sa Pagproseso
- Gipakita sa numero ang pamaagi sa pagkalkulo sa latency, oras sa pagproseso, ug throughput.
K Size kumpara sa Latency
K Size kumpara sa Latency
- k=40 ngadto sa 1408
Uplink Accelerator Latency ug Oras sa Pagproseso
- Uban sa max nga numero sa pag-uli = 6. Ang gikusgon sa orasan kay 300 MHz.
K E Latency Panahon sa pagproseso (mga siklo) (kami) (mga siklo) (kami) 86 40 316 1.05 318 1.06 34,560 720 2,106 7.02 2,150 7.16 34,560 1,408 3,802 12.67 3,889 12.96 34,560 1,824 4,822 16.07 4,935 16.45 28,788 2,816 7,226 24.08 7,401 24.67 23,742 3,520 8,946 29.82 9,165 30.55 34,560 4,032 10,194 33.98 10,445 34.81 26,794 4,608 11,594 38.64 11,881 39.60 6,480 5,504 13,786 45.95 14,129 47.09 12,248 6,144 15,338 51.12 15,721 52.40
Uplink Accelerator Latency ug Oras sa Pagproseso
- Uban sa max nga numero sa pag-uli = 8
| K | E | Latency | Panahon sa pagproseso | ||
| (mga siklo) | (kami) | (mga siklo) | (kami) | ||
| 86 | 40 | 366 | 1.22 | 368 | 1.22 |
| 34,560 | 720 | 2,290 | 7.63 | 2,334 | 7.78 |
| 34,560 | 1,408 | 4,072 | 13.57 | 4,159 | 13.86 |
| 34,560 | 1,824 | 5,144 | 17.14 | 5,257 | 17.52 |
| 28,788 | 2,816 | 7,672 | 25.57 | 7,847 | 26.15 |
| nagpadayon… | |||||
| 23,742 | 3,520 | 9,480 | 31.6 | 9,699 | 32.33 |
| 34,560 | 4,032 | 10,792 | 35.97 | 11,043 | 36.81 |
| 26,794 | 4,608 | 12,264 | 40.88 | 12,551 | 41.83 |
| 6,480 | 5,504 | 14,568 | 48.56 | 14,911 | 49.70 |
| 12,248 | 6,144 | 16,200 | 54 | 16,583 | 55.27 |
K Size vs Latency
- Alang sa max_iter=6
Hulagway 19. K Size vs Processing Time
- Alang sa max_iter=6
K Size vs Latency
- Alang sa max_iter=8
K Size kumpara sa Panahon sa Pagproseso
- Alang sa max_iter=8
Kasaysayan sa Pagbag-o sa Dokumento alang sa 4G Turbo-V Intel FPGA IP User Guide
| Petsa | Bersyon sa IP | Bersyon sa Intel Quartus Prime Software | Mga kausaban |
| 2020.11.18 | 1.0.0 | 20.1 | Gitangtang ang lamesa sa 4G Turbo-V nga Pagganap ug Paggamit sa Kapanguhaan |
| 2020.06.02 | 1.0.0 | 20.1 | Inisyal nga pagpagawas. |
Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kostumer sa Intel nga makuha ang pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo. *Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.
Mga Dokumento / Mga Kapanguhaan
 |
intel 4G Turbo-V FPGA IP [pdf] Giya sa Gumagamit 4G Turbo-V FPGA IP, 4G Turbo-V, FPGA IP |
